JPH0770606B2 - 半導体装置 - Google Patents
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- JPH0770606B2 JPH0770606B2 JP60267170A JP26717085A JPH0770606B2 JP H0770606 B2 JPH0770606 B2 JP H0770606B2 JP 60267170 A JP60267170 A JP 60267170A JP 26717085 A JP26717085 A JP 26717085A JP H0770606 B2 JPH0770606 B2 JP H0770606B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に高信頼性を備え、高集
積かつ高速なMOSFETを半導体基板のウエルに実現できる
半導体装置に関する。
積かつ高速なMOSFETを半導体基板のウエルに実現できる
半導体装置に関する。
第９図に従来のMOSFETが形成されるウエルの不純物濃度
分布（ウエル構造）を示す。これらは、ソリツド・ステ
ート・テクノロジー,8月，（1984年）第123〜131頁（So
lid State Technology,August（1984）pp123〜131）に
おいて論じられている。第９図（ａ）は、現在最も一般
的に実施されているウエル構造であり、表面から深さ方
向にほぼ均一な濃度分布となつている。第９図（ｂ）
（ｃ）は、表面より深いところに高濃度層を有してい
る。これはリトルグレード（Retrograde）ウエルと称さ
れるものである。高濃度層を付加してウエルの抵抗を下
げ、ｎチヤネルMOSFETとチヤネルMOSFETが共存するCMOS
構造で生ずる固有の問題、寄生サイリスタ効果が回避で
きる。第９図（ｂ）と（ｃ）の相異は、（ｂ）が高濃度
層が表面に接近し、（ｃ）は深いところに存在する点に
ある。
分布（ウエル構造）を示す。これらは、ソリツド・ステ
ート・テクノロジー,8月，（1984年）第123〜131頁（So
lid State Technology,August（1984）pp123〜131）に
おいて論じられている。第９図（ａ）は、現在最も一般
的に実施されているウエル構造であり、表面から深さ方
向にほぼ均一な濃度分布となつている。第９図（ｂ）
（ｃ）は、表面より深いところに高濃度層を有してい
る。これはリトルグレード（Retrograde）ウエルと称さ
れるものである。高濃度層を付加してウエルの抵抗を下
げ、ｎチヤネルMOSFETとチヤネルMOSFETが共存するCMOS
構造で生ずる固有の問題、寄生サイリスタ効果が回避で
きる。第９図（ｂ）と（ｃ）の相異は、（ｂ）が高濃度
層が表面に接近し、（ｃ）は深いところに存在する点に
ある。
一般にMOSのウエル領域の濃度はゲート電極に電圧を印
加し、チヤネルが形成しはじめる開始電圧、しきい電圧
VTHと深く関係する。濃度が高い程、VTHは高くなる。ま
た、ウエルにソースと逆方向の電圧を印加（基板バイア
スをかけた）とき、ゲート直下の空乏層が表面深さ方向
に延びて空乏層内の固定電荷量が増大するため、VTHは
高くなる。この基板バイアス時のVTH増加の割合を基板
効果定数Ｋと呼ぶが、Ｋは濃度が高い程大きくなり、ウ
エル領域の電位が固定できない集積回路では、回路性能
を低下させ好ましくない。リトログレードのウエル構造
は高濃度層が存在するため、上述のようなVTHおよびＫ
等のMOS特性に及ぼす影響を回避する対策が必要であつ
た。
加し、チヤネルが形成しはじめる開始電圧、しきい電圧
VTHと深く関係する。濃度が高い程、VTHは高くなる。ま
た、ウエルにソースと逆方向の電圧を印加（基板バイア
スをかけた）とき、ゲート直下の空乏層が表面深さ方向
に延びて空乏層内の固定電荷量が増大するため、VTHは
高くなる。この基板バイアス時のVTH増加の割合を基板
効果定数Ｋと呼ぶが、Ｋは濃度が高い程大きくなり、ウ
エル領域の電位が固定できない集積回路では、回路性能
を低下させ好ましくない。リトログレードのウエル構造
は高濃度層が存在するため、上述のようなVTHおよびＫ
等のMOS特性に及ぼす影響を回避する対策が必要であつ
た。
第９図（ｂ）の例では、高濃度層が表面近傍にあるた
め、VTHおよびＫの大幅な増加を招く問題がある。
め、VTHおよびＫの大幅な増加を招く問題がある。
一方、微細MOSFETにとつてもう一つの重要な技術課題に
α線ソフトエラーの問題がある。これは、特に、メモリ
製品の場合、パツケージ材料に微量に含まれるウランや
トリウム等の放射性元素から放出されるα粒子が、MOSF
ETに入射すると半導体基板中で約106個の電子−正孔対
を発生し、それが雑音電荷となつてメモリーが一過性の
誤動作を起こすことになる。これをα線ソフトエラーと
云う。リトログレードウエル構造における高濃度層はそ
の下に位置する部分で発生した雑音電荷に対して電位障
壁として作用し、MOSFETのドレインに雑音電荷が流入す
ることを防ぐ効果がある。しかし、高濃度層より表面側
で発生した雑音電荷に対しては障壁効果がなく、これを
防止する対策は表面に高濃度層を可能な限り近づけてこ
の部分での雑音電荷発生量を低減させることである。
α線ソフトエラーの問題がある。これは、特に、メモリ
製品の場合、パツケージ材料に微量に含まれるウランや
トリウム等の放射性元素から放出されるα粒子が、MOSF
ETに入射すると半導体基板中で約106個の電子−正孔対
を発生し、それが雑音電荷となつてメモリーが一過性の
誤動作を起こすことになる。これをα線ソフトエラーと
云う。リトログレードウエル構造における高濃度層はそ
の下に位置する部分で発生した雑音電荷に対して電位障
壁として作用し、MOSFETのドレインに雑音電荷が流入す
ることを防ぐ効果がある。しかし、高濃度層より表面側
で発生した雑音電荷に対しては障壁効果がなく、これを
防止する対策は表面に高濃度層を可能な限り近づけてこ
の部分での雑音電荷発生量を低減させることである。
第９図（ｃ）の例では、高濃度層が深いところにあるた
め、上記の意味の雑音電荷量を小さくする配慮がなく、
α線ソフトエラーの問題を解決できない。
め、上記の意味の雑音電荷量を小さくする配慮がなく、
α線ソフトエラーの問題を解決できない。
それゆえ、本発明の目的は、高濃度層が設けられたウエ
ル構造において、上述の高濃度層のMOS特性に及ぼす悪
影響を解消し、同時にα線ソフトエラー率の向上をはか
り、高信頼性を実現するMOSFETを備えた半導体装置を提
供することである。
ル構造において、上述の高濃度層のMOS特性に及ぼす悪
影響を解消し、同時にα線ソフトエラー率の向上をはか
り、高信頼性を実現するMOSFETを備えた半導体装置を提
供することである。
本発明の特徴は、リトログレードウエル構造において、
深さ方向の濃度分布が高濃度層を形成したことにより谷
形状部分を持ち、その最小濃度点、つまり、極小点を濃
度が５×1015cm-3以下、基板表面から1.6μｍ以内の深
さのところに形成することにある。
深さ方向の濃度分布が高濃度層を形成したことにより谷
形状部分を持ち、その最小濃度点、つまり、極小点を濃
度が５×1015cm-3以下、基板表面から1.6μｍ以内の深
さのところに形成することにある。
以下、上記構造の作用を説明する。
第５図は、本発明のウエル構造の代表例を具体的に示し
たものである。ウエル領域の導電型はＰ型である。本発
明によれば、同図で斜線を施した領域に濃度分布の極小
点が存在する必要があり、本例では、表面から0.5μｍ
近傍に極小点が存在している。
たものである。ウエル領域の導電型はＰ型である。本発
明によれば、同図で斜線を施した領域に濃度分布の極小
点が存在する必要があり、本例では、表面から0.5μｍ
近傍に極小点が存在している。
まず、耐α線ソフトエラーの問題を考える。
第５図に例示した濃度分布を持つウエル構造で雑音電荷
が問題になるのは、特に、高濃度層のうち、最大濃度点
より表面側で発生する雑音電荷である。そこで、最大濃
度点の表面からの位置と雑音電荷の捕獲量の関係を解析
し、その結果を第６図に示した。通常、捕獲電荷量の許
容限界値は20fcであるから、同図より、最大濃度点は表
面より1.6μｍ以下となる。問題の極小点は最大濃度点
より表面に近く、上記の解析結果から少くとも1.6μｍ
以内にすべきである。
が問題になるのは、特に、高濃度層のうち、最大濃度点
より表面側で発生する雑音電荷である。そこで、最大濃
度点の表面からの位置と雑音電荷の捕獲量の関係を解析
し、その結果を第６図に示した。通常、捕獲電荷量の許
容限界値は20fcであるから、同図より、最大濃度点は表
面より1.6μｍ以下となる。問題の極小点は最大濃度点
より表面に近く、上記の解析結果から少くとも1.6μｍ
以内にすべきである。
次に、高濃度層の影響をVTH,Kの面で検討し、以下に示
す新規な結果を見出すことができた。
す新規な結果を見出すことができた。
第７図は、第５図に例示されているウエルの濃度分布の
うち、極小点の濃度とVTH,Kの関係を調べた結果であ
る。VTHは1016cm-3までほぼ一定に保たれるけれども、
それ以上では増加する。一方、Ｋは濃度と共に単調増加
し、VTH変化とは異なる。これは、ＫがVTHより表面に深
い部分の濃度を反映していることによる。また、この結
果によれば、極小点の濃度はVTHよりＫを考慮して決定
しなければならないことも分つた。Ｋの許容値は以下の
規準で設定できる。つまり、一般のLSIで使用する電源
電圧は5Vであることから、基板バイアスは最大5Vが最悪
ケースと考え、この条件でもVTHが倍増しないことが必
要である。これはＫを 以下とすることであり、第７図に示す結果によれば、濃
度を５×1015cm-3以下とすべきであることが分る。
うち、極小点の濃度とVTH,Kの関係を調べた結果であ
る。VTHは1016cm-3までほぼ一定に保たれるけれども、
それ以上では増加する。一方、Ｋは濃度と共に単調増加
し、VTH変化とは異なる。これは、ＫがVTHより表面に深
い部分の濃度を反映していることによる。また、この結
果によれば、極小点の濃度はVTHよりＫを考慮して決定
しなければならないことも分つた。Ｋの許容値は以下の
規準で設定できる。つまり、一般のLSIで使用する電源
電圧は5Vであることから、基板バイアスは最大5Vが最悪
ケースと考え、この条件でもVTHが倍増しないことが必
要である。これはＫを 以下とすることであり、第７図に示す結果によれば、濃
度を５×1015cm-3以下とすべきであることが分る。
以上述べた新規な検討結果に基づき、前記の新技術が明
確になつた。
確になつた。
実施例１ 第１図は、ＮチヤネルMOSFETの断面構造である。半導体
基板１としてP-型シリコンを用い、Ｐ型のウエル領域２
が形成され、ウエル領域２は高濃度層３を有している。
ウエル領域２の中にN+型ソース，ドレイン4,ゲート酸化
膜5,ゲート電極６によつて構成されたＮチヤネルMOSFET
10が形成されている。ウエル領域２の点線が極小点の位
置を示す。
基板１としてP-型シリコンを用い、Ｐ型のウエル領域２
が形成され、ウエル領域２は高濃度層３を有している。
ウエル領域２の中にN+型ソース，ドレイン4,ゲート酸化
膜5,ゲート電極６によつて構成されたＮチヤネルMOSFET
10が形成されている。ウエル領域２の点線が極小点の位
置を示す。
次に、その製作プロセスの一例を第２図で説明する。
（１）10Ω／□のP-型シリコン基板を用意。 …第２図
（１） （２）SiO2M1,レジストM2を介して高濃度層３形成のイ
オン打込み（ボロン，加速電圧50KeV,打込量５×1012〜
２×1013cm-2）。 …第２図（２） （３）エピタキシヤル層1a形成（厚さ0.8〜1.7μｍ）。
…第２図（３） （４）SiO2M3,Si3N4M4,レジストM5を介してＰウエルイ
オン打込み（BF2、加速電圧60KeV,打込量２×1012c
m-2）。 …第２図（４） （５）フイールド酸化膜20形成，ゲート酸化膜５形成，
ゲート電極６形成（加工寸法1.5μｍ）。 …第２図
（５） （６）ソース，ドレイン４形成（ヒ素，加速電圧80Ke
V、打込量３×1016cm-2）。 …第２図（６） （７）層間絶縁膜７、配線電極8,保護膜９形成。…第２
図（７） 実施例２ 本発明を採用した他の実施例としてバイポーラとCMOSFE
Tが同一基板中に存在するBi−CMOS半導体装置を第３図
に示す。
（１） （２）SiO2M1,レジストM2を介して高濃度層３形成のイ
オン打込み（ボロン，加速電圧50KeV,打込量５×1012〜
２×1013cm-2）。 …第２図（２） （３）エピタキシヤル層1a形成（厚さ0.8〜1.7μｍ）。
…第２図（３） （４）SiO2M3,Si3N4M4,レジストM5を介してＰウエルイ
オン打込み（BF2、加速電圧60KeV,打込量２×1012c
m-2）。 …第２図（４） （５）フイールド酸化膜20形成，ゲート酸化膜５形成，
ゲート電極６形成（加工寸法1.5μｍ）。 …第２図
（５） （６）ソース，ドレイン４形成（ヒ素，加速電圧80Ke
V、打込量３×1016cm-2）。 …第２図（６） （７）層間絶縁膜７、配線電極8,保護膜９形成。…第２
図（７） 実施例２ 本発明を採用した他の実施例としてバイポーラとCMOSFE
Tが同一基板中に存在するBi−CMOS半導体装置を第３図
に示す。
100は、チヤネルMOSFETで、Ｎ＋型高濃度層30をもつＮ
型ウエル領域120、Ｐ＋型ソース，ドレイン140、ゲート
酸化膜５、ゲート電極160により構成されている。200
は、NPNバイポーラトランジスタである。240はＰ型ベー
ス層であり、Ｎ層のコレクタ層はＰチヤネルMOSFETのＮ
＋型高濃度層30を持つＮ型ウエル領域120と同一として
いる。
型ウエル領域120、Ｐ＋型ソース，ドレイン140、ゲート
酸化膜５、ゲート電極160により構成されている。200
は、NPNバイポーラトランジスタである。240はＰ型ベー
ス層であり、Ｎ層のコレクタ層はＰチヤネルMOSFETのＮ
＋型高濃度層30を持つＮ型ウエル領域120と同一として
いる。
本例によれば、Ｎ型ウエル領域120がせいぜい１〜２μ
ｍ程度と薄くできるため、電流利得帯域幅が非常に高い
バイポーラトランジスタを形成できる。
ｍ程度と薄くできるため、電流利得帯域幅が非常に高い
バイポーラトランジスタを形成できる。
第４図に本例に形成プロセスの一例を示す。
（１）10Ω／□のP-型シリコン基板を用意する。…第４
図（１） （２）Ｎ型ウエルの高濃度層30形成（アンチモン拡
散）、Ｐ型ウエルの高濃度層３形成（ボロン打込み、加
速電圧50KeV、打込量５×1012〜２×1013cm-2）。 …第
４図（２） （３）エピタキシヤル層/a形成（厚さ0.8〜1.7μｍ）…
第４図（３） （４）Ｎウエルイオン打込み（リン，加速電圧100KeV、
打込量１×1012cm-2）,Pウエルイオン打込み（BF2＋，
加速電圧50KeV,打込量２×1012cm-2）。…第４図（４） （５）フイールド酸化膜20形成，ゲート酸化膜５形成，
ゲート電極６加工（加工寸法1.5μｍ）。 …第４図
（５） （６）ベース層240形成,NチヤネルMOSFET,PチヤネルMOS
FETのソース、ドレイン4,140形成。 …第４図（６） （７）層間絶縁膜7,配線電極8,保護膜９形成。…第４図
（７） 第８図に上記実施例で形成されるＮ型ウエル領域のゲー
ト下の基板深さ方向に関する濃度分布をその代表例につ
いて示す。高濃度層30をアンチモンの拡散で形成してい
るため、最大濃度が1019cm-3以上となり、大幅なウエル
抵抗の低減が実現されている。また、極小点は、Ｎウエ
ルであつても、第５図に示す条件が満足されている。
図（１） （２）Ｎ型ウエルの高濃度層30形成（アンチモン拡
散）、Ｐ型ウエルの高濃度層３形成（ボロン打込み、加
速電圧50KeV、打込量５×1012〜２×1013cm-2）。 …第
４図（２） （３）エピタキシヤル層/a形成（厚さ0.8〜1.7μｍ）…
第４図（３） （４）Ｎウエルイオン打込み（リン，加速電圧100KeV、
打込量１×1012cm-2）,Pウエルイオン打込み（BF2＋，
加速電圧50KeV,打込量２×1012cm-2）。…第４図（４） （５）フイールド酸化膜20形成，ゲート酸化膜５形成，
ゲート電極６加工（加工寸法1.5μｍ）。 …第４図
（５） （６）ベース層240形成,NチヤネルMOSFET,PチヤネルMOS
FETのソース、ドレイン4,140形成。 …第４図（６） （７）層間絶縁膜7,配線電極8,保護膜９形成。…第４図
（７） 第８図に上記実施例で形成されるＮ型ウエル領域のゲー
ト下の基板深さ方向に関する濃度分布をその代表例につ
いて示す。高濃度層30をアンチモンの拡散で形成してい
るため、最大濃度が1019cm-3以上となり、大幅なウエル
抵抗の低減が実現されている。また、極小点は、Ｎウエ
ルであつても、第５図に示す条件が満足されている。
以上の実施例では、高濃度層3,30をエピタキシヤル工程
を利用して形成しているが、この他の方法として、高エ
ネルギーイオン打込法でも形成できる。
を利用して形成しているが、この他の方法として、高エ
ネルギーイオン打込法でも形成できる。
本発明によれば、リトログレード型ウエル構造の最大の
問題点であるしきい電圧、基板効果定数の増加を防止で
き、薄いウエル構造の中に高性能なMOSFETを形成した半
導体装置が実現できる。
問題点であるしきい電圧、基板効果定数の増加を防止で
き、薄いウエル構造の中に高性能なMOSFETを形成した半
導体装置が実現できる。
第１図は本発明の一実施例を示す図、第２図は第１図の
MOSFETの製造プロセスを示す図、第３図は本発明の他の
実施例を示す図、第４図は第３図のBi−CMOS半導体装置
の製造プロセスを示す図、第５図〜第８図は本発明の技
術的根拠を説明する図、第９図は従来のMOSFETが作られ
るウエルの不純物分布を示す図である。 １……半導体基板、２……Ｐ型ウエル領域、３……高濃
度層、120……ｎ型ウエル領域。
MOSFETの製造プロセスを示す図、第３図は本発明の他の
実施例を示す図、第４図は第３図のBi−CMOS半導体装置
の製造プロセスを示す図、第５図〜第８図は本発明の技
術的根拠を説明する図、第９図は従来のMOSFETが作られ
るウエルの不純物分布を示す図である。 １……半導体基板、２……Ｐ型ウエル領域、３……高濃
度層、120……ｎ型ウエル領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 正隆 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 長野 隆洋 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 池田 隆英 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 門馬 直弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭60−113457（ＪＰ，Ａ) 特開 昭61−268058（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板の所定の領域に形成された第１
導電型の第１ウエル領域と、 上記半導体基板所の所定の領域に形成された第２導電型
の第２ウエル領域と、 上記第１ウエル領域に形成された上記第２導電型の第1M
OSFETと、 上記第２ウエル領域に形成された上記第１導電型の第2M
OSFETとを具備してなる半導体装置であって、 上記第1MOSFETのゲート電極下の上記半導体基板深さ方
向の不純物濃度分布及び上記第2MOSFETのゲート電極下
の上記半導体基板深さ方向の不純物濃度分布は、上記半
導体基板表面より深い部分で谷形状をもち、かつ、その
極小点はその不純物濃度が５×1015cm-3以下で半導体基
板表面から1.6μｍ以内の深さのところに位置し、さら
に、前記不純物濃度分布の最大濃度点は上記半導体基板
表面から1.6μｍ以内の深さのところに位置しているこ
とを特徴とする半導体装置。
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