JPH0575187B2 - - Google Patents
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- JPH0575187B2 JPH0575187B2 JP61093250A JP9325086A JPH0575187B2 JP H0575187 B2 JPH0575187 B2 JP H0575187B2 JP 61093250 A JP61093250 A JP 61093250A JP 9325086 A JP9325086 A JP 9325086A JP H0575187 B2 JPH0575187 B2 JP H0575187B2
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- 239000000758 substrate Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005855 radiation Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の支持分野〕
本発明は半導体装置に関し、特に放射線の被曝
を受ける環境下で正常な動作が可能なMOSトラ
ンジスタに係わる。
を受ける環境下で正常な動作が可能なMOSトラ
ンジスタに係わる。
周知の如く、MOSトランジスタにガンマ線等
の放射線が照射されると、酸化膜中に固定電荷が
蓄積し標準準位が生成されるため、しきい値電圧
（Vth）が負方向へシフトしチヤネル移動度が劣化
する（R.Freeman et al.，IEEE Trans.Nucl.
Sci.，NS−25、No.６、p1216、1978）。具体的に
は、放射線によりNMOSトランジスタのしきい
値電圧は浅く、PMOSトランジスタのしきい値
電圧は深くなるため、プロセス温度の低温化
（G.W.Hughes et al.，Solid State Technology
p.70、1979）等による素子パラメータ変動の抑制
が進められている。
の放射線が照射されると、酸化膜中に固定電荷が
蓄積し標準準位が生成されるため、しきい値電圧
（Vth）が負方向へシフトしチヤネル移動度が劣化
する（R.Freeman et al.，IEEE Trans.Nucl.
Sci.，NS−25、No.６、p1216、1978）。具体的に
は、放射線によりNMOSトランジスタのしきい
値電圧は浅く、PMOSトランジスタのしきい値
電圧は深くなるため、プロセス温度の低温化
（G.W.Hughes et al.，Solid State Technology
p.70、1979）等による素子パラメータ変動の抑制
が進められている。
ところで、放射線によるしきい値電圧シフト量
は酸化膜厚の２〜３乗に比例する（G.F.
Derbenwick etal.，IEEE Trans.Nucl.Sci.，NS
−22、No.６、P2151、1975）ため、厚いフイール
ド酸化膜を介して形成される寄生MOSトランジ
スタにおいては著しくしきい値電圧が変化する。
従つて、ゲート端部に形成される寄生フイールド
トランジスタが常時オン状態となり、ドレイン領
域とソース領域間にリーク電流が発生し、正常な
トランジスタが得られなくなるという問題が生じ
る。
は酸化膜厚の２〜３乗に比例する（G.F.
Derbenwick etal.，IEEE Trans.Nucl.Sci.，NS
−22、No.６、P2151、1975）ため、厚いフイール
ド酸化膜を介して形成される寄生MOSトランジ
スタにおいては著しくしきい値電圧が変化する。
従つて、ゲート端部に形成される寄生フイールド
トランジスタが常時オン状態となり、ドレイン領
域とソース領域間にリーク電流が発生し、正常な
トランジスタが得られなくなるという問題が生じ
る。
また、バルクＣ（相補型）MOSでは、放射線は
寄生サイリスタをオンさせ、ラツチアツプのトリ
ガーとなる。しかも、放射線は入出力回路のみな
らず内部回路においてもラツチアツプを引起こす
が、従来内部回路までラツチアツプ対策を施すこ
とは行われていなかつた。
寄生サイリスタをオンさせ、ラツチアツプのトリ
ガーとなる。しかも、放射線は入出力回路のみな
らず内部回路においてもラツチアツプを引起こす
が、従来内部回路までラツチアツプ対策を施すこ
とは行われていなかつた。
本発明は上記事情に鑑みてなされたもので、放
射線の被曝により、ゲート端部の厚いフイールド
酸化膜より構成される寄生MOSトランジスタの
しきい値電圧低下に起因するリーク及びラツチア
ツプを阻止し、正常な動作をなしうる半導体装置
を提供することを目的とする。
射線の被曝により、ゲート端部の厚いフイールド
酸化膜より構成される寄生MOSトランジスタの
しきい値電圧低下に起因するリーク及びラツチア
ツプを阻止し、正常な動作をなしうる半導体装置
を提供することを目的とする。
本願第１の発明は、Ｐ型の高濃度不純物層によ
り島状領域内の素子領域をこれと離間した状態で
囲むとともに、ゲート電極をその一端が高濃度不
純物層と部分的にオーバーラツプするように設
け、かつ阻止領域を除く島状領域上でかつゲート
電極下にゲート酸化膜と同じ膜厚の酸化膜を設け
た点を主な特徴とし、寄生MOSトランジスタの
しきい値電圧低下に起因するリーク及びラツチア
ツプを阻止し、正常な動作化を図つたものであ
る。
り島状領域内の素子領域をこれと離間した状態で
囲むとともに、ゲート電極をその一端が高濃度不
純物層と部分的にオーバーラツプするように設
け、かつ阻止領域を除く島状領域上でかつゲート
電極下にゲート酸化膜と同じ膜厚の酸化膜を設け
た点を主な特徴とし、寄生MOSトランジスタの
しきい値電圧低下に起因するリーク及びラツチア
ツプを阻止し、正常な動作化を図つたものであ
る。
本願第２の発明は、本願第１の発明と比べ、特
にＰ型の高濃度不純物層をフイールド酸化膜下で
はなくフイールド酸化膜間の基板表面に設け、か
つゲート電極の一端を前記高濃度不純物層まで達
するように設けた点が異なり、本願第１の発明と
同様な効果の他、工程の簡略化を得ることを図つ
たものである。
にＰ型の高濃度不純物層をフイールド酸化膜下で
はなくフイールド酸化膜間の基板表面に設け、か
つゲート電極の一端を前記高濃度不純物層まで達
するように設けた点が異なり、本願第１の発明と
同様な効果の他、工程の簡略化を得ることを図つ
たものである。
以下、本発明の実施例を図を参照して説明す
る。
る。
実施例 １
第１図〜第３図を参照する。ここで、第１図は
NMOSトランジスタの平面図、第２図は第１図
のＡ−Ａ線に沿う断面図、第３図は第１図のＢ−
Ｂ線に沿う断面図である。
NMOSトランジスタの平面図、第２図は第１図
のＡ−Ａ線に沿う断面図、第３図は第１図のＢ−
Ｂ線に沿う断面図である。
図中の１は、Ｐ型シリコン基板である。この基
板１の表面には、フイールド酸化膜（第１図の斜
線部分）２が設けられている。このフイールド酸
化膜２で囲まれた島状領域３には、N+型のソー
ス・ドレイン領域４，５が互いに離間して設けら
れている。また、前記フイールド酸化膜２の下方
の前記基板表面には、環状のP+層（第１図の×
印）６が前記島状領域３内の素子領域３ａをこれ
と離間した状態で囲むように設けられている。前
記島状領域３上には、ゲート酸化膜７を介してゲ
ート電極８が設けられている。ここで、このゲー
ト電極８の一端（右端）はフイールド酸化膜２上
ま延出し、前記P+層６と部分的にオーバーラツ
プしている。更に、前記フイールド酸化膜２で囲
まれた前記島状領域（素子領域を除く）３上でか
つ前記ゲート電極８下には、ゲート酸化膜７と同
じ膜厚の酸化膜９が設けられている。
板１の表面には、フイールド酸化膜（第１図の斜
線部分）２が設けられている。このフイールド酸
化膜２で囲まれた島状領域３には、N+型のソー
ス・ドレイン領域４，５が互いに離間して設けら
れている。また、前記フイールド酸化膜２の下方
の前記基板表面には、環状のP+層（第１図の×
印）６が前記島状領域３内の素子領域３ａをこれ
と離間した状態で囲むように設けられている。前
記島状領域３上には、ゲート酸化膜７を介してゲ
ート電極８が設けられている。ここで、このゲー
ト電極８の一端（右端）はフイールド酸化膜２上
ま延出し、前記P+層６と部分的にオーバーラツ
プしている。更に、前記フイールド酸化膜２で囲
まれた前記島状領域（素子領域を除く）３上でか
つ前記ゲート電極８下には、ゲート酸化膜７と同
じ膜厚の酸化膜９が設けられている。
実施例１によれば、環状のP+層６が素子領域
３ａをこれと離間した状態で囲むように設けられ
るとともに、ゲート電極８の一端が前記P+層６
と部分的にオーバーラツプし、更に前記素子領域
３ａを除く島状領域３上でかつゲート電極８下に
ゲート酸化膜７と同じ膜厚の酸化膜９を設けた構
造となつているため、ゲート端部に酸化膜の厚い
寄生トランジスタが形成されない。従つて、放射
線照射を受けた場合、従来の如くソース・ドレイ
ン領域４，５間に放射線照射に因るリークが生ず
ることを素子でき、トランジスタが正常に動作す
る。また、本発明をCMOSトランジスタに適用
した場合、P+層６の存在によりＰ型のシリコン
基板１の電位がソース電位に等しくなつているた
め、ラツチアツプに対しても耐性に優れ、総合的
に耐放射性が向上する。
３ａをこれと離間した状態で囲むように設けられ
るとともに、ゲート電極８の一端が前記P+層６
と部分的にオーバーラツプし、更に前記素子領域
３ａを除く島状領域３上でかつゲート電極８下に
ゲート酸化膜７と同じ膜厚の酸化膜９を設けた構
造となつているため、ゲート端部に酸化膜の厚い
寄生トランジスタが形成されない。従つて、放射
線照射を受けた場合、従来の如くソース・ドレイ
ン領域４，５間に放射線照射に因るリークが生ず
ることを素子でき、トランジスタが正常に動作す
る。また、本発明をCMOSトランジスタに適用
した場合、P+層６の存在によりＰ型のシリコン
基板１の電位がソース電位に等しくなつているた
め、ラツチアツプに対しても耐性に優れ、総合的
に耐放射性が向上する。
実施例 ２
第４図〜第６図を参照する。ここで、第４図は
NMOSトランジスタの平面図、第５図は第４図
のＡ−Ａ線に沿う断面図、第６図は第４図のＢ−
Ｂ線に沿う断面図である。また、実施例１と同部
材は同符号を付して説明を省略する。
NMOSトランジスタの平面図、第５図は第４図
のＡ−Ａ線に沿う断面図、第６図は第４図のＢ−
Ｂ線に沿う断面図である。また、実施例１と同部
材は同符号を付して説明を省略する。
図中の２１は、Ｐ型のシリコン基板１の表面に
設けられた第１のフイールド酸化膜である。前記
第１のフイールド酸化膜２１の内側の前記基板表
面には、第２のフイールド酸化膜２２，２２が設
けられている。この第２のフイールド酸化膜２
２，２２で囲まれた島状領域２３には、N+型の
ソース・ドレイン領域４，５が互いに離間して設
けられている。前記第１・第２のフイールド酸化
膜２１，２２間の前記基板１の表面には、前記島
状領域２３内の素子領域２３ａをこれと離間して
囲むように、一部が切欠した環状のP+層２４が
設けられている。前記島状領域２３上にはゲート
酸化膜７を介してゲート電極２５が設けられ、該
ゲート電極２５の一端は前記P+層２４の端まで
達している。こうした構造のNMOSトランジス
タにおいて、前記P+層２４はゲート電極２３に
対し自己整合的に形成されている。
設けられた第１のフイールド酸化膜である。前記
第１のフイールド酸化膜２１の内側の前記基板表
面には、第２のフイールド酸化膜２２，２２が設
けられている。この第２のフイールド酸化膜２
２，２２で囲まれた島状領域２３には、N+型の
ソース・ドレイン領域４，５が互いに離間して設
けられている。前記第１・第２のフイールド酸化
膜２１，２２間の前記基板１の表面には、前記島
状領域２３内の素子領域２３ａをこれと離間して
囲むように、一部が切欠した環状のP+層２４が
設けられている。前記島状領域２３上にはゲート
酸化膜７を介してゲート電極２５が設けられ、該
ゲート電極２５の一端は前記P+層２４の端まで
達している。こうした構造のNMOSトランジス
タにおいて、前記P+層２４はゲート電極２３に
対し自己整合的に形成されている。
実施例２によれば、実施例１と同様、ゲート端
部に酸化膜の厚い寄生MOSトランジスタが形成
されない。従つて、放射線照射を受けた場合、従
来の如くソース、ドレイン領域４，５間に放射線
照射に因るリークが生ずることを阻止でき、トラ
ンジスタが正常に動作する。また、本発明を
CMOSトランジスタに適用した場合、P+型層２
４の存在によりＰ型のシリコン基板１の電位がソ
ース電位に等しくなつているため、ラツチアツプ
に対しても耐性が優れ、総合的に耐放射性が向上
する。更に、P+層２４がゲート電極２５に対し
て自己整合的に形成されるため、CMOSトラン
ジスタの形成に際し、PMOSトランジスタのP+
型のソース・ドレイン領域とP+層を同一工程で
形成でき、工程を簡略できる。
部に酸化膜の厚い寄生MOSトランジスタが形成
されない。従つて、放射線照射を受けた場合、従
来の如くソース、ドレイン領域４，５間に放射線
照射に因るリークが生ずることを阻止でき、トラ
ンジスタが正常に動作する。また、本発明を
CMOSトランジスタに適用した場合、P+型層２
４の存在によりＰ型のシリコン基板１の電位がソ
ース電位に等しくなつているため、ラツチアツプ
に対しても耐性が優れ、総合的に耐放射性が向上
する。更に、P+層２４がゲート電極２５に対し
て自己整合的に形成されるため、CMOSトラン
ジスタの形成に際し、PMOSトランジスタのP+
型のソース・ドレイン領域とP+層を同一工程で
形成でき、工程を簡略できる。
以上詳述した如く本発明によれば、放射線の被
曝に起因するリーク電流、及びラツチアツプを防
止して正常な動作をなしえる高信頼性の半導体装
置を提供できる。
曝に起因するリーク電流、及びラツチアツプを防
止して正常な動作をなしえる高信頼性の半導体装
置を提供できる。
第１図は本発明の実施例１に係るNMOSトラ
ンジスタの平面図、第２図は第１図のＡ−Ａ線に
沿う断面図、第３図は第１図のＢ−Ｂ線に沿う断
面図、第４図は本発明の実施例２に係るNMOS
トランジスタの平面図、第５図は第４図のＡ−Ａ
線に沿う断面図、第６図は第４図のＢ−Ｂ線に沿
う断面図である。 １……Ｐ型のシリコン基板、２，２１，２２…
…フイールド酸化膜、３，２３……島状領域、３
ａ，２３ａ……素子領域、４……N+型のソース
領域、５……N+型のドレイン領域、６，２４…
…P+層（高濃度不純物層）、７……ゲート酸化
膜、８，２５……ゲート電極、９……酸化膜。
ンジスタの平面図、第２図は第１図のＡ−Ａ線に
沿う断面図、第３図は第１図のＢ−Ｂ線に沿う断
面図、第４図は本発明の実施例２に係るNMOS
トランジスタの平面図、第５図は第４図のＡ−Ａ
線に沿う断面図、第６図は第４図のＢ−Ｂ線に沿
う断面図である。 １……Ｐ型のシリコン基板、２，２１，２２…
…フイールド酸化膜、３，２３……島状領域、３
ａ，２３ａ……素子領域、４……N+型のソース
領域、５……N+型のドレイン領域、６，２４…
…P+層（高濃度不純物層）、７……ゲート酸化
膜、８，２５……ゲート電極、９……酸化膜。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型の半導体基板と、 前記基板表面に互いに離間して設けられたＮ型
のソース領域及びドレイン領域と、 前記基板表面に前記ソース領域及びドレイン領
域を囲むフイールド酸化膜と、 前記フイールド酸化膜下の前記基板表面に前記
ソース領域及びドレイン領域をこれらと離間して
囲むように設けられたＰ型の高濃度不純物層と、 前記ソース領域及びドレイン領域の離間領域で
あるチヤネル領域上のゲート酸化膜と、 前記ゲート酸化膜上及びその一端が前記高濃度
不純物層上まで達するゲート電極と、 前記ゲート電極下であり前記ゲート電極よりも
幅が狭く、かつ前記チヤネル領域外で前記高濃度
不純物層上に及ぶ前記ゲート酸化膜と同じ膜厚の
酸化膜とを 具備することを特徴とする半導体装置。 ２ Ｐ型の半導体基板と、 前記基板表面に設けられた第１のフイールド酸
化膜と、 前記第１のフイールド酸化膜内側の前記基板表
面に設けられた第２のフイールド酸化膜と、 前記第２のフイールド酸化膜で囲まれた互いに
離間して設けられたＮ型のソース領域及びドレイ
ン領域と、 前記ソース領域及びドレイン領域の離間領域で
あるチヤネル領域上のゲート酸化膜と、 前記ゲート酸化膜上及びその一端が前記第２の
フイールド酸化膜上を越え、かつ前記第１のフイ
ールド酸化膜上に及ばないように設けられたゲー
ト電極と、 前記第１のフイールド酸化膜及び前記第２のフ
イールド酸化膜間の前記基板表面に、前記ゲート
電極下を除いて前記ソール領域及びドレイン領域
をこれらと離間した状態で囲むように設けられた
Ｐ型の高濃度不純物層と、 前記ゲート電極下であつて前記ゲート電極より
も幅の狭い、前記チヤネル領域外に設けられた前
記ゲート酸化膜と同じ膜厚の酸化膜と を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325086A JPS62250671A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325086A JPS62250671A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62250671A JPS62250671A (ja) | 1987-10-31 |
| JPH0575187B2 true JPH0575187B2 (ja) | 1993-10-20 |
Family
ID=14077258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9325086A Granted JPS62250671A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250671A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2676769B2 (ja) * | 1988-03-08 | 1997-11-17 | 日本電気株式会社 | 半導体装置 |
| JP2818416B2 (ja) * | 1988-05-23 | 1998-10-30 | 日本電気株式会社 | Ｍｏｓ電界効果トランジスタ |
| US5192993A (en) * | 1988-09-27 | 1993-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having improved element isolation area |
| JPH0389555A (ja) * | 1989-09-01 | 1991-04-15 | Hitachi Ltd | 半導体装置及びその製法 |
| JP2596340B2 (ja) * | 1993-10-08 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
| US7304354B2 (en) | 2004-02-17 | 2007-12-04 | Silicon Space Technology Corp. | Buried guard ring and radiation hardened isolation structures and fabrication methods |
| EP1949425A4 (en) | 2005-10-14 | 2010-08-18 | Silicon Space Technology Corp | RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD |
| WO2007108104A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| TWI668870B (zh) * | 2016-12-15 | 2019-08-11 | 財團法人工業技術研究院 | 電晶體裝置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154570A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | 耐放射線性の強化された半導体装置 |
-
1986
- 1986-04-24 JP JP9325086A patent/JPS62250671A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154570A (ja) * | 1984-01-24 | 1985-08-14 | Nec Corp | 耐放射線性の強化された半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62250671A (ja) | 1987-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |