JPH088359B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH088359B2 JPH088359B2 JP4343983A JP34398392A JPH088359B2 JP H088359 B2 JPH088359 B2 JP H088359B2 JP 4343983 A JP4343983 A JP 4343983A JP 34398392 A JP34398392 A JP 34398392A JP H088359 B2 JPH088359 B2 JP H088359B2
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- Japan
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- semiconductor
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- type
- semiconductor substrate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、所謂１／ｆ雑音の低
減を図り、例えばソースホロア回路の負荷素子として好
適な半導体装置に関する。
減を図り、例えばソースホロア回路の負荷素子として好
適な半導体装置に関する。
【０００２】
【従来の技術】最近の半導体装置にあっては、ゲート絶
縁膜に酸化膜を用いたＭＯＳ構造あるいは窒化膜を用い
たＭＮＳ構造のＭＩＳ型トランジスタを半導体基板に形
成して回路を構成したものがそのほとんどである。
縁膜に酸化膜を用いたＭＯＳ構造あるいは窒化膜を用い
たＭＮＳ構造のＭＩＳ型トランジスタを半導体基板に形
成して回路を構成したものがそのほとんどである。
【０００３】図６は所謂デプレッション型のＮチャンネ
ルＭＩＳ型トランジスタの構造を示す概略の断面図であ
る。同図において、１５１はｐ型の半導体基板であり、
この半導体基板１５１には所定間隔だけ離れて一対のｎ
+ 型の領域が形成され、デプレッション型のＮチャンネ
ルＭＩＳ型トランジスタ（以下「ＤＥＰトランジスタ」
と呼ぶ。）１６９のソース領域１５３及びドレイン領域
１５７を構成しており、ソース領域１５３及びドレイン
領域１５７にはそれぞれソース端子１５９、ドレイン端
子１６５が設けられている。さらに、半導体基板１５１
の表面には絶縁膜１６７が形成され、ソース領域１５３
とドレイン領域１５７との間の絶縁膜１６７の上にはゲ
ート電極１６３が形成され、このゲート電極１６３には
ゲート端子１６１が設けられている。また１５５は、ソ
ース領域１５３からドレイン領域１５７へ流れる電流キ
ャリアの通路としてｎ型のチャンネル領域となる。
ルＭＩＳ型トランジスタの構造を示す概略の断面図であ
る。同図において、１５１はｐ型の半導体基板であり、
この半導体基板１５１には所定間隔だけ離れて一対のｎ
+ 型の領域が形成され、デプレッション型のＮチャンネ
ルＭＩＳ型トランジスタ（以下「ＤＥＰトランジスタ」
と呼ぶ。）１６９のソース領域１５３及びドレイン領域
１５７を構成しており、ソース領域１５３及びドレイン
領域１５７にはそれぞれソース端子１５９、ドレイン端
子１６５が設けられている。さらに、半導体基板１５１
の表面には絶縁膜１６７が形成され、ソース領域１５３
とドレイン領域１５７との間の絶縁膜１６７の上にはゲ
ート電極１６３が形成され、このゲート電極１６３には
ゲート端子１６１が設けられている。また１５５は、ソ
ース領域１５３からドレイン領域１５７へ流れる電流キ
ャリアの通路としてｎ型のチャンネル領域となる。
【０００４】
【発明が解決しようとする課題】ところで、このような
ＭＩＳ型トランジスタの構造においては、チャンネル領
域１５５となる半導体基板１５１の表面には電荷の発生
及び再結合に関与する離散的なエネルギー準位が多数存
在する。そして、チャンネル領域１５５を流れる電流キ
ャリアの一部は、チャンネル領域１５５の表面に接して
流れるために、チャンネル領域１５５の表面においては
電荷の発生及び再結合に起因する電流のじょう乱が起こ
り、所謂１／ｆ雑音等が発生する。
ＭＩＳ型トランジスタの構造においては、チャンネル領
域１５５となる半導体基板１５１の表面には電荷の発生
及び再結合に関与する離散的なエネルギー準位が多数存
在する。そして、チャンネル領域１５５を流れる電流キ
ャリアの一部は、チャンネル領域１５５の表面に接して
流れるために、チャンネル領域１５５の表面においては
電荷の発生及び再結合に起因する電流のじょう乱が起こ
り、所謂１／ｆ雑音等が発生する。
【０００５】図７は、図６に示したＤＥＰトランジスタ
１６９をソースホロア回路の負荷素子に適用した場合の
回路図を示すものである。同図において、１７１は所謂
エンハンスメント型のＮチャンネルＭＩＳ型トランジス
タ（以下「ＥＮＨトランジスタ」と呼ぶ。）であり、こ
のＥＮＨトランジスタ１７１のドレイン端子１７３は電
圧源１７９に接続され、ソース端子１７７はソースホロ
ア回路の出力端子１８１に接続されており、また、ゲー
ト端子１７５には入力信号が与えられる。１６９は前述
したＤＥＰトランジスタであり、このＤＰＥトランジス
タ１６９のドレイン端子１６５は出力端子１８１に接続
され、ソース端子１５９及びゲート端子１６１はともに
接地されている。
１６９をソースホロア回路の負荷素子に適用した場合の
回路図を示すものである。同図において、１７１は所謂
エンハンスメント型のＮチャンネルＭＩＳ型トランジス
タ（以下「ＥＮＨトランジスタ」と呼ぶ。）であり、こ
のＥＮＨトランジスタ１７１のドレイン端子１７３は電
圧源１７９に接続され、ソース端子１７７はソースホロ
ア回路の出力端子１８１に接続されており、また、ゲー
ト端子１７５には入力信号が与えられる。１６９は前述
したＤＥＰトランジスタであり、このＤＰＥトランジス
タ１６９のドレイン端子１６５は出力端子１８１に接続
され、ソース端子１５９及びゲート端子１６１はともに
接地されている。
【０００６】したがって、このような構成のソースホロ
ア回路にあっては、前述したように１／ｆ雑音を有する
ＭＩＳ型トランジスタを負荷素子に用いたので、ゲート
端子１６１に与えられる入力信号を高いＳ／Ｎ比をもっ
て増幅することは困難になるという不具合が生じる。
ア回路にあっては、前述したように１／ｆ雑音を有する
ＭＩＳ型トランジスタを負荷素子に用いたので、ゲート
端子１６１に与えられる入力信号を高いＳ／Ｎ比をもっ
て増幅することは困難になるという不具合が生じる。
【０００７】この発明は、上記に鑑みてなされたもの
で、その目的とするところは、所謂１／ｆ雑音を低減し
て、Ｓ／Ｎ比の向上を図った半導体装置を提供すること
にある。
で、その目的とするところは、所謂１／ｆ雑音を低減し
て、Ｓ／Ｎ比の向上を図った半導体装置を提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、図１に示すように、接地電位に接
続された第１導電型半導体基体１０１と、半導体基体１
０１の表面の一部に形成された第２導電型高不純物密度
の第１の半導体領域１０３および第２の半導体領域１０
５と、半導体基体１０１の表面の第１および第２の半導
体領域の間に、第１および第２の半導体領域にそれぞれ
接して形成された半導体基体１０１と同程度の不純物密
度で第２導電型の第３の半導体領域１０７と、半導体基
体１０１の表面において、第１および第２の半導体領域
が形成されている領域を除いて、第３の半導体領域より
も浅く形成された第１導電型高不純物密度の第４の半導
体領域１０９とを少なく共具備し、第一の半導体領域１
０３を接地電位とし、第２の半導体領域１０５を所定の
電位にすべく電圧源１１１に接続した出力負荷用素子で
あることを特徴とする。第１導電型と第２導電型とは互
いに反対導電型であり、半導体基体１０１と第４の半導
体領域１０９とは同一導電型であるので電気的に接続さ
れている。ＭＯＳトランジスタの構造と対応させて便宜
上、第１の半導体領域１０３を「ソース領域」、第２の
半導体領域１０５を「ドレイン領域」、第３の半導体領
域１０７を「チャンネル領域」と呼ぶことにするが、こ
の半導体装置はＭＯＳトランジスタではなく、抵抗素子
である。したがって、ＭＯＳトランジスタとは異なり、
ゲート酸化膜やゲート電極は具備していないことを特徴
とする。半導体基体１０１の不純物密度は、通常のＭＯ
Ｓトランジスタのプロセスに用いられる不純物密度、た
とえば５×１０16〜１×１０17cm3 程度でよく、また、
第３の半導体領域１０７の不純物密度もこれと同程度で
よい。このような不純物密度に選んでおけば、図５に示
したようなソースホロア回路１３１の負荷として、図１
の構造が容易に同一チップ上に集積化できる。
に、本発明の特徴は、図１に示すように、接地電位に接
続された第１導電型半導体基体１０１と、半導体基体１
０１の表面の一部に形成された第２導電型高不純物密度
の第１の半導体領域１０３および第２の半導体領域１０
５と、半導体基体１０１の表面の第１および第２の半導
体領域の間に、第１および第２の半導体領域にそれぞれ
接して形成された半導体基体１０１と同程度の不純物密
度で第２導電型の第３の半導体領域１０７と、半導体基
体１０１の表面において、第１および第２の半導体領域
が形成されている領域を除いて、第３の半導体領域より
も浅く形成された第１導電型高不純物密度の第４の半導
体領域１０９とを少なく共具備し、第一の半導体領域１
０３を接地電位とし、第２の半導体領域１０５を所定の
電位にすべく電圧源１１１に接続した出力負荷用素子で
あることを特徴とする。第１導電型と第２導電型とは互
いに反対導電型であり、半導体基体１０１と第４の半導
体領域１０９とは同一導電型であるので電気的に接続さ
れている。ＭＯＳトランジスタの構造と対応させて便宜
上、第１の半導体領域１０３を「ソース領域」、第２の
半導体領域１０５を「ドレイン領域」、第３の半導体領
域１０７を「チャンネル領域」と呼ぶことにするが、こ
の半導体装置はＭＯＳトランジスタではなく、抵抗素子
である。したがって、ＭＯＳトランジスタとは異なり、
ゲート酸化膜やゲート電極は具備していないことを特徴
とする。半導体基体１０１の不純物密度は、通常のＭＯ
Ｓトランジスタのプロセスに用いられる不純物密度、た
とえば５×１０16〜１×１０17cm3 程度でよく、また、
第３の半導体領域１０７の不純物密度もこれと同程度で
よい。このような不純物密度に選んでおけば、図５に示
したようなソースホロア回路１３１の負荷として、図１
の構造が容易に同一チップ上に集積化できる。
【０００９】
【作用】この発明によれば、チャンネル領域と絶縁膜と
の界面に電流キャリアと反対の導電型のキャリアを配備
するようにしたので、電流キャリアは半導体基板表面に
触れることなくソース領域とドレイン領域間を流れて、
半導体基板表面に多数存在するエネルギー準位による電
流キャリアのじょう乱を防止することができる。その結
果、電流キャリアとエネルギー準位との相互作用に起因
する１／ｆ雑音を大幅に減少することが可能となり、高
いＳ／Ｎ比が要求される例えば固体撮像装置の出力負荷
回路素子として好適である。
の界面に電流キャリアと反対の導電型のキャリアを配備
するようにしたので、電流キャリアは半導体基板表面に
触れることなくソース領域とドレイン領域間を流れて、
半導体基板表面に多数存在するエネルギー準位による電
流キャリアのじょう乱を防止することができる。その結
果、電流キャリアとエネルギー準位との相互作用に起因
する１／ｆ雑音を大幅に減少することが可能となり、高
いＳ／Ｎ比が要求される例えば固体撮像装置の出力負荷
回路素子として好適である。
【００１０】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１１】図１はこの発明の一実施例に係る半導体装
置の構造を示す概略の断面図であり、図２は図１の平面
図である。図１において、１０１はｐ型の半導体基板
（以下「基板」と呼ぶ。）であり、この基板１０１は接
地されている。また、この基板１０１には所定間隔だけ
離れて一対のｎ+ 型の領域１０３，１０５が形成され
（以下１０３を「ソース領域」、１０５を「ドレイン領
域」と呼ぶ。）、ソース領域１０３は接地され電流キャ
リアを供給する領域をなし、ドレイン領域１０５は電圧
源１１１に接続され電流キャリアを流出する領域をな
し、１０７はソース領域１０３からドレイン領域１０５
へ流れる電流キャリアの通路としてｎ型のチャンネル領
域となる。さらに、第８図の斜線で示す部分において、
高濃度で電流キャリアと反対の導電型、即ちｐ+ 型の不
純物層１０９が、基板１０１の表面から内部へ向って所
定の深さで形成され基板１０１に接合されている。した
がって、チャンネル領域１０７の表面の電位は基板電位
と同じになり、チャンネル領域１０７の表面は正孔で満
たされることになる。
置の構造を示す概略の断面図であり、図２は図１の平面
図である。図１において、１０１はｐ型の半導体基板
（以下「基板」と呼ぶ。）であり、この基板１０１は接
地されている。また、この基板１０１には所定間隔だけ
離れて一対のｎ+ 型の領域１０３，１０５が形成され
（以下１０３を「ソース領域」、１０５を「ドレイン領
域」と呼ぶ。）、ソース領域１０３は接地され電流キャ
リアを供給する領域をなし、ドレイン領域１０５は電圧
源１１１に接続され電流キャリアを流出する領域をな
し、１０７はソース領域１０３からドレイン領域１０５
へ流れる電流キャリアの通路としてｎ型のチャンネル領
域となる。さらに、第８図の斜線で示す部分において、
高濃度で電流キャリアと反対の導電型、即ちｐ+ 型の不
純物層１０９が、基板１０１の表面から内部へ向って所
定の深さで形成され基板１０１に接合されている。した
がって、チャンネル領域１０７の表面の電位は基板電位
と同じになり、チャンネル領域１０７の表面は正孔で満
たされることになる。
【００１２】図３は、ソース領域１０３からチャンネル
領域１０７を介してドレイン領域１０５へ流れる電子の
流路に沿った電位分布を示すもので、１１３はソース領
域１０３のソース電位、１１５はチャンネル領域１０７
のチャンネル電位、１１７はドレイン領域１０５のドレ
イン電位をあらわし、斜線で示す部分は電子の存在をあ
らわすものである。すなわち、ソース領域１０３を接地
してドレイン領域１０５に正の電圧を供給することによ
り、電流がドレイン領域１０５からチャンネル領域１０
７を介してソース領域１０３に流れることにより、チャ
ンネル電位１１５はドレイン領域１０５からソース領域
１０３へとチャンネル領域１０７に沿って降下する。
領域１０７を介してドレイン領域１０５へ流れる電子の
流路に沿った電位分布を示すもので、１１３はソース領
域１０３のソース電位、１１５はチャンネル領域１０７
のチャンネル電位、１１７はドレイン領域１０５のドレ
イン電位をあらわし、斜線で示す部分は電子の存在をあ
らわすものである。すなわち、ソース領域１０３を接地
してドレイン領域１０５に正の電圧を供給することによ
り、電流がドレイン領域１０５からチャンネル領域１０
７を介してソース領域１０３に流れることにより、チャ
ンネル電位１１５はドレイン領域１０５からソース領域
１０３へとチャンネル領域１０７に沿って降下する。
【００１３】図４は、図１に示した点線の矢印１２７に
沿ったポテンシャルバンドを示すものである。同図にお
いて、上述したようにｐ+ 型の不純物層１０９が基板１
０１と同電位（接地電位）となっているために、正孔で
満たされた表面層１１９がｐ+ 型の不純物層１０９内に
形成される。そのために、伝導帯の電位１２３及び価電
子帯の電位１２５は、ｐ+ 型の不純物層１０９からチャ
ンネル領域１０７に向って高くなり、チャンネル領域１
０７内で平衡状態となり、ｎ型のチャンネル領域１０７
とｐ型の基板１０１とのｐｎ接合により、チャンネル領
域１０７から基板１０１に向って低くなり平衡状態とな
る。
沿ったポテンシャルバンドを示すものである。同図にお
いて、上述したようにｐ+ 型の不純物層１０９が基板１
０１と同電位（接地電位）となっているために、正孔で
満たされた表面層１１９がｐ+ 型の不純物層１０９内に
形成される。そのために、伝導帯の電位１２３及び価電
子帯の電位１２５は、ｐ+ 型の不純物層１０９からチャ
ンネル領域１０７に向って高くなり、チャンネル領域１
０７内で平衡状態となり、ｎ型のチャンネル領域１０７
とｐ型の基板１０１とのｐｎ接合により、チャンネル領
域１０７から基板１０１に向って低くなり平衡状態とな
る。
【００１４】したがって、チャンネル領域１０７内を流
れる電子はチャンネル領域１０７の表面から遠ざけら
れ、実質的にチャンネル領域１０７は狭められることに
なり、１２１があらたなチャンネル領域となる。その結
果、電子はチャンネル領域１０７の表面に触れることな
くチャンネル領域１２１を流れることになり、チャンネ
ル領域１０７の表面に多数存在するエネルギー準位によ
る電流のじょう乱は起こらないことになる。
れる電子はチャンネル領域１０７の表面から遠ざけら
れ、実質的にチャンネル領域１０７は狭められることに
なり、１２１があらたなチャンネル領域となる。その結
果、電子はチャンネル領域１０７の表面に触れることな
くチャンネル領域１２１を流れることになり、チャンネ
ル領域１０７の表面に多数存在するエネルギー準位によ
る電流のじょう乱は起こらないことになる。
【００１５】図５は、上述した半導体装置を、並列接続
された抵抗１４３と電流源１４５とに等価的に置き換
え、例えばソースホロア回路１３１の負荷に適用した場
合の回路図である。同図において、１３３は所謂埋込み
チャンネル型のｎ型ＭＯＳトランジスタ（以下「ＭＯＳ
トランジスタ」と呼ぶ。）であり、このＭＯＳトランジ
スタ１３３のドレイン端子１３５は電圧源１４１に接続
され、ソース端子１３９はソースホロア回路１３１の出
力端子１４７に接続されており、ゲート端子１３７には
入力信号が与えられる。また、電流源１４５の電流が流
れ出す端子は出力端子１４７に接続され、もう一方の端
子は接地されており、さらに電流源１４５には抵抗１４
３が並列に接続されている。
された抵抗１４３と電流源１４５とに等価的に置き換
え、例えばソースホロア回路１３１の負荷に適用した場
合の回路図である。同図において、１３３は所謂埋込み
チャンネル型のｎ型ＭＯＳトランジスタ（以下「ＭＯＳ
トランジスタ」と呼ぶ。）であり、このＭＯＳトランジ
スタ１３３のドレイン端子１３５は電圧源１４１に接続
され、ソース端子１３９はソースホロア回路１３１の出
力端子１４７に接続されており、ゲート端子１３７には
入力信号が与えられる。また、電流源１４５の電流が流
れ出す端子は出力端子１４７に接続され、もう一方の端
子は接地されており、さらに電流源１４５には抵抗１４
３が並列に接続されている。
【００１６】このような回路構成において、前述した半
導体装置のチャンネル電位に対してソースホロア回路１
３１の出力端子１４７の電位を高く設定することによ
り、並列接続された抵抗１４３と電流源１４５はソース
ホロア回路１３１の１／ｆ雑音を低減した低電流源負荷
として動作することになる。その結果、入力信号を正確
に増幅することが可能となり、ソースホロア回路のＳ／
Ｎ比の改善を図ることができる。
導体装置のチャンネル電位に対してソースホロア回路１
３１の出力端子１４７の電位を高く設定することによ
り、並列接続された抵抗１４３と電流源１４５はソース
ホロア回路１３１の１／ｆ雑音を低減した低電流源負荷
として動作することになる。その結果、入力信号を正確
に増幅することが可能となり、ソースホロア回路のＳ／
Ｎ比の改善を図ることができる。
【００１７】尚、上記の実施例においては不純物層１０
９をソース領域１０３、ドレイン領域１０５と離して形
成したが、不純物層１０９をソース領域１０３、ドレイ
ン領域１０５と接続するように形成してもよい。
９をソース領域１０３、ドレイン領域１０５と離して形
成したが、不純物層１０９をソース領域１０３、ドレイ
ン領域１０５と接続するように形成してもよい。
【００１８】
【発明の効果】この発明によれば、チャンネル領域と絶
縁膜との界面に電流キャリアと反対の導電型のキャリア
を配備するようにしたので、電流キャリアは半導体基板
表面に触れることなくソース領域とドレイン領域間を流
れて、半導体基板表面に多数存在するエネルギー準位に
よる電流キャリアのじょう乱を防止することができる。
その結果、電流キャリアとエネルギー準位との相互作用
に起因する１／ｆ雑音を大幅に減少することが可能とな
り、高いＳ／Ｎ比が要求される例えば固体撮像装置の出
力負荷回路素子として好適である。
縁膜との界面に電流キャリアと反対の導電型のキャリア
を配備するようにしたので、電流キャリアは半導体基板
表面に触れることなくソース領域とドレイン領域間を流
れて、半導体基板表面に多数存在するエネルギー準位に
よる電流キャリアのじょう乱を防止することができる。
その結果、電流キャリアとエネルギー準位との相互作用
に起因する１／ｆ雑音を大幅に減少することが可能とな
り、高いＳ／Ｎ比が要求される例えば固体撮像装置の出
力負荷回路素子として好適である。
【図１】この発明の一実施例に係る半導体装置の構造を
示す概略の断面図である。
示す概略の断面図である。
【図２】図１の平面図である。
【図３】図１に示した半導体装置の電位分布図である。
【図４】図１に示した半導体装置のポテンシャルバンド
図である。
図である。
【図５】図１の半導体装置をソースホロア回路の負荷に
適用した場合の回路図である。
適用した場合の回路図である。
【図６】ＭＩＳ型半導体装置の一従来例を示す構造断面
図である。
図である。
【図７】図６に示した半導体装置をソースホロア回路の
負荷に適用した場合の回路図である。
負荷に適用した場合の回路図である。
１０１ 半導体基板 １０３ ソース領域 １０５ ドレイン領域 １０７ チャンネル領域 １０９ 不純物層 １１９ 表面層
Claims (1)
- 【請求項１】 接地電位に接続された第１導電型半導体
基体と、該半導体基体の表面の一部に形成された第２導
電型高不純物密度の第１および第２の半導体領域と、該
半導体基体の表面の該第１および第２の半導体領域の間
に、該第１および第２の半導体領域にそれぞれ接して形
成された該半導体基体と同程度の不純物密度で第２導電
型の第３の半導体領域と、該半導体基体の表面におい
て、該第１および第２の半導体領域が形成されている領
域を除いて、該第３の半導体領域よりも浅く形成された
第１導電型高不純物密度の第４の半導体領域を少なく共
具備し、該第一の半導体領域を接地電位に接続し、該第
２の半導体領域に所定の電位を印加した出力負荷用素子
であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343983A JPH088359B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343983A JPH088359B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060547A Division JPS61220368A (ja) | 1985-03-27 | 1985-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335565A JPH05335565A (ja) | 1993-12-17 |
| JPH088359B2 true JPH088359B2 (ja) | 1996-01-29 |
Family
ID=18365748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343983A Expired - Lifetime JPH088359B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088359B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4551513B2 (ja) * | 1999-05-10 | 2010-09-29 | シチズンホールディングス株式会社 | 可変容量回路 |
| US6479846B2 (en) | 2000-03-22 | 2002-11-12 | Ophir Rf, Inc. | Metal oxide semiconductor field effect transistor having a relatively high doped region in the channel for improved linearity |
| JP2006086549A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2006086548A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ |
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|---|---|---|---|---|
| JPS58197760A (ja) * | 1982-05-12 | 1983-11-17 | Nec Corp | 半導体装置 |
-
1992
- 1992-12-24 JP JP4343983A patent/JPH088359B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335565A (ja) | 1993-12-17 |
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