JP3036175B2 - 電荷転送装置 - Google Patents
電荷転送装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
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Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、特
にその出力部の構造に関する。
にその出力部の構造に関する。
【０００２】
【従来の技術】従来の電荷転送素子は出力部に接合型電
界効果トランジスタ（以後ＪＦＥＴと記す）を有する構
造のものがある。
界効果トランジスタ（以後ＪＦＥＴと記す）を有する構
造のものがある。
【０００３】図４の（ａ），（ｂ）および（ｃ）は従来
の電荷転送素子を説明するための模式的平面図、Ｅ−
Ｅ′断面図、およびＦ−Ｆ′断面図である。
の電荷転送素子を説明するための模式的平面図、Ｅ−
Ｅ′断面図、およびＦ−Ｆ′断面図である。
【０００４】すなわち、Ｎ型半導体基板１上のＰ型ウェ
ル領域２中にＰ+ 型素子分離領域３を設けて素子形成領
域を区画し、この素子形成領域に選択的に設けたＮ型の
転送チャネル領域４と転送チャネル領域４の上部に転送
ゲート電極５及び出力ゲート１８とを配列して設け、電
荷転送レジスタ６を形成していた。電荷転送レジスタ６
に隣接する素子形成領域にＮ型の環状接合ゲート領域７
を設け、環状接合ゲート領域７の内部に島状にＰ+ 型ソ
ース領域８を設ける。
ル領域２中にＰ+ 型素子分離領域３を設けて素子形成領
域を区画し、この素子形成領域に選択的に設けたＮ型の
転送チャネル領域４と転送チャネル領域４の上部に転送
ゲート電極５及び出力ゲート１８とを配列して設け、電
荷転送レジスタ６を形成していた。電荷転送レジスタ６
に隣接する素子形成領域にＮ型の環状接合ゲート領域７
を設け、環状接合ゲート領域７の内部に島状にＰ+ 型ソ
ース領域８を設ける。
【０００５】Ｐ型素子分離領域３をドレイン領域とする
ことによりＰ型の接合型ＦＥＴを構成する。さらに環状
接合ゲート領域７に隣接して、Ｎ型埋込みチャネルリセ
ットトランジスタ１１を設ける。このリセットトランジ
スタは接合型ＦＥＴの環状接合ゲート領域７をソースと
している。１５がリセットゲート，１７がＮ型埋込みチ
ャネル，１４がリセットドレインである。
ことによりＰ型の接合型ＦＥＴを構成する。さらに環状
接合ゲート領域７に隣接して、Ｎ型埋込みチャネルリセ
ットトランジスタ１１を設ける。このリセットトランジ
スタは接合型ＦＥＴの環状接合ゲート領域７をソースと
している。１５がリセットゲート，１７がＮ型埋込みチ
ャネル，１４がリセットドレインである。
【０００６】従来の電荷転送素子における電荷検出機構
は、電荷転送レジスタ６から転送されてきた信号電荷
（電子）がＮ型の環状接合ゲート領域７の電位変動がＰ
型の接合型ＦＥＴ９のドレイン電流（正孔電流）を変調
するというものである。このドレイン電流の変調を、負
荷用に定電流特性をもった複合型ＦＥＴ１２と接合型Ｆ
ＥＴ９より成るソースフォロワー回路を用いて検出して
いる。
は、電荷転送レジスタ６から転送されてきた信号電荷
（電子）がＮ型の環状接合ゲート領域７の電位変動がＰ
型の接合型ＦＥＴ９のドレイン電流（正孔電流）を変調
するというものである。このドレイン電流の変調を、負
荷用に定電流特性をもった複合型ＦＥＴ１２と接合型Ｆ
ＥＴ９より成るソースフォロワー回路を用いて検出して
いる。
【０００７】
【発明が解決しようとする課題】 上述した従来の接合
型ＦＥＴを有する電荷転送素子の出力部においては、接
合型ＦＥＴの信号電荷によるドレイン電流の変調度が低
いために、信号電荷の検出感度が低いという欠点が存在
していた。以下にその理由を示す。
型ＦＥＴを有する電荷転送素子の出力部においては、接
合型ＦＥＴの信号電荷によるドレイン電流の変調度が低
いために、信号電荷の検出感度が低いという欠点が存在
していた。以下にその理由を示す。
【０００８】 接合型ＦＥＴの正孔によるドレイン電流
２１は、ソース領域８から直下のＰ型ウェル領域２を経
由して、Ｐ型ウェル領域２の電位固定電極として機能し
ている、素子分離領域３に向かって流れる。環状接合ゲ
ート領域７に流入する信号電荷によるドレイン電流の変
調は、信号電荷が環状接合ゲート領域７に蓄積し、環状
接合ゲート領域７とＰ型ウェル領域２との間の空乏層幅
が変化して、電流チャネル領域であるＰ型ウェル領域２
の導電率が変化することにより行なわれるが、一般にＰ
型ウェル領域２の厚さは環状接合ゲート領域７とＰ型ウ
ェル領域２との間の空乏層幅と比較してはるかに厚いた
め、信号電荷によるドレイン電流の変調度が低く、信号
電荷の検出感度が低いという欠点があった。
２１は、ソース領域８から直下のＰ型ウェル領域２を経
由して、Ｐ型ウェル領域２の電位固定電極として機能し
ている、素子分離領域３に向かって流れる。環状接合ゲ
ート領域７に流入する信号電荷によるドレイン電流の変
調は、信号電荷が環状接合ゲート領域７に蓄積し、環状
接合ゲート領域７とＰ型ウェル領域２との間の空乏層幅
が変化して、電流チャネル領域であるＰ型ウェル領域２
の導電率が変化することにより行なわれるが、一般にＰ
型ウェル領域２の厚さは環状接合ゲート領域７とＰ型ウ
ェル領域２との間の空乏層幅と比較してはるかに厚いた
め、信号電荷によるドレイン電流の変調度が低く、信号
電荷の検出感度が低いという欠点があった。
【０００９】本発明の目的は、上記問題点を解決し、信
号電荷の検出感度が向上した電荷転送装置を提供するこ
とにある。
号電荷の検出感度が向上した電荷転送装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明によれば、第一導
電型半導体基板上の第一導電型と逆導電型である第二導
電型ウェル領域中に、第二導電型素子分離領域により区
画して設けられた第一導電型転送チャネル領域を有する
で電荷転送レジスタを備えた電荷転送装置において、電
荷転送レジスタの出力端に隣接して信号電荷が蓄積され
る第一導電型の環状接合ゲート領域を設け、環状接合ゲ
ート領域内に第２導電型のソース領域を設け、かつこの
環状接合ゲート下のウェル領域のみ、他のウェル領域よ
り、そのウェル内不純物濃度を低くするか又はウェルの
深さを浅くし、このウェル領域の一部を電流チャネル，
素子分離領域の一部をドレイン領域として接合型電界効
果トランジスタを構成し、かつ環状接合ゲート領域に蓄
積した信号電荷を排出するリセットトランジスタを有す
る電荷転送装置を得る。
電型半導体基板上の第一導電型と逆導電型である第二導
電型ウェル領域中に、第二導電型素子分離領域により区
画して設けられた第一導電型転送チャネル領域を有する
で電荷転送レジスタを備えた電荷転送装置において、電
荷転送レジスタの出力端に隣接して信号電荷が蓄積され
る第一導電型の環状接合ゲート領域を設け、環状接合ゲ
ート領域内に第２導電型のソース領域を設け、かつこの
環状接合ゲート下のウェル領域のみ、他のウェル領域よ
り、そのウェル内不純物濃度を低くするか又はウェルの
深さを浅くし、このウェル領域の一部を電流チャネル，
素子分離領域の一部をドレイン領域として接合型電界効
果トランジスタを構成し、かつ環状接合ゲート領域に蓄
積した信号電荷を排出するリセットトランジスタを有す
る電荷転送装置を得る。
【００１１】
【作用】本願の発明によれば、複合型ＦＥＴのチャネル
領域が、第一導電型半導体基板上の第二導電型ウェル領
域のそのウェル濃度、又は、ウェルの深さを浅くした所
に存在するため、従来の他の第二導電型ウェル領域と同
一のウェル濃度又はウェルの深さのものに比べ複合型Ｆ
ＥＴの環状接合ゲートの電位の変化によるチャネル電位
の変調効果が大きくなり、複合型ＦＥＴの相互インダク
タンスが向上し、結果として信号電荷の検出感度を向上
することができる。
領域が、第一導電型半導体基板上の第二導電型ウェル領
域のそのウェル濃度、又は、ウェルの深さを浅くした所
に存在するため、従来の他の第二導電型ウェル領域と同
一のウェル濃度又はウェルの深さのものに比べ複合型Ｆ
ＥＴの環状接合ゲートの電位の変化によるチャネル電位
の変調効果が大きくなり、複合型ＦＥＴの相互インダク
タンスが向上し、結果として信号電荷の検出感度を向上
することができる。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１，図２および図３は本発明の一実施例
を説明するための模式的平面図、Ａ−Ａ′断面図、およ
びＢ−Ｂ′断面図である。Ｎ型半導体基板１の一主面上
のＰ型ウェル領域２中に、Ｐ+ 型素子分離領域３を設け
て素子形成領域を区画し、この素子形成領域に選択的に
設けたＮ型の転送チャネル領域４と転送チャネル領域４
の上部に配列して設けた転送ゲート電極５を含んで構成
した電荷転送レジスタ６を形成する。
を説明するための模式的平面図、Ａ−Ａ′断面図、およ
びＢ−Ｂ′断面図である。Ｎ型半導体基板１の一主面上
のＰ型ウェル領域２中に、Ｐ+ 型素子分離領域３を設け
て素子形成領域を区画し、この素子形成領域に選択的に
設けたＮ型の転送チャネル領域４と転送チャネル領域４
の上部に配列して設けた転送ゲート電極５を含んで構成
した電荷転送レジスタ６を形成する。
【００１４】電荷転送レジスタ６に隣接する前記素子形
成領域にＮ型の環状接合ゲート領域７を設け、環状接合
ゲート領域７の内部に島状にＰ+ 型ソース領域８を設け
る。環状接合ゲート領域７の下部のＰ型ウェル領域部の
み他のＰ型ウェル領域２に比べその不純物濃度が低くか
つまた、そのウェルの深さが浅いＰ型ウェル変化領域２
２が形成されている。素子分離領域３とは別に接合型Ｆ
ＥＴ９のドレインとなるべくドレイン領域２０が環状接
合ゲート領域に隣接して形成されている。この様な構成
において、Ｐ型ウェル変化領域２２をチャネル領域とす
る接合型ＦＥＴ９を形成している。
成領域にＮ型の環状接合ゲート領域７を設け、環状接合
ゲート領域７の内部に島状にＰ+ 型ソース領域８を設け
る。環状接合ゲート領域７の下部のＰ型ウェル領域部の
み他のＰ型ウェル領域２に比べその不純物濃度が低くか
つまた、そのウェルの深さが浅いＰ型ウェル変化領域２
２が形成されている。素子分離領域３とは別に接合型Ｆ
ＥＴ９のドレインとなるべくドレイン領域２０が環状接
合ゲート領域に隣接して形成されている。この様な構成
において、Ｐ型ウェル変化領域２２をチャネル領域とす
る接合型ＦＥＴ９を形成している。
【００１５】さらに、環状接合ゲート領域７に隣接し
て、Ｎ型埋込みチャネルリセットトランジスタ１１を設
ける。
て、Ｎ型埋込みチャネルリセットトランジスタ１１を設
ける。
【００１６】本実施例におけるＮ型半導体基板１の不純
物濃度は１０14〜１０15／ｃｍ3 ，Ｐ型ウェル領域２の
不純物濃度は１０15〜１０16／ｃｍ3 ，深さは５〜８μ
ｍ，Ｐ型ウェル変化領域２２の不純物濃度は１０14〜１
０15／ｃｍ2 ，深さは２〜４μｍＮ型の環状接合ゲート
領域７の不純物濃度は１０16〜１０17／ｃｍ3 深さは
０．５〜１．０μｍである。従来例と比較して、接合型
ＦＥＴのチャネル領域の深さを浅く、しかも不純物濃度
を低くできるために、接合型ＦＥＴの相互コンダクタン
スを向上させ、信号電荷の検出感度を向上することがで
きる。
物濃度は１０14〜１０15／ｃｍ3 ，Ｐ型ウェル領域２の
不純物濃度は１０15〜１０16／ｃｍ3 ，深さは５〜８μ
ｍ，Ｐ型ウェル変化領域２２の不純物濃度は１０14〜１
０15／ｃｍ2 ，深さは２〜４μｍＮ型の環状接合ゲート
領域７の不純物濃度は１０16〜１０17／ｃｍ3 深さは
０．５〜１．０μｍである。従来例と比較して、接合型
ＦＥＴのチャネル領域の深さを浅く、しかも不純物濃度
を低くできるために、接合型ＦＥＴの相互コンダクタン
スを向上させ、信号電荷の検出感度を向上することがで
きる。
【００１７】尚本実施例におけるＰ型ウェル変化領域２
２は、図５に示す様に、Ｐ型ウェル領域形成時以下の様
にして作成できる。
２は、図５に示す様に、Ｐ型ウェル領域形成時以下の様
にして作成できる。
【００１８】まず図５の（ａ）に示す様に、Ｎ型基板１
上にＰ型不純物である例えばボロンをレジスト５２によ
り一部をのぞいてイオン注入し、イオン注入領域５３を
形成する。次に、千数百度、数時間の熱処理によりイオ
ン注入領域５３のＰ型不純物は押し込まれ、Ｐ型ウェル
領域２が形成される。Ｐ型不純物をインプラしなかった
領域にも横方向の拡散により図５の（ｂ）に示す様にＰ
型不純物層が形成される。この横方向の拡散により形成
されたＰ型層がＰ型ウェル変化領域２２に当たる。この
Ｐ型ウェル変化領域２２は横拡散により形成されている
ため、結果として図５の（ｃ）の例に不純物濃度プロフ
ァイルを示す様に不純物濃度が他のＰウェル領域より低
く、しかもウェルの深さは浅く形成されうる。
上にＰ型不純物である例えばボロンをレジスト５２によ
り一部をのぞいてイオン注入し、イオン注入領域５３を
形成する。次に、千数百度、数時間の熱処理によりイオ
ン注入領域５３のＰ型不純物は押し込まれ、Ｐ型ウェル
領域２が形成される。Ｐ型不純物をインプラしなかった
領域にも横方向の拡散により図５の（ｂ）に示す様にＰ
型不純物層が形成される。この横方向の拡散により形成
されたＰ型層がＰ型ウェル変化領域２２に当たる。この
Ｐ型ウェル変化領域２２は横拡散により形成されている
ため、結果として図５の（ｃ）の例に不純物濃度プロフ
ァイルを示す様に不純物濃度が他のＰウェル領域より低
く、しかもウェルの深さは浅く形成されうる。
【００１９】次に第２の実施例を図６を用いて説明す
る。図６は図３と同様な場所での断面図である。ここで
は、Ｐ型ウェル変化領域２３は図５で説明した方式では
なく、他のＰ型ウェル領域とは異なったウェル濃度、ウ
ェルの深さをもったものとして別の工程で作成してい
る。この様に別工程で作成することにより一工程が追加
されるという不都合が発生するが、Ｐ型ウェル２の工程
に影響されず、もっとも相互コンダクタンスを高める様
第２のＰ型ウェル領域の深さ及び濃度を制御できるとい
う利点を有する。
る。図６は図３と同様な場所での断面図である。ここで
は、Ｐ型ウェル変化領域２３は図５で説明した方式では
なく、他のＰ型ウェル領域とは異なったウェル濃度、ウ
ェルの深さをもったものとして別の工程で作成してい
る。この様に別工程で作成することにより一工程が追加
されるという不都合が発生するが、Ｐ型ウェル２の工程
に影響されず、もっとも相互コンダクタンスを高める様
第２のＰ型ウェル領域の深さ及び濃度を制御できるとい
う利点を有する。
【００２０】次に第３の実施例を図７を用いて説明す
る。図７は図３と同様な場所での断面図である。ここで
は環状接合ゲート領域２７を特別な高濃度で深い接合を
有している。この様に環状接合ゲート領域を転送チャネ
ル領域を形成するＮ型拡散層とは別工程で作成すること
により、Ｐ型ウェル領域２の工程に追加、及びマスク変
更をすることなく接合型ＦＥＴの相互コンダクタンスを
制御できるという利点を有している。
る。図７は図３と同様な場所での断面図である。ここで
は環状接合ゲート領域２７を特別な高濃度で深い接合を
有している。この様に環状接合ゲート領域を転送チャネ
ル領域を形成するＮ型拡散層とは別工程で作成すること
により、Ｐ型ウェル領域２の工程に追加、及びマスク変
更をすることなく接合型ＦＥＴの相互コンダクタンスを
制御できるという利点を有している。
【００２１】以上説明した第１から第３の実施例で示し
た環状接合型ＪＦＥＴの相互コンダクタンスを向上させ
る方法は、図１，図２，図４，図５に示す負荷用接合型
ＦＥＴ１２にも適応できるのは言うまでもなく、例えば
図８に示すような負荷用接合型ＦＥＴが形成できるのは
もちろんである。
た環状接合型ＪＦＥＴの相互コンダクタンスを向上させ
る方法は、図１，図２，図４，図５に示す負荷用接合型
ＦＥＴ１２にも適応できるのは言うまでもなく、例えば
図８に示すような負荷用接合型ＦＥＴが形成できるのは
もちろんである。
【００２２】
【発明の効果】以上説明したように、本発明は、接合型
ＦＥＴの相互コンダクタンスを向上させ、信号電荷の検
出感度を向上することができる。しかも通常の電荷転送
装置の形成プロセスの大幅な変更を必要としないため、
本発明の効果及び汎用性は大である。
ＦＥＴの相互コンダクタンスを向上させ、信号電荷の検
出感度を向上することができる。しかも通常の電荷転送
装置の形成プロセスの大幅な変更を必要としないため、
本発明の効果及び汎用性は大である。
【図１】本発明の一実施例の平面図
【図２】図１のＡ−Ａ′間の断面図
【図３】図１のＢ−Ｂ′間の断面図
【図４】（ａ）は従来の一実施例の平面図、（ｂ）は図
（ａ）のＥ−Ｅ′間の断面図、（ｃ）は図（ａ）のＦ−
Ｆ′間の断面図
（ａ）のＥ−Ｅ′間の断面図、（ｃ）は図（ａ）のＦ−
Ｆ′間の断面図
【図５】（ａ）〜（ｃ）は横方向拡散によるＰウェル変
化領域の形成を説明する各工程での断面図
化領域の形成を説明する各工程での断面図
【図６】本発明の第２の実施例を示す断面図
【図７】本発明の第３の実施例を示す断面図
【図８】負荷用接合型ＦＥＴの実施例を示す断面図
１ Ｎ型半導体基板 ２ Ｐ型ウェル領域 ３ 素子分離領域 ４ 転送チャネル領域 ５ 転送ゲート電極 ６ 電荷転送レジスタ ７，２７ 環状接合ゲート領域 ８ ソース領域 ９ ジャンクションＦＥＴ １１ リセットトランジスタ １２ 負荷用ジャンクションＦＥＴ １３ 電源 １４ リセットドレイン １５ リセットゲート １７ 埋込みチャネル １８ 出力ゲート １９ 出力バッファー ２０ ドレイン領域 ２１ ドレイン電流 ２２ Ｐウェル変化領域 ２３ 第２Ｐウェル領域 ２８ ソース領域 ３０ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/762 H01L 21/337 H01L 21/339 H01L 29/808
Claims (3)
- 【請求項１】 第一導電型の半導体基板上の該第一導電
型とは逆導電型である第二導電型のウェル領域中に、前
記第二導電型の素子分離領域により区画して設けられた
前記第一導電型の転送チャネル領域を有する電荷転送レ
ジスタを備えた電荷転送装置において、前記電荷転送レ
ジスタの出力端に隣接して信号電荷が蓄積される前記第
一導電型の環状接合ゲート領域を設け、該環状接合ゲー
ト領域内に前記第二導電型のソース領域を設け、かつ前
記環状接合ゲート領域下の前記ウェル領域のみ、他のウ
ェル領域より、そのウェル内不純物濃度を低くするか、
又はウェルの深さを浅くし、このウェル領域の一部を電
流チャネル、前記素子分離領域の一部をドレイン領域と
して接合型電界効果トランジスタを構成し、かつ前記環
状接合ゲート領域に蓄積した信号電荷を排出するリセッ
トトランジスタを有し、前記環状接合ゲート領域下の前
記ウェル領域のみを他のウェル領域より、そのウェル内
不純物濃度を低くし、かつウェルの深さを浅くする手段
として、ウェルの熱拡散による横広がりを利用すること
を特徴とする電荷転送装置。 - 【請求項２】 第一導電型の半導体基板上の該第一導電
型とは逆導電型である第二導電型のウェル領域中に、前
記第二導電型の素子分離領域により区画して設けられた
前記第一導電型の転送チャネル領域を有する電荷転送レ
ジスタを備えた電荷転送装置において、前記電荷転送レ
ジスタの出力端に隣接して信号電荷が蓄積される前記第
一導電型の環状接合ゲート領域を設け、該環状接合ゲー
ト領域内に前記第二導電型のソース領域を設け、かつ前
記環状接合ゲート領域下の前記ウェル領域のみ、他のウ
ェル領域より、そのウェル内不純物濃度を低くするか、
又はウェルの深さを浅くし、このウェル領域の一部を電
流チャネル、前記素子分離領域の一部をドレイン領域と
して接合型電界効果トランジスタを構成し、かつ前記環
状接合ゲート領域に蓄積した信号電荷を排出するリセッ
トトランジスタを有し、前記環状接合ゲート領域下の前
記ウェル領域のみを他のウェル領域より、そのウェル内
不純物濃度を低くし、かつウェルの深さを深くする手段
として、第２のウェル領域を前記環状接合ゲート領域下
のみに形成することを特徴とする電荷転送装置。 - 【請求項３】 第一導電型の半導体基板上の該第一導電
型とは逆導電型 である第二導電型のウェル領域中に、前
記第二導電型の素子分離領域により区画して設けられた
前記第一導電型の転送チャネル領域を有する電荷転送レ
ジスタを備えた電荷転送装置において、前記電荷転送レ
ジスタの出力端に隣接して信号電荷が蓄積される前記第
一導電型の環状接合ゲート領域を設け、該環状接合ゲー
ト領域内に前記第二導電型のソース領域を設け、かつ前
記環状接合ゲート領域下の前記ウェル領域のみ、他のウ
ェル領域より、そのウェル内不純物濃度を低くするか、
又はウェルの深さを浅くし、このウェル領域の一部を電
流チャネル、前記素子分離領域の一部をドレイン領域と
して接合型電界効果トランジスタを構成し、かつ前記環
状接合ゲート領域に蓄積した信号電荷を排出するリセッ
トトランジスタを有し、前記環状接合ゲート領域下の前
記ウェル領域のみを他のウェル領域より、そのウェルの
深さを浅くする手段として、前記環状接合ゲート領域の
一部を前記転送チャネルよりもその不純物濃度を高く
し、及びその接合深さを深くしたことを特徴とする電荷
転送装置。
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