JP2015109422A - 半導体装置の評価方法 - Google Patents

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大介 松林
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Abstract

【課題】積層構造の半導体層を含む半導体装置に対する埋め込みチャネルの評価方法を提供する。
【解決手段】トランジスタのソースとドレインを電気的に短絡し、ゲートに、直流電圧及び交流電圧を印加して、直流電圧と、ゲートとソース及びドレインとの間の容量との関係を示すＣＶ特性を取得し、ＣＶ特性において蓄積状態の領域の容量が段階的に増加する場合に、トランジスタの半導体層は積層構造を含むと判定する評価方法を提供する。
【選択図】図１

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置及びその評価方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、画像表示装置（単に表示装置とも表記する）、半導体回路、発光装置、蓄電装置、記憶装置及び電子機器は半導体装置を有する場合がある。
半導体を含んで構成されるトランジスタは、集積回路（ＩＣ）や画像表示装置等の電子デバイスに広く応用されている。トランジスタの電気特性の向上及び／又は信頼性の向上を目的として、チャネルを形成する第１の半導体層と、ゲート絶縁層との間に第２の半導体層を設け、ゲート絶縁層とチャネルとを離間させる、いわゆる埋め込みチャネルが検討されている（例えば、特許文献１、特許文献２）。
特開２０１１−１２４３６０号公報 特開２０１３−０３８４０１号公報
チャネルが形成される領域とゲート絶縁層を離間させるためには、チャネルとして機能する第１の半導体層として、それに接する第２の半導体層よりも伝導帯下端のエネルギーの低い半導体層を適用し、２層の間に伝導帯バンドオフセットを形成する方法がある。一般に、伝導帯下端のエネルギーの測定は、紫外光電子分光法、分光エリプソメトリーなど簡便とはいえない評価方法を適用する必要がある。したがって、積層構造での埋め込みチャネルの形成の判定、又は埋め込みチャネルを構成するための条件の選択には困難性が生じる。
そこで、本発明の一態様では、積層構造の半導体層を含む半導体装置に対する新規な評価方法を提供することを課題の一とする。
または、本発明の一態様では、異なる条件（膜厚又は組成など）を含む複数の半導体装置の各々に対して測定を行い、その結果を比較することで、半導体装置の最適条件を評価する方法を提供することを課題の一とする。
または、本発明の一態様は、半導体装置の信頼性を向上させることを課題の一とする。または、本発明の一態様は、信頼性を向上させることが可能な半導体装置の作製方法を提供することを課題の一とする。
または、本発明の一態様は、半導体装置の電気特性を向上させることを課題の一とする。または、本発明の一態様は、電気特性を向上させることが可能な半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置の測定方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の記載を妨げるものではない。また、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することができる。
本発明の一態様は、トランジスタのソースとドレインを電気的に短絡し、ゲートに、直流電圧及び交流電圧を印加して、直流電圧と、ゲートとソース及びドレインとの間の容量との関係を示すＣＶ特性を取得し、ＣＶ特性において蓄積状態の領域の容量が段階的に増加する場合に、トランジスタの半導体層は積層構造を含むと判定することを特徴とする半導体装置の評価方法である。
または、本発明の一態様は、第１の半導体層と、第１の半導体層よりもゲートに近い第２の半導体層との積層構造を含むトランジスタを用い、トランジスタのソースとドレインを電気的に短絡し、ゲートに直流電圧及び交流電圧を印加して、直流電圧と、ゲートとソース及びドレインとの間の容量との関係を示すＣＶ特性を取得し、ＣＶ特性において、蓄積状態の領域の容量が、第１の飽和値と、第１の飽和値よりも大きい容量値とを示す場合に、容量が第１の飽和値を示す直流電圧以下の印加電圧においては、トランジスタのチャネルは第１の半導体層に形成されると評価することを特徴とする半導体装置の評価方法である。
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタを用い、第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートとを含み、第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートとを含み、第１の半導体層と第３の半導体層は、同一の組成及び同一の膜厚を有し、第２の半導体層と第４の半導体層は、異なる組成及び同一の膜厚を有し、第１のソースと第１のドレインを電気的に短絡し、第１のゲートに直流電圧及び交流電圧を印加して、第１のゲートに印加した直流電圧と、第１のゲートと第１のソース及び第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、第２のソースと第２のドレインを電気的に短絡し、第２のゲートに直流電圧及び交流電圧を印加して、第２のゲートに印加した直流電圧と、第２のゲートと第２のソース及び第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、第１のＣＶ特性と第２のＣＶ特性を比較して、第２の半導体層と第４の半導体層のうち、最適な組成を評価することを特徴とする半導体装置の評価方法である。
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタを用い、第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートとを含み、第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートとを含み、第１の半導体層と第３の半導体層は、同一の組成及び同一の膜厚を有し、第２の半導体層と第４の半導体層は、同一の組成及び異なる膜厚を有し、第１のソースと第１のドレインを電気的に短絡し、第１のゲートに直流電圧及び交流電圧を印加して、第１のゲートに印加した直流電圧と、第１のゲートと第１のソース及び第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、第２のソースと第２のドレインを電気的に短絡し、第２のゲートに直流電圧及び交流電圧を印加して、第２のゲートに印加した直流電圧と、第２のゲートと第２のソース及び第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、第１のＣＶ特性と第２のＣＶ特性を比較して、第２の半導体層と第４の半導体層のうち、最適な膜厚を評価することを特徴とする半導体装置の評価方法である。
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタを用い、第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートと、第１のゲート絶縁層とを含み、第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートと、第２のゲート絶縁層とを含み、第１の半導体層と第３の半導体層は、同一の組成及び同一の膜厚を有し、第２の半導体層と第４の半導体層は、同一の組成及び同一膜厚を有し、第１のゲート絶縁層と第２のゲート絶縁層とは、同一の組成及び異なる膜厚を有し、第１のソースと第１のドレインを電気的に短絡し、第１のゲートに直流電圧及び交流電圧を印加して、第１のゲートに印加した直流電圧と、第１のゲートと第１のソース及び第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、第２のソースと第２のドレインを電気的に短絡し、第２のゲートに直流電圧及び交流電圧を印加して、第２のゲートに印加した直流電圧と、第２のゲートと第２のソース及び第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、第１のＣＶ特性と第２のＣＶ特性を比較して、第１のゲート絶縁層と第２のゲート絶縁層のうち、最適な膜厚を評価することを特徴とする半導体装置の評価方法である。
本発明の一態様によって、積層構造の半導体層を含む半導体装置に対する新規な評価方法を提供することができる。または、本発明の一態様によって、異なる条件を含む複数の半導体装置の各々において、最適な条件を評価することができる。
または、本発明の一態様によって、半導体装置の信頼性を向上させることが可能となる。または、本発明の一態様によって、信頼性の向上した半導体装置の作製方法を提供することが可能となる。
または、本発明の一態様によって、半導体装置の電気特性を向上させることが可能となる。または、本発明の一態様によって、電気特性の向上した半導体装置の作製方法を提供することが可能となる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を示す断面図。 ＣＶ特性の一例を示すモデル図。 本発明の一態様に係る半導体装置及び比較例の半導体装置を示す上面図及び断面図。 ＣＶ特性の測定結果を示す図。 計算に用いた半導体装置の構成を示す図。 ＣＶ特性の計算結果を示す図。 実測によって得られたＣＶ特性及びＣＶ特性の計算結果を示す図。 ＣＶ特性の計算結果を示す図。 バンドダイアグラムの計算結果を示す図。 本発明の一態様に係る半導体装置を示す平面図及び断面図。 本発明の一態様に係る半導体装置を示す平面図及び断面図。 本発明の一態様に係る半導体装置を示す平面図及び断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 実施の形態に係る表示パネルの構成を説明する図。 実施の形態に係る電子機器のブロック図を説明する図。 実施の形態に係る電子機器の外観図を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態において、同一部分又は同様の機能を有する部分には、同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書等にて用いる第１、第２等の序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば「第１の」を「第２の」又は「第３の」等と適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには適宜入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は入れ替えて用いることができる。
また、本明細書等において、「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極層」との表現であれば、ゲート絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。
また、本明細書等において、「同一」とは、完全に一致する場合はもちろん、製造ばらつきによる誤差を含むものをいい、実質的に同一であるものも含まれる。例えば、同一の成膜工程によって作製される膜厚又は組成の差異程度の誤差は許容される。
（実施の形態１）
本実施の形態では、積層構造を含む半導体層を有するトランジスタを用い、該トランジスタのＣＶ測定の結果（ＣＶ特性）によって、埋め込みチャネルの形成の有無を評価する方法、又は、埋め込み性の強さ（埋め込みチャネルの高印加電圧への耐性）を評価する方法について説明する。
＜評価に用いる半導体装置の構成例＞
本実施の形態で示す評価方法に適用可能な半導体装置の構成を図１に示す。
図１では、半導体装置の一例として、トップゲート構造のトランジスタ１００の断面図を示している。トランジスタ１００は、基板１０２上に設けられた、第１の半導体層１０４及び第２の半導体層１０６と、第１の半導体層１０４及び第２の半導体層１０６と電気的に接続する一対の導電層１０８ａ、１０８ｂと、一対の導電層１０８ａ、１０８ｂ上のゲート絶縁層１１２と、ゲート絶縁層１１２に接する導電層１１４と、を有する。
一対の導電層１０８ａ、１０８ｂは、トランジスタ１００のソース又はドレインとして機能する領域を有する。また、導電層１１４は、トランジスタ１００のゲートとして機能する領域を有する。
トランジスタ１００に用いることの可能な材料は、特に限定されず、半導体装置に適用可能な材料を適宜用いることができる。
本実施の形態で示す評価方法は、トランジスタのＣＶ特性を取得し、該ＣＶ特性のグラフから直接的に、埋め込みチャネルの形成の有無を判定するものである。トランジスタ１００のＣＶ特性を測定するには、トランジスタ１００のソースとドレインを電気的に短絡し（換言すると、導電層１０８ａと導電層１０８ｂを電気的に接続し）、ゲートに直流電圧及び交流電圧を印加して、ゲートとソース及びドレイン間の容量（換言すると、導電層１１４と、導電層１０８ａ、１０８ｂ間の容量）を測定する。そして、印加した直流電圧（ゲート電圧）（Ｖ）と、容量（Ｃ）の関係をプロットして、トランジスタ１００のＣＶ特性を得ることができる。
なお、図１では、評価に用いる半導体装置の一例として、第１及び第２の半導体層の積層構造を有するトランジスタを図示したが、本発明の一態様はこれに限られるものではない。埋め込みチャネルの形成には、少なくとも２層の半導体層の積層構造を有していればよく、例えば３層以上の半導体層を含む積層構造を有していてもよい。
また、図１では、トップゲート構造のトランジスタを示したが、本発明の一態様に適用可能な半導体装置の構成はこれに限られるものではなく、ボトムゲート構造のトランジスタ、又は、デュアルゲート構造のトランジスタ等を適用してもよい。
＜ＣＶ特性による半導体装置の評価方法＞
次いで、積層構造を有するトランジスタのＣＶ特性から、埋め込みチャネルの形成の有無を評価する方法について説明する。
図２は、図１に示す積層構造の半導体層を含むトランジスタが、埋め込みチャネルを形成する場合のＣＶ特性の結果の模式図である。なお、図２では、第１の半導体層１０４及び第２の半導体層１０６として、それぞれ酸化物半導体層を有する場合を例に示している。
トランジスタ１００において、第１の領域１５０では、第２の半導体層１０６と第１の半導体層１０４との界面の第１の半導体層１０４側において、電子がＡＣ電圧に応答する。すなわち、チャネルは第１の半導体層１０４に埋め込まれており、容量値Ｃはゲート絶縁層１１２及び第２の半導体層１０６の合成容量ＣＯＸ１に飽和する。
容量値Ｃがゲート絶縁層１１２及び第２の半導体層１０６の合成容量ＣＯＸ１に飽和した状態で、さらに印加電圧を増加させると、チャネルの埋め込みが破れて、第２の半導体層１０６とゲート絶縁層１１２の界面及びその近傍に存在する電子がＡＣ電圧に応答する。すなわち、第２の半導体層にも電子が蓄積可能になるため、容量値Ｃは再び上昇する。そして、第２の領域１６０では、ゲート絶縁層１１２の容量ＣＯＸ２に飽和する。
よって、トランジスタ１００が埋め込みチャネルを形成する場合、そのＣＶ特性は、蓄積状態の領域の容量値Ｃが一定値で飽和した後、さらに印加電圧を増加させることで容量値Ｃが再び上昇する。換言すると、積層構造の半導体層を含むトランジスタでは、チャネルが埋め込まれている場合にＣＶ特性における蓄積状態の領域の容量値Ｃが段階的に（図２では２段階に）増加する。
なお、この傾向は、交流電圧の測定周波数が例えば１０ｋＨｚ以下、好ましくは１０ｋＨｚ未満、より好ましくは０．３ｋＨｚ以上１ｋＨｚ以下の場合に顕著に確認することが可能である。
以上より、トランジスタのＣＶ特性を取得することで、以下の評価を可能であることが理解される。
（１）ＣＶ特性の蓄積状態の領域の容量値が段階的に増加する場合には、該トランジスタは積層構造の半導体層を含み、且つ埋め込みチャネルを形成している。
（２）ＣＶ特性の蓄積状態の領域の容量値が段階的に増加する場合、ゲート絶縁層１１２及び第２の半導体層１０６の合成容量ＣＯＸ１に相当する第１の飽和容量値から上昇し始めるゲート電圧（ＣＶ特性曲線において２段目が立ち上がるゲート電圧）において、第１の半導体層１０４におけるチャネルの埋め込みが破られる。すなわち、ゲートに印加する電圧を当該電圧未満とすることで、第１の半導体層１０４にチャネルを埋めこむことが可能である。
＜実測による検証＞
次いで、積層構造を有するトランジスタのＣＶ特性から、埋め込みチャネルの形成の有無を評価する方法について具体例を用いて説明する。また、比較例として単層構造を有するトランジスタのＣＶ特性を示す。
本実施の形態において、ＣＶ特性の測定に用いた、積層構造の半導体層を含むトランジスタ２００の構成を図３（Ａ１）及び図３（Ａ２）に示す。なお、図３（Ａ２）は、図３（Ａ１）のＸ１−Ｙ１における断面図である。また、図３（Ｂ１）及び図３（Ｂ２）に、比較例のＣＶ特性の測定に用いた、単層構造の半導体層を含むトランジスタ３００の構成を示す。なお、図３（Ｂ２）は、図３（Ｂ１）のＸ２−Ｙ２における断面図である。
≪トランジスタ２００の作製方法≫
トランジスタ２００は、基板２０２上に設けられた、下地絶縁層２０３と、第１の酸化物半導体層２０４及び第２の酸化物半導体層２０６と、第１の酸化物半導体層２０４及び第２の酸化物半導体層２０６と電気的に接続する一対の導電層２０８ａ、２０８ｂと、一対の導電層２０８ａ、２０８ｂ間において第２の酸化物半導体層２０６と接する第３の酸化物半導体層２１０と、第３の酸化物半導体層２１０と接するゲート絶縁層２１２と、ゲート絶縁層２１２に接する導電層２１４と、を有する。また、導電層２１４上の絶縁層２１６、絶縁層２１８、及び／又は一対の導電層２２０ａ、２２０ｂをトランジスタ２００の構成要素に含めてもよい。
基板２０２には、シリコンウエハを用いた。まず、シリコンウエハを、塩化水素が添加された酸化性雰囲気中で熱処理を行うことにより、膜厚１００ｎｍの熱酸化膜を形成した。熱処理の温度は、９５０℃とした。
次いで、熱酸化膜上に下地絶縁層２０３としてＣＶＤ法によって膜厚３００ｎｍの酸化窒化シリコン膜を形成した。
次いで、酸化窒化シリコン膜の表面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理により研磨して平坦化した。ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてＮＰ８０２０（ニッタ・ハース株式会社製）の５倍希釈液を用い、スラリー温度を室温として、研磨圧０．０１ＭＰａ、基板を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布が固定されているテーブル回転数は５６ｒｐｍとして、２分間処理した。酸化窒化シリコン膜の研磨量はおよそ１２ｎｍとした。
次いで、４５０℃の減圧（真空）雰囲気下にて１時間の熱処理を行った。
熱処理後の下地絶縁層２０３へイオン注入法を用いて酸素イオンを注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次いで、下地絶縁層２０３上に第１の酸化物半導体層２０４として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体層を形成した。成膜条件は、アルゴン及び酸素雰囲気下（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
第１の酸化物半導体層２０４を形成後、大気開放することなく連続的に第２の酸化物半導体層２０６を形成した。第２の酸化物半導体層２０６としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体層を形成した。成膜条件は、アルゴン及び酸素雰囲気下（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、窒化雰囲気下にて４５０℃１時間の熱処理を行った後、同じ処理室内で加熱雰囲気を酸素雰囲気として、４５０℃１時間の熱処理を行った。
熱処理後の第１の酸化物半導体層２０４及び第２の酸化物半導体層２０６をフォトリソグラフィ法によって形成したマスクを用いて島状に加工した。
島状の第１の酸化物半導体層２０４及び島状の第２の酸化物半導体層２０６上に、タングステン膜を膜厚１００ｎｍで形成した。タングステン膜の形成条件は、アルゴン雰囲気下（流量８０ｓｃｃｍ）、圧力０．８Ｐａ、電源電力（ＤＣ）１ｋＷ、基板とターゲット間の距離を６０ｍｍとし、基板温度１３０℃としてスパッタリング法によって成膜した。
次いで、タングステン膜を選択的にエッチングして一対の導電層２０８ａ、２０８ｂを形成した。
一対の導電層２０８ａ、２０８ｂ上に、第３の酸化物半導体層２１０として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体層を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次いで、第３の酸化物半導体層２１０上にゲート絶縁層２１２として、膜厚２０ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。成膜温度は３５０℃、圧力２００Ｐａとした。
ゲート絶縁層２１２上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極として機能する領域を有する導電層２１４を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力（ＤＣ）１ｋＷ、基板とターゲット間の距離を６０ｍｍとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力（ＤＣ）４ｋＷ、基板とターゲット間の距離を６０ｍｍとし、基板温度を１３０℃とした。
導電層２１４の加工に適用したレジストマスクを除去した後、導電層２１４をマスクとして、ゲート絶縁層２１２及び第３の酸化物半導体層２１０をエッチングした。
次いで、ゲート絶縁層２１２及び第３の酸化物半導体層２１０の側面を覆い、導電層２１４上に絶縁層２１６として酸化アルミニウム層を膜厚７０ｎｍで形成した。酸化アルミニウム層は、酸化アルミニウムターゲットを用いたスパッタリング法によって成膜し、成膜条件は、アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（ＲＦ）２．５ｋＷ、基板温度２５０℃、基板とターゲット間の距離を６０ｍｍとした。
絶縁層２１６上に絶縁層２１８として、膜厚３００ｎｍの酸化窒化シリコン膜をＣＶＤ法によって成膜した。
その後、４００℃酸素雰囲気下にて１時間の熱処理を行った。
次いで、絶縁層２１６及び絶縁層２１８に一対の導電層２０８ａ、２０８ｂに達するコンタクトホールを開口し、コンタクトホール内及び絶縁層２１８上に、導電層２２０ａ、２２０ｂを形成するための導電膜をスパッタリング法で形成した。導電膜は、膜厚５０ｎｍのチタン膜、膜厚２００ｎｍのアルミニウム膜、及び膜厚５０ｎｍのチタン膜の積層構造とした。
チタン膜の成膜条件は、アルゴン雰囲気下（流量２０ｓｃｃｍ）、圧力０．１Ｐａ、電源電力（ＤＣ）１２ｋＷ、基板温度室温、基板とターゲット間の距離を４００ｍｍとした。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下（流量５０ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）１ｋＷ、基板温度室温、基板とターゲット間の距離を６０ｍｍとした。
その後、積層構造の導電膜を選択的にエッチングして、一対の導電層２０８ａ、２０８ｂとそれぞれ電気的に接続する導電層２２０ａ、２２０ｂを形成した。
その後、大気雰囲気下、３００℃で１時間の熱処理を行った。
以上によって、トランジスタ２００を作製した。
≪トランジスタ３００の作製方法≫
トランジスタ３００は、基板２０２上に設けられた、第１の酸化物半導体層３０４と、第１の酸化物半導体層３０４と電気的に接続する一対の導電層２０８ａ、２０８ｂと、一対の導電層２０８ａ、２０８ｂ間において第１の酸化物半導体層３０４と接するゲート絶縁層２１２と、ゲート絶縁層２１２に接する導電層２１４と、を有する。また、導電層２１４上の絶縁層２１６、絶縁層２１８、及び／又は一対の導電層２２０ａ、２２０ｂをトランジスタ３００の構成要素に含めてもよい。
トランジスタ３００では、第１の酸化物半導体層３０４として、下地絶縁層２０３上にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いたスパッタリング法により、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体層を形成した。成膜条件は、アルゴン及び酸素雰囲気下（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
その他の構成は、トランジスタ２００と同様に作製した。
≪ＣＶ特性の測定≫
作製したトランジスタ２００及びトランジスタ３００のそれぞれについて、ソースとドレインを短絡させて、ゲートに直流電圧及び交流電圧を印加してゲートとソース及びドレイン間との容量を測定した。なお、ゲートに印加する交流電圧の周波数は、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、又は１ＭＨｚとして測定を行った。
測定した容量と、ゲート電圧との関係を示すＣＶ特性を、図４に示す。図４では、ゲート電圧を−１０Ｖから＋１０Ｖまで掃引した後、再び−１０Ｖまで掃引してＣＶ特性を取得した。図４（Ａ）は、単層構造の酸化物半導体層を含むトランジスタ３００におけるＣＶ特性の測定結果である。また、図４（Ｂ）は、積層構造の酸化物半導体層を含むトランジスタ２００におけるＣＶ特性の測定結果である。
なお、測定に用いたトランジスタは、チャネル長Ｌ／チャネル幅Ｗ＝５０μｍ／５０μｍ、Ｌｏｖ＝３μｍとした。
図４（Ａ）より、単層構造の酸化物半導体層を含むトランジスタ３００では、蓄積状態の領域の容量値が一定値で飽和することが確認される。一方、図４（Ｂ）より、積層構造の酸化物半導体層を含むトランジスタ２００では、蓄積状態の領域の容量値が一定値で飽和した後、さらに印加電圧を上昇させることで容量値が再び上昇していることが確認される。換言すると、積層構造の酸化物半導体層を含むトランジスタ２００では、ＣＶ特性における蓄積状態の領域の容量値が段階的（ここでは２段階）に増加しているといえる。また、この傾向は、測定周波数が１０ｋＨｚ以下、好ましくは０．３ｋＨｚ以上の周波数であって１ｋＨｚ以下とした場合に顕著に確認することが可能である。
以上より、積層構造の半導体層を含むトランジスタでは、単層構造の半導体層を含むトランジスタと異なるＣＶ特性のグラフが得られることが実測においても確認された。
＜計算による検証＞
次いで、積層構造の半導体層を含むトランジスタのＣＶ特性が計算によって再現可能か否かの確認を行った。計算には、Ｓｉｌｖａｃｏ社製のデバイスシミュレータ”ＡＴＬＡＳ”を用いた。
計算に用いた、積層構造を含むトランジスタ４００の構成を図５に示す。トランジスタ４００は、図３のトランジスタ２００と同様な構成を有し、基板４０２上に設けられた、第１の酸化物半導体層４０４及び第２の酸化物半導体層４０６と、第１の酸化物半導体層４０４及び第２の酸化物半導体層４０６と電気的に接続する一対の導電層４０８ａ、４０８ｂと、一対の導電層４０８ａ、４０８ｂ上の第３の酸化物半導体層４１０と、ゲート絶縁層４１２と、ゲート絶縁層４１２に接する導電層４１４と、を有する。
計算の主な条件を下記表１に示す。
なお、計算では、第１の酸化物半導体層４０４と第２の酸化物半導体層４０６との伝導帯下端のエネルギー差（ΔＥｃ）、又は、第２の酸化物半導体層４０６と第３の酸化物半導体層４１０との伝導帯下端のエネルギー差（ΔＥｃ）が、埋め込みチャネルの形成に与える影響を検討するため、第１の酸化物半導体層４０４及び第３の酸化物半導体層４１０の電子親和力（真空準位と伝導帯下端のエネルギー差）をそれぞれ条件振りした。また、先に示したトランジスタ２００におけるゲート絶縁層２１２の狙い膜厚は２０ｎｍであったが、図４（Ｂ）のＣＶ特性における一段目の容量値（第３の酸化物半導体層２１０とゲート絶縁層２１２の合成容量）に合わせこむため、計算ではゲート絶縁層４１２の膜厚を１７ｎｍとした。
図６に、ΔＥｃをそれぞれ０．２ｅＶ、０．４ｅＶ、０．６ｅＶ、０．８ｅＶとして（すなわち、第１の酸化物半導体層４０４及び第３の酸化物半導体層４１０の電子親和力をそれぞれ、４．４ｅＶ、４．２ｅＶ、４．０ｅＶ、３．８ｅＶとして）計算を行ったトランジスタ４００のＣＶ特性を示す。
図６のＣＶ特性の計算結果から、チャネルが形成される第２の酸化物半導体層４０６と、それに接する酸化物半導体層との伝導帯下端のエネルギー差（ΔＥｃ）が大きいほど、ＣＶ特性の蓄積状態の領域の容量値において２段回目の増加がみられる（２段目が立ち上がる）ゲート電圧が高電圧側に変動していることが確認された。上述したとおり、ＣＶ特性において２段目が立ち上がるゲート電圧は、埋め込みチャネルが破られ、ゲート絶縁層に接する第３の酸化物半導体層へと電子が蓄積し始める電圧（以下、埋め込み破綻電圧とも表記する。）を意味している。よって、該埋め込み破綻電圧の高電圧側への変動は、ΔＥｃの大きさがチャネルの埋め込み性の強さと相関がある可能性を示唆している。より具体的には、第２の酸化物半導体層の伝導帯下端のエネルギーが、該酸化物半導体層に接する酸化物半導体層の伝導帯下端のエネルギーより低いほど、埋め込み破綻電圧が高電圧となりうる。すなわち、埋め込みチャネルを形成可能な印加電圧の範囲が広がりうる。
図７に、計算によって得られたＣＶ特性（ΔＥｃ＝０．６ｅＶ）と、図４（Ｂ）に示す実測のＣＶ特性（測定周波数１ｋＨｚ）を重ねて示す。
図７より、実測で得られたＣＶ特性（実線）と、計算で得られたＣＶ特性（破線）とは、１段目の飽和容量値Ｃｏｘ１及び２段目の立ち上がるゲート電圧（埋め込み破綻電圧）等において、同様の傾向が確認された。
ただし、第２の飽和容量値ＣＯｘ２は、実測で得られた値は、計算による値のおよそ１．４倍であった。これは、実測に用いたトランジスタ２００は、図３（Ａ１）の平面図に示すように、第２の酸化物半導体層２０６と導電層２１４とが重なる面積Ｓ１（＝２８００μｍ２）よりも、第３の酸化物半導体層２１０と導電層２１４とが重なる面積Ｓ２（＝３８８６μｍ２）のほうが大きく、その差が１．３９倍であることによると理解される。
＜埋め込み破綻電圧に影響を及ぼしうるパラメータ＞
先に示した計算においては、ΔＥｃの大きさがチャネルの埋め込み性の強さと相関がある可能性が示唆された。以下では、ΔＥｃ以外のパラメータを条件振りした計算を行い、埋め込み破綻電圧に影響を及ぼしうる他のパラメータについて検討する。
計算には、図５と同じトランジスタの構成を用いた。ここでは、第１の酸化物半導体層４０４、第２の酸化物半導体層４０６、第３の酸化物半導体層４１０又はゲート絶縁層４１２の膜厚の条件振りを行い、各々の膜厚が埋め込み破綻電圧に与える影響を検討した。計算に用いた主なパラメータを以下の表２に示す。
図８に、計算によって得られたＣＶ特性を示す。図８（Ａ）は、第１の酸化物半導体層４０４の膜厚（ＴＳ１）を条件振りした計算結果である。図８（Ｂ）は、第２の酸化物半導体層４０６の膜厚（ＴＳ２）を条件振りした計算結果である。図８（Ｃ）は、第３の酸化物半導体層４１０の膜厚（ＴＳ３）を条件振りした計算結果である。図８（Ｄ）は、ゲート絶縁層４１２の膜厚（ＴＧＩ）を条件振りした計算結果である。
図８（Ａ）及び図８（Ｂ）より、第１の酸化物半導体層４０４又は第２の酸化物半導体層４０６の膜厚を変化させて計算を行ったＣＶ特性では、膜厚に依存した特性の違いは確認されなかった。よって、チャネルとして機能する第２の酸化物半導体層４０６の膜厚及び、チャネルよりもゲートから離れて位置する第１の酸化物半導体層４０４の膜厚は、埋め込み破綻電圧に影響を及ぼさないといえる。
一方、図８（Ｃ）及び図８（Ｄ）より、第３の酸化物半導体層４１０又はゲート絶縁層４１２の膜厚を変化させて計算を行ったＣＶ特性では、膜厚に依存した特性の違いが確認された。具体的には、図８（Ｃ）では、第３の酸化物半導体層４１０の膜厚が小さいほど、埋め込み破綻電圧がプラス方向に変動している。また、図８（Ｄ）では、ゲート絶縁層４１２の膜厚が大きいほど、埋め込み破綻電圧はプラス方向に変動している。
ここで、第３の酸化物半導体層４１０及びゲート絶縁層４１２の各々の膜厚が及ぼす、埋め込み破綻電圧への影響をバンドダイアグラムに基づき考察する。
図９に、第１の酸化物半導体層４０４、第２の酸化物半導体層４０６、第３の酸化物半導体層４１０及びゲート絶縁層４１２を含む積層構造の伝導帯下端のバンドダイアグラムの計算結果を示す。
ゲート電圧０Ｖの場合（図９（Ａ）参照）には、第２の酸化物半導体層４０６の伝導帯下端が第１の酸化物半導体層４０４及び第３の酸化物半導体層４１０の伝導帯下端よりも低いため、チャネルは第２の酸化物半導体層４０６に埋め込まれる。
一方、ゲート電圧１０Ｖの場合（図９（Ｂ）参照）には、第３の酸化物半導体層４１０とゲート絶縁層４１２の界面の伝導帯下端が、第２の酸化物半導体層４０６の伝導帯下端よりも低くなり、チャネルが第２の酸化物半導体層４０６のみならず、第３の酸化物半導体層４１０とゲート絶縁層４１２の界面にも形成される。すなわち、チャネルの埋め込みが破られる。
つまり、「チャネルが第２の酸化物半導体層４０６に埋め込まれている」ことは、「第３の酸化物半導体層４１０とゲート絶縁層４１２の界面の伝導帯下端が、第２の酸化物半導体層４０６の伝導帯下端よりも大きいこと」と同義であるといえる。これを数式で表すと、以下の式（１）にて表記することができる。
なお、式（１）において、ｅは素電荷量を表し、ΔＶＳ３は第３の酸化物半導体層４１０で降下する電圧を表す。
ΔＶＳ３と、ゲート電圧ＶＧの間には、近似的に以下の式（２）の関係が成立する。
なお、式（２）において、ＣＳ３は第３の酸化物半導体層４１０の容量を表し、ＣＧＩはゲート絶縁層４１２の容量を表す。
式（２）を式（１）に代入することで、式（３）が得られる。
なお、式（３）において、εＳ３は第３の酸化物半導体層４１０の誘電率を表し、ｔＳ３は第３の酸化物半導体層４１０の膜厚を表す。また、εＧＩはゲート絶縁層４１２の誘電率を表し、ｔＧＩはゲート絶縁層４１２の膜厚を表す。
ここで、εＧＩ＜εＳ３かつｔＳ３＜ｔＧＩであることから、εＧＩｔＳ３＜＜εＳ３ｔＧＩとして、式（３）は、式（４）と置き換えることができる。
式（４）は、チャネルが第２の酸化物半導体層４０６に埋め込まれるための条件を表している。また、チャネルの埋め込みが破れるとき、すなわちゲート電圧が埋め込み破綻電圧に等しいとき、左右の式に等号が成立する。よって、埋め込み破綻電圧は近似的に以下の式（５）で表される。
式（５）は、図８（Ｃ）に示した第３の酸化物半導体層４１０の膜厚が小さいほど、埋め込み破綻電圧が高くなる傾向、及び、図８（Ｄ）に示したゲート絶縁層４１２の膜厚が大きいほど、埋め込み破綻電圧が高くなる傾向とも一致している。
＜評価結果の活用方法＞
以上示したように、積層構造の半導体層を含む半導体装置のＣＶ特性によって、埋め込みチャネルの形成の有無を直接的に評価可能である。また、絶縁層と離間してチャネルを形成可能なトランジスタであっても、高いゲート電圧を印加することで埋め込みチャネルが破られることが確認された。換言すると、本実施の形態の評価方法によって、埋め込みチャネルを形成可能な印加電圧の範囲を見積もることが可能である。
また、埋め込み破綻電圧は、（１）チャネルが形成される半導体層とそれに接する半導体層との伝導帯下端のエネルギー差、（２）チャネルが形成される半導体層とゲート絶縁層との間に位置する半導体層の膜厚、（３）ゲート絶縁層の膜厚、にそれぞれ依存するため、これらの条件の異なる複数のサンプルを用意し、そのＣＶ特性を比較することでトランジスタへの最適な条件を評価することが可能となる。
例えば、図１に示す構成において、第２の半導体層の組成が異なり、その他は同じ構成を含む第１のトランジスタ及び第２のトランジスタを用意し、それぞれのＣＶ特性からその埋め込み破綻電圧を測定することで、第２の半導体層の好ましい組成を評価することができる。
または、図１に示す構成において、第２の半導体層の膜厚が異なり、その他は同じ構成を含む第１のトランジスタ及び第２のトランジスタを用意し、それぞれのＣＶ特性からその埋め込み破綻電圧を測定することで、第２の半導体層の好ましい膜厚を評価することができる。
または、図１に示す構成において、ゲート絶縁層の膜厚が異なり、その他は同じ構成を含む第１のトランジスタ及び第２のトランジスタを用意し、それぞれのＣＶ特性からその埋め込み破綻電圧を測定することで、ゲート絶縁層の好ましい膜厚を評価することができる。
以上示した本実施の形態の構成、方法などは、他の実施の形態の構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の評価方法を適用可能なトランジスタの他の構成例について説明する。なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層を用いる場合を例に示すが、本発明の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
図１０に半導体装置の構成例を示す。図１０では、半導体装置の一例として、ボトムゲート構造のトランジスタを図示している。図１０（Ａ）は、トランジスタ６５０の平面図であり、図１０（Ｂ）は、図１０（Ａ）のＶ１−Ｗ１における断面図であり、図１０（Ｃ）は、図１０（Ａ）のＸ１−Ｙ１における断面図である。なお、図１０（Ａ）では煩雑になることを避けるため、構成要素の一部（例えば、絶縁層６０８等）を省略して図示している。
図１０に示すトランジスタ６５０は、基板６００上に設けられた導電層６０２と、導電層６０２上のゲート絶縁層６０４と、ゲート絶縁層６０４上に設けられ、導電層６０２と重なる第１酸化物半導体層６０６ａ及び第２の酸化物半導体層６０６ｂと、第１の酸化物半導体層６０６ａ又は第２の酸化物半導体層６０６ｂの少なくとも一と電気的に接続する導電層６１０ａ、６１０ｂと、第２の酸化物半導体層６０６ｂを介してゲート絶縁層６０４と重なる絶縁層６０８と、を含む。導電層６０２は、ゲート電極として機能する領域を含む。導電層６１０ａ、６１０ｂは、ソース電極及びドレイン電極として機能する領域を含む。
トランジスタ６５０に含まれる酸化物半導体層は、チャネルが形成される第１の酸化物半導体層６０６ａと、第１の酸化物半導体層６０６ａと絶縁層６０８との間の第２の酸化物半導体層６０６ｂとの積層構造を含む。トランジスタ６５０の作製工程において、本発明の一態様の評価方法を用いることで、第１の酸化物半導体層６０６ａにチャネルを形成するための、好ましい駆動電圧、第２の酸化物半導体層６０６ｂの好ましい組成又は膜厚、若しくは、ゲート絶縁層６０４の好ましい膜厚等を評価することができる。これによって、チャネルが第１の酸化物半導体層６０６ａに埋め込まれたトランジスタ６５０を形成することが可能となる。
チャネルが形成される第１の酸化物半導体層６０６ａと絶縁層６０８との間に第２の酸化物半導体層６０６ｂを含むことで、第１の酸化物半導体層６０６ａと第２の酸化物半導体層６０６ｂを含む酸化物半導体層６０６と絶縁層６０８との間に形成されうるトラップ準位が、チャネルに与える影響を低減又は抑制することが可能となる。従って、トランジスタ６５０の電気特性を安定化させることができる。
本実施の形態においては、第１の酸化物半導体層６０６ａ、第２の酸化物半導体層６０６ｂは、それぞれインジウム及び亜鉛を構成元素として含み、且つ、第２の酸化物半導体層６０６ｂの伝導帯下端のエネルギーは、第１の酸化物半導体層６０６ａの伝導帯下端のエネルギーよりも０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い材料を適用するものとする。第１の酸化物半導体層６０６ａと第２の酸化物半導体層６０６ｂの伝導帯下端のエネルギー差は、実施の形態１に示したＣＶ特性の測定又はＣＶ特性の計算によって見積もることが可能である。
第１の酸化物半導体層６０６ａがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ又はＨｆ）で表記される酸化物半導体層である場合、第２の酸化物半導体層６０６ｂとしては、第１の酸化物半導体層６０６ａと同様にＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ又はＨｆ）で表記され、第１の酸化物半導体層６０６ａよりもインジウムに対するＭの原子数比が高い酸化物半導体層とすることが好ましい。
より具体的には、第２の酸化物半導体層６０６ｂとして、第１の酸化物半導体層６０６ａよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物半導体層を適用する。前述の元素Ｍは、インジウムよりも酸素と強く結合するため、インジウムに対するＭの原子数比の高い酸化物半導体は、膜中での酸素欠損が生じにくい。すなわち、第２の酸化物半導体層６０６ｂは、第１の酸化物半導体層６０６ａよりも酸素欠損が生じにくい酸化物半導体層である。なお、インジウムに対するＭの原子数比が高い程、酸化物半導体層のエネルギーギャップ（バンドギャップ）が大きくなるため、インジウムに対するＭの原子数比が高すぎると、第２の酸化物半導体層６０６ｂは絶縁層として機能する。従って、第２の酸化物半導体層６０６ｂが半導体層として機能しうる程度にインジウムに対するＭの原子数比を調整することが好ましい。
第１の酸化物半導体層６０６ａ及び第２の酸化物半導体層６０６ｂがそれぞれ、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層６０６ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層６０６ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ２／ｘ２をｙ１／ｘ１よりも大きくすることが好ましい。ｙ２／ｘ２はｙ１／ｘ１よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第１の酸化物半導体層６０６ａにおいて、ｙ１がｘ１以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であることが好ましい。
なお、第１の酸化物半導体層６０６ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎと酸素を除いたＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物半導体層６０６ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎと酸素を除いたＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、第２の酸化物半導体層６０６ｂは、伝導帯下端のエネルギーが第１の酸化物半導体層６０６ａよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層６０２に電界を印加すると、伝導帯下端のエネルギーが最も小さい層である第１の酸化物半導体層６０６ａがキャリアの主な移動経路（チャネル）となる。ここで、チャネル形成領域（第１の酸化物半導体層６０６ａ）と絶縁層６０８との間に第２の酸化物半導体層６０６ｂを含むことにより、チャネルと絶縁層６０８との界面において不純物及び欠陥により形成されうるトラップ準位と、チャネルとの間には隔たりがある。この結果、第１の酸化物半導体層６０６ａを流れる電子がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となり、トランジスタのしきい値電圧の変動要因となる。しかしながら、第１の酸化物半導体層６０６ａとトラップ準位との間に隔たりがあるため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができる。
なお、第１の酸化物半導体層６０６ａ及び第２の酸化物半導体層６０６ｂは、各層を単に積層するのではなく連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）が形成されるように作製する。すなわち、各膜の界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に、積層された第１の酸化物半導体層６０６ａと第２の酸化物半導体層６０６ｂとの間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体層にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
また、チャネルが形成される第１の酸化物半導体層６０６ａは、水素が可能な限り低減されていることが好ましい。具体的には、第１の酸化物半導体層６０６ａにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、１×１０１８ａｔｏｍｓ／ｃｍ３以下、５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
トランジスタ６５０においてゲート絶縁層６０４は、絶縁層６０４ａ及び絶縁層６０４ｂの積層構造を有する。絶縁層６０４ａ及び絶縁層６０４ｂはそれぞれ、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いることができる。なお、本実施の形態では、絶縁層６０４ａ及び絶縁層６０４ｂの積層構造でなるゲート絶縁層６０４を設ける場合を例に示すが、これに限られず、単層構造のゲート絶縁層としてもよいし、三層以上の積層構造を含むゲート絶縁層としてもよい。
ゲート絶縁層６０４において、導電層６０２に接する絶縁層６０４ａとして、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等の窒化物絶縁膜を形成することで、導電層６０２を構成する金属元素の拡散を防ぐことができるため好ましい。
また、絶縁層６０４ａとして、窒化シリコン膜又は窒化酸化シリコン膜を用いることがより好ましい。窒化シリコン膜又は窒化酸化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁層を物理的に厚膜化することができる。例えば、絶縁層６０４ａの膜厚を３００ｎｍ以上４００ｎｍ以下とすることができる。よって、トランジスタ６５０の絶縁耐圧の低下の抑制又は絶縁耐圧を向上させることができ、半導体装置の静電破壊を抑制することができる。
また、絶縁層６０４ａとして好適に用いることのできる窒化物絶縁膜は、緻密な膜を形成可能で導電層６０２の金属元素の拡散を防ぐことができる一方で、欠陥準位密度や内部応力が大きいので、酸化物半導体層６０６との界面を形成するとしきい値電圧の変動を引き起こす恐れがある。よって、絶縁層６０４ａとして窒化物絶縁膜を形成する場合には、酸化物半導体層６０６との間に絶縁層６０４ｂとして酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム等の酸化物絶縁膜を設けることが好ましい。酸化物半導体層６０６と窒化物絶縁膜でなる絶縁層６０４ａとの間に酸化物絶縁膜でなる絶縁層６０４ｂを形成することで、ゲート絶縁層６０４と酸化物半導体層６０６の界面を安定化することが可能となる。
絶縁層６０４ｂの膜厚は、例えば２５ｎｍ以上１５０ｎｍ以下とすることができる。なお、酸化物半導体層６０６と接する絶縁層６０４ｂに酸化物絶縁膜を用いることで、酸化物半導体層６０６に酸素を供給することも可能である。酸化物半導体中に含まれる酸素欠損は、酸化物半導体をｎ型化し、電気特性の変動を引き起こすため、絶縁層６０４ｂから酸素を供給し、酸素欠損を補填することは、信頼性の向上に有効である。
または、ゲート絶縁層６０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
また、トランジスタ６５０において、酸化物半導体層６０６の上層に接して設けられる絶縁層６０８としては、酸素を含む絶縁層（酸化物絶縁層）、換言すると酸素を放出することが可能な絶縁層を含むことが好ましい。絶縁層６０８から酸素を放出することで、酸化物半導体層６０６（より具体的にはチャネルが形成される第１の酸化物半導体層６０６ａ）へ酸素を供給し、酸化物半導体層６０６の膜中又は界面の酸素欠損を補填することが可能となるためである。なお、酸素を放出することが可能な絶縁層としては、酸化シリコン層、酸化窒化シリコン層、又は酸化アルミニウム層を適用することができる。
本実施の形態では、絶縁層６０８を、絶縁層６０８ａ及び絶縁層６０８ｂの積層構造とし、絶縁層６０８ａとして、酸化物半導体の酸素欠損を低減することが可能な酸化物絶縁膜を用い、絶縁層６０８ｂとして外部からの不純物が酸化物半導体層６０６に移動するのを防ぐことが可能な窒化物絶縁膜を用いている。以下に、絶縁層６０８ａとして好適に用いることが可能な酸化物絶縁膜、及び絶縁層６０８ｂとして好適に用いることが可能な窒化物絶縁膜の詳細について説明する。
酸化物絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁層６０８ａとして用いることが可能な酸化物絶縁膜としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
絶縁層６０８ｂとして用いることが可能な窒化物絶縁膜は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する。絶縁膜６０８ｂとして窒化物絶縁膜を設けることで、酸化物半導体層６０６からの酸素の外部への拡散と、外部から酸化物半導体層６０６への水素、水等の侵入を防ぐことができる。窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
図１１に本実施の形態に係る半導体装置の他の構成例を示す。図１１は、半導体装置の一例としてトップゲート構造のトランジスタ６６０を示す。
図１１（Ａ）及び図１１（Ｂ）は、本発明の一態様のトランジスタ６６０の平面図及び断面図である。図１１（Ａ）は平面図であり、図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線Ａ１−Ａ２、及び一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１１（Ａ）の平面図では、図の明瞭化のために一部の要素を省いて図示している。
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ６６０は、基板６００上の凸部を有する絶縁層６２２と、絶縁層６２２の凸部上の第１の酸化物半導体層６２４及び第２の酸化物半導体層６２６と、第１の酸化物半導体層６２４の側面及び第２の酸化物半導体層６２６の上面と側面に接する一対の導電層６２８ａ、６２８ｂと、導電層６２８ａ、６２８ｂ上において、第２の酸化物半導体層６２６と接する絶縁層６３０と、絶縁層６３０の上面に接し、第１の酸化物半導体層６２４の側面及び第２の酸化物半導体層６２６の上面と側面に対向する導電層６３２と、を有する。なお、導電層６２８ａ、６２８ｂ及び導電層６３２上の絶縁層６３４をトランジスタ６６０の構成要素に含めてもよい。また、絶縁層６２２は凸部を有さなくても構わない。導電層６２８ａ、６２８ｂは、トランジスタ６６０のソース電極又はドレイン電極として機能する領域を含む。また、導電層６３２は、トランジスタ６６０のゲート電極として機能する領域を含む。
図１１に示すトランジスタ６６０において、絶縁層６２２は、下地絶縁層として機能する。下地絶縁層としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁層として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板６００から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体層への拡散を抑制することができる。また、下地絶縁層として、酸素を含む絶縁層、好ましくは化学量論比よりも過剰に酸素を含む領域を有する絶縁層を用いることで、酸化物半導体層へ酸素を供給することができるため、好ましい。
第１の酸化物半導体層６２４は、トランジスタ６５０の第２の酸化物半導体層６０６ｂに相当する。また、第２の酸化物半導体層６２６は、トランジスタ６５０の第１の酸化物半導体層６０６ａに相当する。さらに、トランジスタ６６０においてゲート絶縁層として機能する絶縁層６３０は、トランジスタ６５０のゲート絶縁層６０４に相当する。すなわち、トランジスタ６６０において、第２の酸化物半導体層６２６は、第１の酸化物半導体層６２４よりも電子親和力の大きい領域を有する。換言すると、トランジスタ６６０において、第２の酸化物半導体層６２６は電流の主な経路（チャネル）として機能する。
図１１（Ｂ）に示すように、導電層６２８ａ、６２８ｂの側面は、チャネルが形成される第２の酸化物半導体層６２６の側面と接する。また、チャネル幅方向の断面において、導電層６３２は第２の酸化物半導体層６２６の上面及び側面と対向して設けられており、導電層６３２の電界によって第２の酸化物半導体層６２６を電気的に取り囲むことができる。ここで、導電層６３２の電界によってチャネル（又はチャネルが形成される第２の酸化物半導体層６２６）を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。トランジスタ６６０は、ｓ−ｃｈａｎｎｅｌ構造を有することで、第２の酸化物半導体層６２６の全体（バルク）にチャネルを形成することが可能となる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、高いオン電流を得ることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
導電層６２８ａ、６２８ｂには、酸化物半導体層から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、酸化物半導体層から酸素を引き抜く性質を有する導電層として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電層が挙げられる。
酸化物半導体層から酸素を引き抜く性質を有する導電層の作用により、第１の酸化物半導体層６２４及び／又は第２の酸化物半導体層６２６中の酸素が脱離し、酸化物半導体層中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、酸化物半導体層の導電層６２８ａ、６２８ｂと接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体層がｎ型化する場合がある。したがって、導電層６２８ａ、６２８ｂの作用により、酸化物半導体層と、導電層６２８ａ、６２８ｂと、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
なお、チャネル長が小さい（例えば２００ｎｍ以下、又は１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソース−ドレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、導電層６２８ａ、６２８ｂに酸化物半導体層から適度に酸素を引き抜く性質を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電層としては、例えば、ニッケル、モリブデン又はタングステンを含む導電層などがある。
また、チャネル長がごく小さい（４０ｎｍ以下、又は３０ｎｍ以下）トランジスタを作製する場合、導電層６２８ａ、６２８ｂとして、酸化物半導体層からほとんど酸素を引き抜くことのない導電層を用いればよい。酸化物半導体層からほとんど酸素を引き抜くことのない導電層としては、例えば、窒化タンタル、窒化チタン、又はルテニウムを含む導電層などがある。なお、複数種の導電層を積層しても構わない。
導電層６３２は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから得らればれた一種以上を含む導電層を用いればよい。
絶縁層６３４としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを含む絶縁層を、単層で、又は積層で用いればよい。
また、図１２に示すトランジスタ６７０のように絶縁層６３０と第２の酸化物半導体層６２６の間に第３の酸化物半導体層６２７を配置しても構わない。第３の酸化物半導体層６２７としては、第１の酸化物半導体層６２４と同様の材料を適用することができる。ただし、第３の酸化物半導体層６２７は、酸化物半導体と異なる構成元素（例えばシリコン）を有しうる絶縁層６３０と接するため、第３の酸化物半導体層６２７と絶縁層６３０との界面に異種接合、不純物の混入等に起因した界面準位が形成される場合がある。したがって、トランジスタの電気特性を安定化させるためには第２の酸化物半導体層６２６にチャネルが形成されることが好ましい。よって、第３の酸化物半導体層６２７には、第２の酸化物半導体層６２６よりも電子親和力の小さい材料を用いることが好ましい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の評価方法を適用して作製した半導体装置の一例を示す。
＜論理回路＞
本発明の一態様に係る半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図１３（Ａ）に示す。図１３（Ｂ）はＮＡＮＤ型回路の回路図である。
図１３（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、酸化物半導体を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
シリコンなどの半導体材料を用いたトランジスタは高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８０３、８０４は、ｐチャネル型のトランジスタであるトランジスタ８０１、８０２上に積層されることが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ８０１、８０２を形成し、絶縁層を介してトランジスタ８０１、８０２上にトランジスタ８０３、８０４を形成することが可能である。
また、図１３（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、酸化物半導体層を含み、上記実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
また、図１３（Ａ）に示すＮＯＲ回路と同様に、論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８１２、８１３は、ｐチャネル型のトランジスタであるトランジスタ８１１、８１４上に積層されることが好ましい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本発明の一態様に係る評価方法によって、埋め込みチャネルを形成した酸化物半導体層の積層構造を含むトランジスタの構成を適用することで、信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。
なお、本実施の形態では、実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態２等に示すトランジスタを使用したＡＮＤ型回路やＯＲ回路などを形成することもできる。
＜記憶装置＞
本実施の形態では、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１４（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図１４（Ａ）に示すトランジスタ２６０は、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタを適用することができ、高速動作が容易である。また、トランジスタ２６２には本発明の一態様の酸化物半導体層を含み実施の形態２等で示すトランジスタと同様な構造を有するトランジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いることもできる。
図１４（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層又はドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図１４（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図１４（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図１４（Ｂ）は、半導体装置の回路構成の一例を示し、図１４（Ｃ）は半導体装置の一例を示す概念図である。まず、図１４（Ｂ）に示す半導体装置について説明を行い、続けて図１４（Ｃ）に示す半導体装置について、以下説明を行う。
図１４（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図１４（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１４（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１４（Ｃ）に示す半導体装置について、説明を行う。
図１４（Ｃ）に示す半導体装置は、上部に記憶回路として図１４（Ｂ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図１４（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１４（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としてもよい。
トランジスタ２６２として、本発明の一態様の評価方法を適用することで、埋め込みチャネルを形成可能なトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の表示パネルの構成について、図１５を参照しながら説明する。
図１５（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１５（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１５（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、実施の形態２等に示す構成とすることができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に本発明の一態様に係るトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図１５（Ａ）に示す。表示装置の基板５００上には、画素部５０１、第１の走査線駆動回路５０２、第２の走査線駆動回路５０３、信号線駆動回路５０４を有する。画素部５０１には、複数の信号線が信号線駆動回路５０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５０２、及び走査線駆動回路５０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板５００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図１５（Ａ）では、第１の走査線駆動回路５０２、第２の走査線駆動回路５０３、信号線駆動回路５０４は、画素部５０１と同じ基板５００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
＜液晶パネル＞
また、画素の回路構成の一例を図１５（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ５１６のゲート配線５１２と、トランジスタ５１７のゲート配線５１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層５１４は、トランジスタ５１６とトランジスタ５１７で共通に用いられている。トランジスタ５１６とトランジスタ５１７は実施の形態２で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ５１６と電気的に接続する第１の画素電極層と、トランジスタ５１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ５１６のゲート電極層はゲート配線５１２と接続され、トランジスタ５１７のゲート電極層はゲート配線５１３と接続されている。ゲート配線５１２とゲート配線５１３に異なるゲート信号を与えてトランジスタ５１６とトランジスタ５１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線５１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５１８と第２の液晶素子５１９を備える。第１の液晶素子５１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子５１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図１５（Ｂ）に示す画素回路は、これに限定されない。例えば、図１５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
＜有機ＥＬパネル＞
また、画素の回路構成の他の一例を図１５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図１５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、酸化物半導体層は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素５２０は、スイッチング用トランジスタ５２１、駆動用トランジスタ５２２、発光素子５２４及び容量素子５２３を有している。スイッチング用トランジスタ５２１は、ゲート電極層が走査線５２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線５２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ５２２のゲート電極層に接続されている。駆動用トランジスタ５２２は、ゲート電極層が容量素子５２３を介して電源線５２７に接続され、第１電極が電源線５２７に接続され、第２電極が発光素子５２４の第１電極（画素電極）に接続されている。発光素子５２４の第２電極は共通電極５２８に相当する。共通電極５２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５２１および駆動用トランジスタ５２２は本発明の一態様に係るトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子５２４の第２電極（共通電極５２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５２４に印加することにより、発光素子５２４に電流を流して発光させる。なお、発光素子５２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子５２３は駆動用トランジスタ５２２のゲート容量を代用することにより省略できる。駆動用トランジスタ５２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ５２２に入力する。なお、駆動用トランジスタ５２２を線形領域で動作させるために、電源線５２７の電圧よりも高い電圧を駆動用トランジスタ５２２のゲート電極層にかける。また、信号線５２５には、電源線電圧に駆動用トランジスタ５２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５２２のゲート電極層に発光素子５２４の順方向電圧に駆動用トランジスタ５２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５２４に電流を流す。また、駆動用トランジスタ５２２を飽和領域で動作させるために、電源線５２７の電位を、駆動用トランジスタ５２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図１５（Ｃ）に示す画素構成に限定されない。例えば、図１５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
＜電子機器＞
図１６は、本発明の一態様の評価方法を用いて形成したトランジスタを適用した半導体装置を含む電子機器のブロック図である。図１７は、本発明の一態様の評価方法を用いて形成したトランジスタを適用した半導体装置を含む電子機器の外観図である。
図１６に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。また、メモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成することができる。
本発明の一態様に係るトランジスタを、メモリ回路９１２、ＣＰＵ９０７またはＤＳＰ９０８等に適用することにより、信頼性の高い電子機器を提供することができる。
なお、トランジスタのオフリーク電流が極めて小さい場合は、長期間の記憶保持が可能で長期間の記憶保持が可能で、且つ消費電力が十分に低減されたメモリ回路９１２を提供できる。また、パワーゲーティングされている期間に、パワーゲーティング前の状態をレジスタ等に記憶することができるＣＰＵ９０７またはＤＳＰ９０８を提供することができる。
また、ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。表示部９１４はマトリクス状に配置された複数の画素を有する。画素は画素回路を備え、画素回路はゲートドライバ９１６と電気的に接続されている。
本発明の一態様に係るトランジスタを、画素回路またはゲートドライバ９１６に適宜用いることができる。これにより、信頼性の高いディスプレイを提供することができる。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１７（Ａ）は、携帯型の情報端末であり、本体１１０１、筐体１１０２、表示部１１０３ａ、１１０３ｂなどによって構成されている。表示部１１０３ｂはタッチパネルとなっており、表示部１１０３ｂに表示されるキーボードボタン１１０４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１１０３ａをタッチパネルとして構成してもよい。本発明の一態様に係るトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１１０３ａ、１００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。
図１７（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１７（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。本発明の一態様に係るトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、より信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図１７（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１７（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。本発明の一態様に係るトランジスタを表示パネル１０３２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル１０３２はタッチパネルを備えており、図１７（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１７（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１７（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内蔵されている。本発明の一態様に係るトランジスタを表示部１０５３およびＣＰＵに適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
また、本発明の一態様に係るトランジスタのオフリーク電流が極めて小さい場合は、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ トランジスタ
１０２ 基板
１０４ 半導体層
１０６ 半導体層
１０８ａ 導電層
１０８ｂ 導電層
１１２ ゲート絶縁層
１１４ 導電層
１５０ 領域
１６０ 領域
２００ トランジスタ
２０２ 基板
２０３ 下地絶縁層
２０４ 酸化物半導体層
２０６ 酸化物半導体層
２０８ａ 導電層
２０８ｂ 導電層
２１０ 酸化物半導体層
２１２ ゲート絶縁層
２１４ 導電層
２１６ 絶縁層
２１８ 絶縁層
２２０ａ 導電層
２２０ｂ 導電層
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
３００ トランジスタ
３０４ 酸化物半導体層
４００ トランジスタ
４０２ 基板
４０４ 酸化物半導体層
４０６ 酸化物半導体層
４０８ａ 導電層
４０８ｂ 導電層
４１０ 酸化物半導体層
４１２ ゲート絶縁層
４１４ 導電層
５００ 基板
５０１ 画素部
５０２ 走査線駆動回路
５０３ 走査線駆動回路
５０４ 信号線駆動回路
５１０ 容量配線
５１２ ゲート配線
５１３ ゲート配線
５１４ ドレイン電極層
５１６ トランジスタ
５１７ トランジスタ
５１８ 液晶素子
５１９ 液晶素子
５２０ 画素
５２１ スイッチング用トランジスタ
５２２ 駆動用トランジスタ
５２３ 容量素子
５２４ 発光素子
５２５ 信号線
５２６ 走査線
５２７ 電源線
５２８ 共通電極
６００ 基板
６０２ 導電層
６０４ ゲート絶縁層
６０４ａ 絶縁層
６０４ｂ 絶縁層
６０６ 酸化物半導体層
６０６ａ 酸化物半導体層
６０６ｂ 酸化物半導体層
６０８ 絶縁層
６０８ａ 絶縁層
６０８ｂ 絶縁層
６１０ａ 導電層
６１０ｂ 導電層
６２２ 絶縁層
６２４ 酸化物半導体層
６２６ 酸化物半導体層
６２７ 酸化物半導体層
６２８ａ 導電層
６２８ｂ 導電層
６３０ 絶縁層
６３２ 導電層
６３４ 絶縁層
６５０ トランジスタ
６６０ トランジスタ
６７０ トランジスタ
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
１００３ｂ 表示部
１０２１ 本体
１０２２ 固定部
１０２３ 表示部
１０２４ 操作ボタン
１０２５ 外部メモリスロット
１０３０ 筐体
１０３１ 筐体
１０３２ 表示パネル
１０３３ スピーカー
１０３４ マイクロフォン
１０３５ 操作キー
１０３６ ポインティングデバイス
１０３７ カメラ用レンズ
１０３８ 外部接続端子
１０４０ 太陽電池セル
１０４１ 外部メモリスロット
１０５０ テレビジョン装置
１０５１ 筐体
１０５２ 記憶媒体再生録画部
１０５３ 表示部
１０５４ 外部接続端子
１０５５ スタンド
１０５６ 外部メモリ
１１０１ 本体
１１０２ 筐体
１１０３ａ 表示部
１１０３ｂ 表示部
１１０４ キーボードボタン

Claims (5)

  1. トランジスタのソースとドレインを電気的に短絡し、
    前記トランジスタのゲートに、直流電圧及び交流電圧を印加して、前記直流電圧と、前記ゲートと前記ソース及び前記ドレインとの間の容量との関係を示すＣＶ特性を取得し、
    前記ＣＶ特性において蓄積状態の領域の前記容量が段階的に増加する場合に、前記トランジスタの半導体層は積層構造を含むと判定することを特徴とする半導体装置の評価方法。
  2. 第１の半導体層と、前記第１の半導体層よりもゲートに近い第２の半導体層との積層構造を含むトランジスタを用い、
    前記トランジスタのソースとドレインを電気的に短絡し、
    前記トランジスタのゲートに直流電圧及び交流電圧を印加して、前記直流電圧と、前記ゲートと前記ソース及び前記ドレインとの間の容量との関係を示すＣＶ特性を取得し、
    前記ＣＶ特性において、蓄積状態の領域の前記容量が、第１の飽和値と、前記第１の飽和値よりも大きい容量値とを示す場合に、
    前記容量が前記第１の飽和値を示す前記直流電圧以下の印加電圧においては、前記トランジスタのチャネルは前記第１の半導体層に形成されると評価することを特徴とする半導体装置の評価方法。
  3. 第１のトランジスタと、第２のトランジスタを用い、
    前記第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートとを含み、
    前記第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートとを含み、
    前記第１の半導体層と前記第３の半導体層は、同一の組成及び同一の膜厚を有し、
    前記第２の半導体層と前記第４の半導体層は、異なる組成及び同一の膜厚を有し、
    前記第１のソースと前記第１のドレインを電気的に短絡し、
    前記第１のゲートに直流電圧及び交流電圧を印加して、前記第１のゲートに印加した直流電圧と、前記第１のゲートと前記第１のソース及び前記第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、
    前記第２のソースと前記第２のドレインを電気的に短絡し、
    前記第２のゲートに直流電圧及び交流電圧を印加して、前記第２のゲートに印加した直流電圧と、前記第２のゲートと前記第２のソース及び前記第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、
    前記第１のＣＶ特性と前記第２のＣＶ特性を比較して、前記第２の半導体層と前記第４の半導体層のうち、最適な組成を評価することを特徴とする半導体装置の評価方法。
  4. 第１のトランジスタと、第２のトランジスタを用い、
    前記第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートとを含み、
    前記第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートとを含み、
    前記第１の半導体層と前記第３の半導体層は、同一の組成及び同一の膜厚を有し、
    前記第２の半導体層と前記第４の半導体層は、同一の組成及び異なる膜厚を有し、
    前記第１のソースと前記第１のドレインを電気的に短絡し、
    前記第１のゲートに直流電圧及び交流電圧を印加して、前記第１のゲートに印加した直流電圧と、前記第１のゲートと前記第１のソース及び前記第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、
    前記第２のソースと前記第２のドレインを電気的に短絡し、
    前記第２のゲートに直流電圧及び交流電圧を印加して、前記第２のゲートに印加した直流電圧と、前記第２のゲートと前記第２のソース及び前記第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、
    前記第１のＣＶ特性と前記第２のＣＶ特性を比較して、前記第２の半導体層と前記第４の半導体層のうち、最適な膜厚を評価することを特徴とする半導体装置の評価方法。
  5. 第１のトランジスタと、第２のトランジスタを用い、
    前記第１のトランジスタは、第１の半導体層及び第２の半導体層の積層構造と、第１のソースと、第１のドレインと、第１のゲートと、第１のゲート絶縁層とを含み、
    前記第２のトランジスタは、第３の半導体層及び第４の半導体層の積層構造と、第２のソースと、第２のドレインと、第２のゲートと、第２のゲート絶縁層とを含み、
    前記第１の半導体層と前記第３の半導体層は、同一の組成及び同一の膜厚を有し、
    前記第２の半導体層と前記第４の半導体層は、同一の組成及び同一膜厚を有し、
    前記第１のゲート絶縁層と前記第２のゲート絶縁層とは、同一の組成及び異なる膜厚を有し、
    前記第１のソースと前記第１のドレインを電気的に短絡し、
    前記第１のゲートに直流電圧及び交流電圧を印加して、前記第１のゲートに印加した直流電圧と、前記第１のゲートと前記第１のソース及び前記第１のドレインとの間の容量との関係を示す第１のＣＶ特性を取得し、
    前記第２のソースと前記第２のドレインを電気的に短絡し、
    前記第２のゲートに直流電圧及び交流電圧を印加して、前記第２のゲートに印加した直流電圧と、前記第２のゲートと前記第２のソース及び前記第２のドレインとの間の容量との関係を示す第２のＣＶ特性を取得し、
    前記第１のＣＶ特性と前記第２のＣＶ特性を比較して、前記第１のゲート絶縁層と前記第２のゲート絶縁層のうち、最適な膜厚を評価することを特徴とする半導体装置の評価方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093166A (ja) * 2016-08-03 2018-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013035149A1 (ja) * 2011-09-05 2013-03-14 株式会社日本マイクロニクス シート状電池の評価装置及び評価方法
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102526654B1 (ko) 2015-03-03 2023-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 상기 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6656692B2 (ja) * 2015-10-16 2020-03-04 富士電機株式会社 半導体装置の評価方法および半導体装置の評価装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN106653641B (zh) * 2017-01-10 2019-05-10 京东方科技集团股份有限公司 一种tft制程工艺的电学性能测试方法
CN108462843A (zh) * 2017-02-22 2018-08-28 松下知识产权经营株式会社 摄像装置及摄像模块
US20220059704A1 (en) * 2020-08-21 2022-02-24 Intel Corporation Transistor cap-channel arrangements

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3890631A (en) * 1973-12-26 1975-06-17 Gen Electric Variable capacitance semiconductor devices
US4247788A (en) * 1978-10-23 1981-01-27 Westinghouse Electric Corp. Charge transfer device with transistor input signal divider
US4672645A (en) * 1978-10-23 1987-06-09 Westinghouse Electric Corp. Charge transfer device having an improved read-out portion
US4691174A (en) * 1986-09-19 1987-09-01 Tektronix, Inc. Fast recovery amplifier
JP3036175B2 (ja) * 1991-11-11 2000-04-24 日本電気株式会社 電荷転送装置
US5235333A (en) * 1992-03-05 1993-08-10 Burr-Brown Corporation Hysteresis-insensitive single-comparator successive approximation analog-to-digital converter
JP3858332B2 (ja) * 1997-04-09 2006-12-13 ソニー株式会社 電界効果トランジスタのピンチオフ電圧の測定回路、測定用トランジスタ、測定方法および製造方法
EP1321985B1 (en) * 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
JP2005064691A (ja) * 2003-08-08 2005-03-10 Sony Ericsson Mobilecommunications Japan Inc 共振回路および電圧制御発振器
US7295022B2 (en) * 2005-08-31 2007-11-13 Solid State Measurements, Inc. Method and system for automatically determining electrical properties of a semiconductor wafer or sample
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2008047589A (ja) * 2006-08-11 2008-02-28 Nec Electronics Corp 電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法
CN101501849B (zh) * 2006-08-25 2011-01-12 松下电器产业株式会社 存储元件、存储器装置和半导体集成电路
FR2905524B1 (fr) * 2006-09-01 2008-12-26 Commissariat Energie Atomique Dispositif de type mosfet partiellement deserte comportant un isolant de grille en deux parties et utilisation comme cellule de memoire
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JPWO2009041304A1 (ja) * 2007-09-28 2011-01-27 日本電気株式会社 発振回路
DE102008015211B4 (de) * 2008-03-20 2011-01-05 Infineon Technologies Ag Messanordnung und Verfahren zum Betreiben der Messanordnung
KR20200085934A (ko) * 2008-10-03 2020-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN102596639B (zh) * 2009-10-19 2014-01-01 株式会社藤仓 头枕位置调节装置
JP5539846B2 (ja) * 2009-11-06 2014-07-02 株式会社半導体エネルギー研究所 評価方法、半導体装置の作製方法
JP5436173B2 (ja) * 2009-12-02 2014-03-05 キヤノン株式会社 固体撮像装置
JP2011222105A (ja) * 2010-04-14 2011-11-04 Elpida Memory Inc 半導体装置
WO2012029292A1 (ja) * 2010-08-31 2012-03-08 住友化学株式会社 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法
US9201112B2 (en) * 2013-12-09 2015-12-01 International Business Machines Corporation Atom probe tomography sample preparation for three-dimensional (3D) semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093166A (ja) * 2016-08-03 2018-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法

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