JPWO2009041304A1 - 発振回路 - Google Patents
発振回路 Download PDFInfo
- Publication number
- JPWO2009041304A1 JPWO2009041304A1 JP2009534284A JP2009534284A JPWO2009041304A1 JP WO2009041304 A1 JPWO2009041304 A1 JP WO2009041304A1 JP 2009534284 A JP2009534284 A JP 2009534284A JP 2009534284 A JP2009534284 A JP 2009534284A JP WO2009041304 A1 JPWO2009041304 A1 JP WO2009041304A1
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- layer
- wiring
- oscillation circuit
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003071 parasitic effect Effects 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000010355 oscillation Effects 0.000 claims description 130
- 239000003990 capacitor Substances 0.000 claims description 51
- 238000006073 displacement reaction Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 217
- 238000010586 diagram Methods 0.000 description 30
- 238000004088 simulation Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 101150110971 CIN7 gene Proteins 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 5
- 101150110298 INV1 gene Proteins 0.000 description 5
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 5
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
- H03B5/1243—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising voltage variable capacitance diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/1275—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator having further means for varying a parameter in dependence on the frequency
- H03B5/1287—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator having further means for varying a parameter in dependence on the frequency the parameter being a quality factor, e.g. Q factor of the frequency determining element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/1293—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator having means for achieving a desired tuning characteristic, e.g. linearising the frequency characteristic across the tuning voltage range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J3/00—Continuous tuning
- H03J3/20—Continuous tuning of single resonant circuit by varying inductance only or capacitance only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F2017/0086—Printed inductances on semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
半導体基板に、第1の配線層と、第1の配線層よりも厚さが薄い複数の第2の配線層とが積層して形成されている。複数の第2の配線層によって構成されたインダクタを有している。インダクタは、インダクタとインバータ回路の寄生容量とが共振する周波数で発振する。インバータ回路のn型MISFETおよびp型MISFETは、互いのドレイン同士が接続されていると共に、この接続点にインダクタの出力が接続されている。
Description
本発明は、アナログ用途のトランジスタと受動素子とを有する発振回路に関し、特に、半導体基板に搭載されたオンチップ型の発振回路に関する。
近年、デジタル回路は高速化が進展し、GHz以上の高速な動作のチップが一般に使用されている。このような高速なクロック周波数においては、クロック信号の安定性がチップ動作の安定に不可欠である。GHz以上の高速なクロックはチップ間で伝送させることが難しいため、チップ上のクロック発生回路で発生させる方式が一般に用いられる。このためには、チップ上に安定して動作する発振回路を搭載する必要がある。
チップ上に構成する発振回路としては、低周波の発振用にはリングオシレータが使用されている。しかし、リングオシレータの発振周波数は半導体回路であるインバータの遅延時間で決まるため、温度・電圧・ノイズ・製造ばらつきなどの影響を受け易く、動作が不安定であった。
リングオシレータよりも高精度な発振回路を実現するためには、インダクタ(L)とキャパシタ(C)の共振を用いたLCVCO(LC Voltage−Controlled Oscillator)回路が適している。オンチップでLCVCO回路を実現するためには、インダクタとキャパシタをチップ上に実装する必要がある。ところが、GHz程度の発振周波数を実現するために必要なインダクタンス値は数nH程度であり、この程度のインダクタンス値を持つインダクタは数100μm角の大きさとなってしまうために、チップ上で大きい面積を占めていた。
図1は、一般的なLVCVO回路のブロック図である。図1において、LCVCO回路は、インバータ回路とインダクタとキャパシタで構成される発振回路とによって構成される。この回路の発振周波数foは、インダクタのインダクタンス値をL、キャパシタの容量値をCとすると、単純には、以下の式(1)で表される。
この回路が発振するための最低限必要な条件は、図1の矢印のループを一周したときの利得が発振周波数において1を超えることである。しかし、オンチップのインダクタにおいては、インダクタ配線の持つ寄生抵抗や寄生容量が無視できない。このうちの寄生容量は、インダクタと並列に接続されているキャパシタと並列接続となるためにキャパシタの容量の一部みなすことができるが、直列抵抗は利得を低下させるために、十分に低い必要がある。
図2と図3は、図1のブロック図を実現するLCVCO回路の例を示している。図2はnMOS(negative channel Metal Oxide Semiconductor)型を、図3はCMOS(Complementary MOS)型を示している。
図2を参照すると、nMOS型においては、インバータ回路は、n型MISFET(Metal−Insulator−Semiconductor Field−Effect Transistor)のみで構成される。インダクタは、2つのn型MISFETそれぞれのドレイン端子OUT3,OUT4と電源VDDとの間に接続される。電流源を流れる電流をIcとすると、発振時には、OUT3,OUT4の電圧は、VDD−インダクタの直列抵抗×Ic/2の電圧を中心として変化する。一般的なLCVCOにおいてはインダクタの直列抵抗は数Ωと低いため、この中心電圧は、ほぼVDDとなる。
図3を参照すると、CMOS型においては、インバータ回路は、n型のMISFETとp型のMISFETとの双方で構成される。インダクタは、n型のMISFETとp型のMISFETとの双方のドレイン端子の接続点OUT3とOUT4を結ぶ形で接続される。このときのOUT1,OUT2の電圧は、n型のMISFETとp型のMISFETとの駆動力のバランス点で決定され、一般的には、VDDの半分程度である。
図4は、従来のオンチップインダクタを用いた発振回路としてのLCVCOの概念的な平面図ある。図4においては、インダクタ配線は、多層配線構造の配線層の最上層を使用している。また、キャパシタには、容量を固定とする場合には配線の寄生容量やMISFETのゲート容量が使用され、可変とする場合にはMISFETのゲート容量もしくはシリコン基板のp+とn+の接合容量が使用されている。一般的なシリコン基板上の多層メタル配線構造においては、上層の配線の膜厚は下層の膜厚よりも大きいため、配線の直列抵抗低減のために、最も膜厚の大きい最上層配線が使用される。また、直列抵抗低減のために、膜厚が最大よりも小さい最上層よりも下層の配線層が最上層配線と共に使用されることもあるが、この場合、下層の配線のみが使用されることはなく、最上層の配線と並列または直列に接続される。また、最も膜厚の大きい配線層を複数持つ配線構造の場合においては、これらの配線が最上層の配線と並列もしくは直列に接続されている。さらに、低い直列抵抗を実現するために、総延長1mm程度で配線幅を10μm程度の幅広としている。この場合、一般的なオンチップインダクタであって、1nH程度のインダクタンスを持つものにおいては、直列抵抗は5Ω以下である。しかし、幅広の配線を総延長1mm程度の長さにわたって配線するため、オンチップインダクタは大きいチップ面積を使用することなる。また、このインダクタを駆動するために使用するインバータ回路に使用されるMISFETは、ゲインを大きくするためにゲート幅の大きいものが使用され、一般的にはゲート幅100μm前後の大きさが使用される。
尚、特開2005−341332号公報には、インバータ、インダクタ、およびキャパシタを有し、インダクタとキャパシタとの共振周波数でオン/オフする発振回路が開示されている。また、特開平06−061058号公報には、多層に亘る配線層によって立体的に構成されたオンチップ型のインダクタ素子が開示されている。さらに、「Custom Integrated Circuit Conference,2006,p671−674」には、従来のLCVCOにおいては、6GHz程度の発振周波数を得るために1nH程度のインダクタンスを使用することが記載されている。
図4に示された例をも含め、従来のLCVCO用のオンチップインダクタにおいては、直列抵抗を下げつつ十分なインダクタンス値を実現するためには、大きいチップ面積を必要とする。このため、LCVCOも大面積化し、ひいては、チップ型半導体装置も大面積化してしまう。
チップ上に構成する発振回路としては、低周波の発振用にはリングオシレータが使用されている。しかし、リングオシレータの発振周波数は半導体回路であるインバータの遅延時間で決まるため、温度・電圧・ノイズ・製造ばらつきなどの影響を受け易く、動作が不安定であった。
リングオシレータよりも高精度な発振回路を実現するためには、インダクタ(L)とキャパシタ(C)の共振を用いたLCVCO(LC Voltage−Controlled Oscillator)回路が適している。オンチップでLCVCO回路を実現するためには、インダクタとキャパシタをチップ上に実装する必要がある。ところが、GHz程度の発振周波数を実現するために必要なインダクタンス値は数nH程度であり、この程度のインダクタンス値を持つインダクタは数100μm角の大きさとなってしまうために、チップ上で大きい面積を占めていた。
図1は、一般的なLVCVO回路のブロック図である。図1において、LCVCO回路は、インバータ回路とインダクタとキャパシタで構成される発振回路とによって構成される。この回路の発振周波数foは、インダクタのインダクタンス値をL、キャパシタの容量値をCとすると、単純には、以下の式(1)で表される。
この回路が発振するための最低限必要な条件は、図1の矢印のループを一周したときの利得が発振周波数において1を超えることである。しかし、オンチップのインダクタにおいては、インダクタ配線の持つ寄生抵抗や寄生容量が無視できない。このうちの寄生容量は、インダクタと並列に接続されているキャパシタと並列接続となるためにキャパシタの容量の一部みなすことができるが、直列抵抗は利得を低下させるために、十分に低い必要がある。
図2と図3は、図1のブロック図を実現するLCVCO回路の例を示している。図2はnMOS(negative channel Metal Oxide Semiconductor)型を、図3はCMOS(Complementary MOS)型を示している。
図2を参照すると、nMOS型においては、インバータ回路は、n型MISFET(Metal−Insulator−Semiconductor Field−Effect Transistor)のみで構成される。インダクタは、2つのn型MISFETそれぞれのドレイン端子OUT3,OUT4と電源VDDとの間に接続される。電流源を流れる電流をIcとすると、発振時には、OUT3,OUT4の電圧は、VDD−インダクタの直列抵抗×Ic/2の電圧を中心として変化する。一般的なLCVCOにおいてはインダクタの直列抵抗は数Ωと低いため、この中心電圧は、ほぼVDDとなる。
図3を参照すると、CMOS型においては、インバータ回路は、n型のMISFETとp型のMISFETとの双方で構成される。インダクタは、n型のMISFETとp型のMISFETとの双方のドレイン端子の接続点OUT3とOUT4を結ぶ形で接続される。このときのOUT1,OUT2の電圧は、n型のMISFETとp型のMISFETとの駆動力のバランス点で決定され、一般的には、VDDの半分程度である。
図4は、従来のオンチップインダクタを用いた発振回路としてのLCVCOの概念的な平面図ある。図4においては、インダクタ配線は、多層配線構造の配線層の最上層を使用している。また、キャパシタには、容量を固定とする場合には配線の寄生容量やMISFETのゲート容量が使用され、可変とする場合にはMISFETのゲート容量もしくはシリコン基板のp+とn+の接合容量が使用されている。一般的なシリコン基板上の多層メタル配線構造においては、上層の配線の膜厚は下層の膜厚よりも大きいため、配線の直列抵抗低減のために、最も膜厚の大きい最上層配線が使用される。また、直列抵抗低減のために、膜厚が最大よりも小さい最上層よりも下層の配線層が最上層配線と共に使用されることもあるが、この場合、下層の配線のみが使用されることはなく、最上層の配線と並列または直列に接続される。また、最も膜厚の大きい配線層を複数持つ配線構造の場合においては、これらの配線が最上層の配線と並列もしくは直列に接続されている。さらに、低い直列抵抗を実現するために、総延長1mm程度で配線幅を10μm程度の幅広としている。この場合、一般的なオンチップインダクタであって、1nH程度のインダクタンスを持つものにおいては、直列抵抗は5Ω以下である。しかし、幅広の配線を総延長1mm程度の長さにわたって配線するため、オンチップインダクタは大きいチップ面積を使用することなる。また、このインダクタを駆動するために使用するインバータ回路に使用されるMISFETは、ゲインを大きくするためにゲート幅の大きいものが使用され、一般的にはゲート幅100μm前後の大きさが使用される。
尚、特開2005−341332号公報には、インバータ、インダクタ、およびキャパシタを有し、インダクタとキャパシタとの共振周波数でオン/オフする発振回路が開示されている。また、特開平06−061058号公報には、多層に亘る配線層によって立体的に構成されたオンチップ型のインダクタ素子が開示されている。さらに、「Custom Integrated Circuit Conference,2006,p671−674」には、従来のLCVCOにおいては、6GHz程度の発振周波数を得るために1nH程度のインダクタンスを使用することが記載されている。
図4に示された例をも含め、従来のLCVCO用のオンチップインダクタにおいては、直列抵抗を下げつつ十分なインダクタンス値を実現するためには、大きいチップ面積を必要とする。このため、LCVCOも大面積化し、ひいては、チップ型半導体装置も大面積化してしまう。
それ故、本発明の課題は、占有面積が小さい発振回路を提供することである。
本発明によれば、半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第1の配線層と、該第1の配線層よりも厚さが薄い複数の第2の配線層とが相互に積層して形成されており、前記複数の第2の配線層によって構成されたインダクタと、n型MISFETおよびp型MISFETを含むインバータ回路とを有し、前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力が接続されていることを特徴とする発振回路が得られる。
半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタをさらに有し、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されていてもよい。
前記前記インダクタと磁気的に結合した追加インダクタをさらに有し、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタと、前記インダクタと磁気的に結合した追加インダクタとをさらに有し、前記キャパシタは、容量値固定であり、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
尚、前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記複数の第2の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビアによって接続されており、前記複数の第2の配線層のうちの最上層または最下層の配線層において、内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第2の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
また、前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記第1〜前記第nの層はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、第j−1の層(jは、2以上n以下の整数)の第k−1の周回(kは、2以上m以下の整数)の一端は、前記第jの層の前記第k−1の周回の一端に、ビアを介して接続されており、第jの層の前記第k−1の周回の他端は、jがnよりも小さい場合は第j+1の層の前記第k−1の周回の一端と接続されており、前記第1の層の第kの周回の第2の層の接続されている側と逆の一端は、kがmと同じ場合は該第1の層の前記第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第1の層の第k+1の周回の一端に接続されており、前記第nの層の第kの周回のうち前記第n−1の層には接続されていない端は、kがmと同じ場合は該第nの層の第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第nの層の第k+1の周回の一端に接続されており、前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、同一層において互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
さらに、前記インダクタを構成する前記複数の第2の配線層は、上下に隣り合って積層する配線間の単位長さ辺りの容量が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量よりも、大きくてもよい。
また、前記インダクタを構成する前記複数の第2の配線層は、同一層において隣り合って並ぶ配線間の間隔が、上下に隣り合って積層する配線間の間隔よりも、大きくてもよい。
さらに、前記インダクタの配線幅は、該インダクタの配線厚である前記第2の配線層の厚さよりも、大きくてもよい。
また、前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、1011以上であってもよい。
さらに、前記インダクタの配線幅は、2μm以下であってもよい。
また、前記インバータ回路に含まれるMISFETのゲート幅は、20μm以下であってもよい。
尚、必要な周波数の整数n倍の周波数で発振し、この出力をn分周することで前記必要な周波数を出力するように構成されてもよい。
本発明によれば、半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第1の配線層と、該第1の配線層よりも厚さが薄い複数の第2の配線層とが相互に積層して形成されており、前記複数の第2の配線層によって構成されたインダクタと、n型MISFETおよびp型MISFETを含むインバータ回路とを有し、前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力が接続されていることを特徴とする発振回路が得られる。
半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタをさらに有し、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されていてもよい。
前記前記インダクタと磁気的に結合した追加インダクタをさらに有し、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタと、前記インダクタと磁気的に結合した追加インダクタとをさらに有し、前記キャパシタは、容量値固定であり、前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化されてもよい。
尚、前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記複数の第2の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビアによって接続されており、前記複数の第2の配線層のうちの最上層または最下層の配線層において、内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第2の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
また、前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、前記第1〜前記第nの層はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、第j−1の層(jは、2以上n以下の整数)の第k−1の周回(kは、2以上m以下の整数)の一端は、前記第jの層の前記第k−1の周回の一端に、ビアを介して接続されており、第jの層の前記第k−1の周回の他端は、jがnよりも小さい場合は第j+1の層の前記第k−1の周回の一端と接続されており、前記第1の層の第kの周回の第2の層の接続されている側と逆の一端は、kがmと同じ場合は該第1の層の前記第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第1の層の第k+1の周回の一端に接続されており、前記第nの層の第kの周回のうち前記第n−1の層には接続されていない端は、kがmと同じ場合は該第nの層の第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第nの層の第k+1の周回の一端に接続されており、前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、上下に隣り合って積層する周回同士の電流方向が同じであり、同一層において互いに隣り合って並ぶ周回同士の電流方向が同じであってもよい。
さらに、前記インダクタを構成する前記複数の第2の配線層は、上下に隣り合って積層する配線間の単位長さ辺りの容量が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量よりも、大きくてもよい。
また、前記インダクタを構成する前記複数の第2の配線層は、同一層において隣り合って並ぶ配線間の間隔が、上下に隣り合って積層する配線間の間隔よりも、大きくてもよい。
さらに、前記インダクタの配線幅は、該インダクタの配線厚である前記第2の配線層の厚さよりも、大きくてもよい。
また、前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、1011以上であってもよい。
さらに、前記インダクタの配線幅は、2μm以下であってもよい。
また、前記インバータ回路に含まれるMISFETのゲート幅は、20μm以下であってもよい。
尚、必要な周波数の整数n倍の周波数で発振し、この出力をn分周することで前記必要な周波数を出力するように構成されてもよい。
図1は、一般的なLCVCO発振回路のブロック図である。
図2は、一般的なnMOS型の発振回路の回路図である。
図3は、一般的なCMOS型の発振回路の回路図である。
図4は、従来の発振回路の平面図である。
図5は、本発明の一実施形態、とりわけ、本発明の実施例2による発振回路の概念的な平面図である。
図6は、図5に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図7は、積層スパイラル型インダクタの斜視図である。
図8は、3Dソレノイド型インダクタの斜視図である。
図9は、図7または図8に示されたインダクタの配線、とりわけ、本発明の実施例5による発振回路におけるインダクタ配線の断面図である。
図10は、図7のインダクタの寄生容量を表す等価回路図である。
図11は、図8のインダクタの寄生容量を表す等価回路図である。
図12は、図5に示された発振回路におけるインダクタの等価回路図である。
図13は、図5に示された発振回路の等価回路図である。
図14は、インダクタの配線幅とインダクタンスの関係を示す図である。
図15は、インダクタの配線幅とインダクタの面積の関係を示す図である。
図16は、インダクタの配線幅とインダクタンス値/容量値×周波数の関係を示す図である。
図17は、動作シミュレーションに用いた発振回路の回路図である。
図18は、比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図19は、高抵抗のインダクタを使用した時の比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図20は、本発明による発振回路の動作のシミュレーション波形を示す図である。
図21は、インダクタのQ値の比較である
図22は、発振周波数の分周によるスペクトラムの変化を示す図である。
図23は、発振周波数を分周する回路、とりわけ、本発明の実施例6による発振回路の発振周波数を分周する回路のブロック図である。
図24は、本発明による発振回路のチップの写真を模した図である。
図25は、本発明による発振回路の発振周波数のコントロール電圧依存性を示す図である。
図26は、発振周波数を分周する回路の回路図である。
図27は、発振周波数を分周するようにした本発明による発振回路のチップの写真を模した図である。
図28は、本発明による発振回路の位相ノイズを示す図である。
図29は、本発明の実施例1による発振回路の概念的な平面図である。
図30は、図29に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図31は、本発明の実施例3による発振回路としてのLCVCOの概念的な平面図である。
図32は、本発明の実施例4による発振回路としてのLCVCOの概念的な平面図である。
図2は、一般的なnMOS型の発振回路の回路図である。
図3は、一般的なCMOS型の発振回路の回路図である。
図4は、従来の発振回路の平面図である。
図5は、本発明の一実施形態、とりわけ、本発明の実施例2による発振回路の概念的な平面図である。
図6は、図5に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図7は、積層スパイラル型インダクタの斜視図である。
図8は、3Dソレノイド型インダクタの斜視図である。
図9は、図7または図8に示されたインダクタの配線、とりわけ、本発明の実施例5による発振回路におけるインダクタ配線の断面図である。
図10は、図7のインダクタの寄生容量を表す等価回路図である。
図11は、図8のインダクタの寄生容量を表す等価回路図である。
図12は、図5に示された発振回路におけるインダクタの等価回路図である。
図13は、図5に示された発振回路の等価回路図である。
図14は、インダクタの配線幅とインダクタンスの関係を示す図である。
図15は、インダクタの配線幅とインダクタの面積の関係を示す図である。
図16は、インダクタの配線幅とインダクタンス値/容量値×周波数の関係を示す図である。
図17は、動作シミュレーションに用いた発振回路の回路図である。
図18は、比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図19は、高抵抗のインダクタを使用した時の比較例としての従来の発振回路の動作のシミュレーション波形を示す図である。
図20は、本発明による発振回路の動作のシミュレーション波形を示す図である。
図21は、インダクタのQ値の比較である
図22は、発振周波数の分周によるスペクトラムの変化を示す図である。
図23は、発振周波数を分周する回路、とりわけ、本発明の実施例6による発振回路の発振周波数を分周する回路のブロック図である。
図24は、本発明による発振回路のチップの写真を模した図である。
図25は、本発明による発振回路の発振周波数のコントロール電圧依存性を示す図である。
図26は、発振周波数を分周する回路の回路図である。
図27は、発振周波数を分周するようにした本発明による発振回路のチップの写真を模した図である。
図28は、本発明による発振回路の位相ノイズを示す図である。
図29は、本発明の実施例1による発振回路の概念的な平面図である。
図30は、図29に示された発振回路におけるインダクタの切断線α−βに沿った断面図である。
図31は、本発明の実施例3による発振回路としてのLCVCOの概念的な平面図である。
図32は、本発明の実施例4による発振回路としてのLCVCOの概念的な平面図である。
図5を参照すると、本発明によるLCVCOは、2つのインバータを使用したインバータ回路と、インダクタと、キャパシタとによって構成されている。ここで、インダクタ配線は、図示のごとく、最上層(第1の配線層)の配線よりも下に位置し、いずれも最上層よりも膜厚が小さい複数の配線層(複数の第2の配線層)の配線によって構成されている。また、キャパシタには、固定もしくは可変の容量素子が使用されている。ここで、容量を固定とする場合には配線の寄生容量やMISFETのゲート容量が使用され、可変とする場合にはMISFETのゲート容量もしくはシリコン基板のp+とn+の接合容量が使用される。
図6は、図5におけるインダクタの切断線α−βに沿った断面図である。図6から分かるように、インダクタ配線には、最上層よりも下層に位置し、最上層よりも膜厚が小さい配線層が使用される。下層の配線層においては最小線幅が最上層配線よりも細いものが使用できるために、インダクタの線幅を小さくすることができ、結果的にインダクタの面積を低減できる。さらに、インダクタ配線には多層の配線層が使用され、各配線層のインダクタはそれぞれが直列に接続されている。このために、1層のみを使用するよりもインダクタの面積を低減できる。
図5において、このインダクタ配線は、1周する毎にビアを介して上または下の配線層に移動する。点Aからインダクタに入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点Fでインダクタから出力される。
次に、インダクタ配線の巻き方について説明する。図7および図8は、異なる巻き構造のインダクタを示している。両者とも、2層のメタル配線であり、各層毎に2周回している。図7のインダクタは、平面のスパイラルインダクタを2つ積層した形となっている(以後、積層スパイラルとも呼ぶ)。図8のインダクタにおいては、1周回毎に配線に切れ目があり、ビアで上または下の配線に移動する形(以後、3D(3−Dimension)ソレノイドとも呼ぶ)となっている。
3Dソレノイド構造の具体的な例を図8を参照して説明すると、本発明による発振回路におけるインダクタを構成する複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数であればよい)、即ち、上下に隣り合って積層する上層の第1の層L10と、下層の第2の層L20とを含んでいる(つまり、本例においては、n=2)。
第1の層L10は、最外周の第1の周回から最内周の第mの周回(mは、2以上の整数であればよい)まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。即ち、第1の層L10は、最外周の第1の周回L11から最内周の第2の周回L12まで共通の中心点に関して略同心状に延びている(つまり、本例においては、m=2)と共に、周回毎に途切れている。第2の層L20も、最外周の第1の周回L21から最内周の第2の周回L22まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。
さらに、第1の層L10と、第2の層L20とは、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されている。
そして、第1の層L10の第1の周回L11の出力端outと、第2の層L20の第1の周回L21の入力端inとは、ビアを介して接続されている。
また、第2の層L20の第1の周回L21の出力端outと、第2の層L20の第2の周回L22の入力端inとは、第2の層L20中において接続されている。
さらに、第2の層L20の第2の周回L22の出力端outと、第1の層L10の第2の周回L12の入力端inとは、もう1つのビアを介して接続されている。
このような3Dソレノイド構造により、第1の層L10の第1の周回L11の入力端in(IN)から、第1の層L10の第2の周回L12の出力端out(OUT)まで、一続きに接続されることになる。また、上下に隣り合って積層する周回同士の電流方向が、同じになる。さらに、同一層において隣り合って並ぶ周回同士の電流方向も、同じになる。ちなみに、図5に示されたものも、3Dソレノイド構造の一種である。
ここで、図7および図8に示された両巻き構造の寄生容量について説明する。
図9は、配線の断面の模式図である。インダクタ配線においては配線の直列抵抗を低減するために、一般的に幅広の配線が使用される。このため、配線幅wは、配線厚さtよりも大きい。よって、配線層の絶縁体の誘電率が配線層全体で同じであるならば、配線の上下間の容量Cvは、左右間の容量Chよりも大きい。即ち、一般的な多層構造のインダクタにおけるインダクタ配線の寄生容量の支配的な成分は、配線の上下間の容量Cvである。さらに、配線の層間膜厚hよりも、横に並んでいる配線間の間隔sを大きくすることにより、配線の上下間の容量Cv以外の容量をさらに小さくすることができる。
この容量Cvを、図7および図8中に示している。配線の上下間の容量Cvを含むインダクタの等価回路が、図10および図11である。図10は図7の等価回路、図11は図8の等価回路である。図10においては、配線の上下間の容量Cvが入力点INと出力点OUTに直接つながる形となるため、インダクタ外部からは容量Cvが直接観測される。これに対し、図11においては、配線の上下間の容量Cvがインダクタ配線の途中につながるために、インダクタ外部からはCvが直接は観測されず、この影響は小さくなる。即ち、インダクタ両端からみた実効的な寄生容量は、図11、即ち図8の3Dソレノイド構造の方が小さくなり、図5の構造においても点A−B間の寄生容量が低減されている。
図5において、本LCVCOのインバータ回路は、n型MISFETとp型MISFETとを使用するCMOS型となっている。前述のように、nMOS型においては、図2の点OUT3,点OUT4の中心電圧、即ち動作点はVDDよりも、インダクタの直列抵抗と電流源の電流の積/2の分だけ低い電圧となるが、本発明のインダクタは、直列抵抗が従来のLCVCOのインダクタよりも高く、この直列抵抗による電圧降下で中心電圧が下がるとMISFETのソース−ドレイン間の電圧が下がってMISFETのゲインが低下する。本発明においては、CMOS型のインバータを使用することで、中心電圧がインダクタの直列抵抗の影響を受けない。
ここで、このインダクタの直列抵抗とインダクタンスとの関係について述べる。図5のインダクタの等価回路は、図12のように表すことができる。図12において、インダクタは、インダクタンスL0と抵抗R0との直列接続であり、グラウンド、即ち基板に対してC0の寄生容量を持つとする。また、図5のキャパシタは、キャパシタンスCvを持ち、直列抵抗は無視できるものとする。図12を用いると、図5の小信号等価回路は、図13のように表すことができる。ここで、インバータ回路としては、n型MISFETのみを考慮し、p型MISFETは無視している。キャパシタは、キャパシタンスC0を持ち、直列抵抗は無視できるものとする。この仮定は、一般的なLCVCO回路におけるインダクタとキャパシタで成り立つ。図13における回路定数と、図5のインダクタ、キャパシタの値との間には、L1=L0/2,R1=R0/2,C1=2Cv+C0の関係がある。図13中のgDは、MOSFETの出力コンダクタンスである。
この回路の利得は、共振回路の直列インピーダンスをZ、トランジスタのトランスコンダクタンスをGmとすると、Gm×Zである。ここで、Zは、以下の式(2)で表される。
また、発振周波数f0は、Zの虚数成分が0となる時であるため、下記の式(3)で表される。
式(3)は、R1→0の時、式(1)と等しくなる。
これにより、ゲインは、下記の式(4)となる。
図13の回路が発振するのに必要な条件は、発振周波数において式(4)の利得が1を超えることである。即ち、発振周波数における利得は大きい方が望ましい。本発明においては、インダクタ配線は配線膜厚が薄いことと、配線幅が狭いことにより、従来のインダクタ配線よりも直列抵抗R1が大きくなる。このため、同じインダクタンス値を持つインダクタ配線を使用すると、従来のLCVCOよりも利得が下がり、発振しにくくなる。しかし、式(4)よりも利得を上げるためには、L大、C小であることが望ましいことが分かる。即ち、同じ発振周波数を実現するために必要なLとCの組み合わせにおいては、Lを大きく、Cが小さい方が利得が高い。即ち、従来のLCVCOに比べてLを大きく、Cを小さくすることで、発振が可能であることが分かる。
ここで、単純にはインダクタのインダクタンス値と直列抵抗値、寄生容量値は配線長に比例するため、配線長を伸ばすとLとRは同時に増加するがインダクタの寄生容量値も増加してしまい、所望の発振周波数を実現することができなくなる。また、インダクタの配線長を伸ばすとインダクタの占有面積が大きくなり、実用的ではない。式(4)においては、GmとgDは共にMOSFETのゲート幅Wgに比例するため、ゲインを上げるためにGmを大きくするとトランジスタのゲート幅が大きくなり、占有面積が増大する。
インダクタの正方形のインダクタのインダクタンス値Lは、例えば、平面型のインダクタにおいては実験的には、以下の式(5)で与えられる。
Atot:インダクタの配線部分と配線の隙間、インダクタ中心部を含む全面積
w:インダクタ配線の幅
l:インダクタ配線の総延長
gap:インダクタ配線の隙間の幅
式(5)において、LCVCOに使用されるインダクタの配線長の場合は、括弧内の第3項は、無視できる。式(5)により、配線の幅wを小さくすると、インダクタンス値は増加することが分かる。
また、この配線の直列抵抗Rは以下の式(6)ように表される。
ここで、ρは配線の抵抗率、nはインダクタを構成する複数の配線層の層数である。
本発明においては、多層の配線層を使用するが、各層の配線は上下に近接して配置されるため、上下配線間に大きい磁気的結合が発生し、インダクタンス値が大きくなる。ここで、例えば、上下配線間の結合係数を1と仮定すると、インダクタに使用する配線層の層数がnの時、インダクタンス値は1層の場合インダクタンスをLl1とすると、以下の式(7)となる。
例えば、メタル配線の膜厚を0.3μm、シート抵抗を30−7Ωcm、配線の隙間の幅を2μm、MISFETのゲート幅を100μmとし、ゲート幅1μm当たりのGmを0.001S/um2、gDを0.0001S/um2と仮定する。この値は、ゲート長0.1μm程度のMOSFETにおいては一般的な値である。ここで、発振周波数を1GHzとして、ゲインを1とするために必要なインダクタンス値を、式(5)、(6)、および(7)によって計算すると、図14のようになる。さらに、このインダクタンスのために必要な面積を求めると、図15のようになる。ここで、面積Aは、配線部分のみの面積とし、以下の式(8)によって求めた。
図14および図15において、横軸は配線幅w、縦軸はインダクタンスと面積、実線は従来構造の配線層1層でインダクタを形成した場合(n=1)、点線は本発明で配線層2層でインダクタを形成した場合(n=2)である。これにより、同じ発振周波数を実現するために必要な面積は、配線幅を小さくしてインダクタンスを大きくする方が小さい面積となることが分かる。また、インダクタの層数が多い方が面積が小さいことも分かる。
本発明においては、配線幅の狭い下層の配線を使用することで、インダクタ配線の配線幅を小さくすることが可能となり、面積を縮小できる。配線幅を縮小することにより、配線の寄生容量を小さくすることができ、インダクタ配線自体の寄生容量はさほど増加しない。さらに、多層の配線層を使用することで、インダクタ面積を単層の配線に比べて縮小できる。
配線幅が1μmと10μmの場合に対し、配線長を変化させることでインダクタンス値を変化させた場合のゲインをプロットしたものが、図16である。従来のLCVCOにおいてはインダクタに最上層配線を用いていたために、図16における横軸は、インダクタンス値Lを容量値Cで割ったものに発振周波数を掛けたもの、即ち、L/C×fである。ここで、図10および図11と同じくメタル配線の膜厚を0.3μm、シート抵抗を30−7Ωcm、ゲート幅1μm当たりのGmを0.001S/um、gDを0.0001S/umとする。また、発振周波数を1GHzとしている。図16のように、配線幅が一定であれば、ゲインはnの値に依らず、L/C×fでほぼ決定されることが分かる。図16により、配線幅を小さくすると、配線層が何層であっても、ゲインが1を超えるためのL/C×fが大きくなる。
従来のLCVCOにおいては、製造上の制約から線幅を細くすることができず、配線幅10μm前後が一般的であった。このため、この値は1010程度であった。これに対し、本発明においては、配線幅が1〜2μm程度の配線を使用するため、1桁大きく1011程度の値となる。さらに、本発明においては、インダクタの面積を縮小すると同時に、MISFETのゲート幅も小さくすることが可能(例えば、ゲート幅は、20μm以下)であるため、面積縮小の効果を高めることができる。この場合は、さらにL/C×fが大きくなり、1013程度となる。
実際の回路例として、背景技術欄で言及した「Custom Integrated Circuit Conference,2006,p671−674」に記載されているように従来のLCVCOにおいては6GHz程度の発振周波数を得るために1nH程度のインダクタンスを使用するが、本発明においては10nH程度の値を使用する。このときの容量値は、従来構造においては0.5pF程度の容量となるのに対して、本発明においては0.05pF程度となる。このため、従来構造においてはインダクタンス値/容量値×周波数は1.2×1011程度であるのに対して、本発明においては1.2×1013程度と非常に大きい比率となる。
式(1)により、発振周波数は、L1とC1との積で決定される。ここで、C1=2Cv+C0であるため、C0があまりに大きいとCvを変化させた時の発振周波数の変化量が小さくなる。しかし、本発明においてはインダクタ配線の寄生容量が小さいため、この問題を回避できる。
図17は、シミュレーションに用いたLCVCOの回路例である。インダクタ、可変容量とMISFETで構成されている。インバータはn型MISFET MN1,MN2とp型MISFET MP1およびMP2で構成され、さらに、電流源として使用するp型MISFET MP3を持つ。発振周波数は可変容量の直列容量変化により可変となっており、制御電圧VCNTで容量と周波数を変化させる。回路シミュレータSPICEにより、この回路をシミュレーションした結果について述べる。90nmノードのCMOSプロセスで、1Vで動作させることを仮定する。
図18は、比較例としての従来構造の最上層配線を用いた0.55nHのインダクタンス値のインダクタ素子を用いた場合のLCVCO回路の発振波形のシミュレーション結果である。この回路においては、インバータと電流源のMISFETはゲート幅が100μmから1000μmの大きいものを使用している。図18において、横軸は経過時間、縦軸は出力端子O1の電圧である。このインダクタの直列抵抗は、約1.9Ωである。図18のように、出力端子O1の電圧は時系列で振動しており、5GHz近辺の発振が起こる。
これを同じ0.55nHのインダクタンス値の最上層よりも下の配線層で形成したインダクタを用いた場合(本発明)のシミュレーション波形が、図19である。このインダクタの直列抵抗は約27Ωである。図のように振幅は徐々に減衰して行き、発振が停止する。これは、インダクタの直列抵抗により、図1において破線で示されたループにおける利得が1以下となるためである。
これに対し、最上層よりも下の配線層で形成したインダクタで、特にインダクタンス値を約20倍の10nHとした場合(本発明)のシミュレーション結果が、図20である。ここで、インダクタのインダクタンス値を約20倍とすると共に、インバータと電流源を構成するMISFETのゲート幅を元の1/10〜1/20に縮小している。また、インダクタの直列抵抗は、約185Ωである。この回路においては、図20のように発振が持続する。これは、式(4)により、インダクタンス値を大きくすることで高い利得が得られるためである。
次に、LCVCOの位相ノイズについて述べる。LCVCOの位相ノイズはオフセット周波数によって傾向が変化するが、1MHz程度のオフセット周波数においては解析的には、以下の式(9)で与えられる。
Q:LC共振器のQ値
Psig:LC共振器の信号の電力
f0:中心周波数
Δf:オフセット周波数
また、インダクタのQ値は簡単な近似においては図13の等価回路より、以下の式(10)で与えられる。
即ち、同じインダクタンス値を持つインダクタであれば、直列抵抗が大きいほどQ値が小さくなる。図21は、図18と図19とのシミュレーションのインダクタのQ値を比較したものである。図21のように、本発明のインダクタのQ値は直列抵抗が高いため、同じインダクタンス値の従来のLCVCOのインダクタよりも小さい。ただし、Q値が0となる周波数である自己共振周波数で比較すると、本発明のインダクタの方が高い。これは、前述のように配線幅を縮小することによって配線の寄生容量を小さくすることができるためである。このため、本発明のインダクタは、従来のインダクタよりも高い周波数で発振させることができる。
Q値の小さい本発明のインダクタを使用すると、式(9)により、位相ノイズが大きくなる。しかし、式(9)により、位相ノイズはオフセット周波数Δfに対してΔfが大きいほど小さくなることが分かる。即ち、必要な周波数のn倍の周波数で発振させてからこの出力をn分周すると、図22のように位相ノイズを小さくできる。図22においては、4倍の周波数で発振させ、それを4分周した場合と、1倍の周波数で発振させた場合との発振のスペクトラムである。図22のように、分周することでスペクトラムの半値幅が狭まり、位相ノイズが改善する。式(9)によってn倍で発振させてn分周した場合は、位相ノイズは、20×log(n)dB小さくなる。図23は、これを実現する回路のブロック図である。発振器の発振周波数n×fをn分周器に入力して、fの周波数を出力する。この方式を実現するためには、LCVCOを必要以上に高い周波数で発振させなければならない。しかし、本発明のLCVCOで使用するインダクタは自己共振周波数が高いため、従来のインダクタよりも高い発振周波数を実現可能である。
次に、LCVCO回路を試作した結果について述べる。6層のCu配線を持つ90nmノードのCMOSプロセスで試作した。このプロセスにおいては、最上層のM6のみが膜厚0.9μmと厚膜の配線で、他の配線は0.3μm以下の薄膜配線である。インダクタは、6層のうち、薄膜配線M2〜M5の4層を使用して形成した。インダクタとしては、図20のシミュレーションに用いた約10nHのものを使用している。図24は、このチップの写真を模した図である。回路の大きさは44×27μmと、従来の最上層の厚膜配線を用いたLCVCOに比べて1/20以下の面積となっている。図25は、発振周波数の制御電圧VCNT依存性を示している。電源電圧は1.2Vとしている。図25のようにインダクタの配線抵抗が高いにも拘わらず、正常な発振が得られており、VCNTを0〜1Vに変化させることで4.7〜6.0GHzの発振周波数の変化が得られている。
図26は、図23のブロック図を実現する回路図である。VCOは、約21GHzで発振する。これに使用するインダクタのインダクタンス値は、約2nHである。この出力をD型フリップフロップで構成されたスタティック型の2分周器2個を用いて約5.25GHzに分周する。これにより、位相ノイズの改善が可能である。図27は、図26の回路を試作したチップの写真を模した図である。使用したプロセスは図24と同じであって、インダクタも同じくM2〜M5の4層を使用している。インダクタンスが小さい分だけインダクタの面積は小さくなるが、分周器の面積が加わるため、回路の大きさは32×39μmであり、図24とほぼ同じである。
図28は、約5GHzの信号を図24のチップで直接発振させる場合と、図27の4分周させる場合とでの、位相ノイズのオフセット周波数依存性である。オフセット周波数1MHz近辺の位相ノイズを比較すると、4分周回路は、10dB程度低ノイズ化しており、分周の効果が現れている。
以下、本発明の実施例を説明する。
図6は、図5におけるインダクタの切断線α−βに沿った断面図である。図6から分かるように、インダクタ配線には、最上層よりも下層に位置し、最上層よりも膜厚が小さい配線層が使用される。下層の配線層においては最小線幅が最上層配線よりも細いものが使用できるために、インダクタの線幅を小さくすることができ、結果的にインダクタの面積を低減できる。さらに、インダクタ配線には多層の配線層が使用され、各配線層のインダクタはそれぞれが直列に接続されている。このために、1層のみを使用するよりもインダクタの面積を低減できる。
図5において、このインダクタ配線は、1周する毎にビアを介して上または下の配線層に移動する。点Aからインダクタに入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点Fでインダクタから出力される。
次に、インダクタ配線の巻き方について説明する。図7および図8は、異なる巻き構造のインダクタを示している。両者とも、2層のメタル配線であり、各層毎に2周回している。図7のインダクタは、平面のスパイラルインダクタを2つ積層した形となっている(以後、積層スパイラルとも呼ぶ)。図8のインダクタにおいては、1周回毎に配線に切れ目があり、ビアで上または下の配線に移動する形(以後、3D(3−Dimension)ソレノイドとも呼ぶ)となっている。
3Dソレノイド構造の具体的な例を図8を参照して説明すると、本発明による発振回路におけるインダクタを構成する複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数であればよい)、即ち、上下に隣り合って積層する上層の第1の層L10と、下層の第2の層L20とを含んでいる(つまり、本例においては、n=2)。
第1の層L10は、最外周の第1の周回から最内周の第mの周回(mは、2以上の整数であればよい)まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。即ち、第1の層L10は、最外周の第1の周回L11から最内周の第2の周回L12まで共通の中心点に関して略同心状に延びている(つまり、本例においては、m=2)と共に、周回毎に途切れている。第2の層L20も、最外周の第1の周回L21から最内周の第2の周回L22まで共通の中心点に関して略同心状に延びていると共に、周回毎に途切れている。
さらに、第1の層L10と、第2の層L20とは、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されている。
そして、第1の層L10の第1の周回L11の出力端outと、第2の層L20の第1の周回L21の入力端inとは、ビアを介して接続されている。
また、第2の層L20の第1の周回L21の出力端outと、第2の層L20の第2の周回L22の入力端inとは、第2の層L20中において接続されている。
さらに、第2の層L20の第2の周回L22の出力端outと、第1の層L10の第2の周回L12の入力端inとは、もう1つのビアを介して接続されている。
このような3Dソレノイド構造により、第1の層L10の第1の周回L11の入力端in(IN)から、第1の層L10の第2の周回L12の出力端out(OUT)まで、一続きに接続されることになる。また、上下に隣り合って積層する周回同士の電流方向が、同じになる。さらに、同一層において隣り合って並ぶ周回同士の電流方向も、同じになる。ちなみに、図5に示されたものも、3Dソレノイド構造の一種である。
ここで、図7および図8に示された両巻き構造の寄生容量について説明する。
図9は、配線の断面の模式図である。インダクタ配線においては配線の直列抵抗を低減するために、一般的に幅広の配線が使用される。このため、配線幅wは、配線厚さtよりも大きい。よって、配線層の絶縁体の誘電率が配線層全体で同じであるならば、配線の上下間の容量Cvは、左右間の容量Chよりも大きい。即ち、一般的な多層構造のインダクタにおけるインダクタ配線の寄生容量の支配的な成分は、配線の上下間の容量Cvである。さらに、配線の層間膜厚hよりも、横に並んでいる配線間の間隔sを大きくすることにより、配線の上下間の容量Cv以外の容量をさらに小さくすることができる。
この容量Cvを、図7および図8中に示している。配線の上下間の容量Cvを含むインダクタの等価回路が、図10および図11である。図10は図7の等価回路、図11は図8の等価回路である。図10においては、配線の上下間の容量Cvが入力点INと出力点OUTに直接つながる形となるため、インダクタ外部からは容量Cvが直接観測される。これに対し、図11においては、配線の上下間の容量Cvがインダクタ配線の途中につながるために、インダクタ外部からはCvが直接は観測されず、この影響は小さくなる。即ち、インダクタ両端からみた実効的な寄生容量は、図11、即ち図8の3Dソレノイド構造の方が小さくなり、図5の構造においても点A−B間の寄生容量が低減されている。
図5において、本LCVCOのインバータ回路は、n型MISFETとp型MISFETとを使用するCMOS型となっている。前述のように、nMOS型においては、図2の点OUT3,点OUT4の中心電圧、即ち動作点はVDDよりも、インダクタの直列抵抗と電流源の電流の積/2の分だけ低い電圧となるが、本発明のインダクタは、直列抵抗が従来のLCVCOのインダクタよりも高く、この直列抵抗による電圧降下で中心電圧が下がるとMISFETのソース−ドレイン間の電圧が下がってMISFETのゲインが低下する。本発明においては、CMOS型のインバータを使用することで、中心電圧がインダクタの直列抵抗の影響を受けない。
ここで、このインダクタの直列抵抗とインダクタンスとの関係について述べる。図5のインダクタの等価回路は、図12のように表すことができる。図12において、インダクタは、インダクタンスL0と抵抗R0との直列接続であり、グラウンド、即ち基板に対してC0の寄生容量を持つとする。また、図5のキャパシタは、キャパシタンスCvを持ち、直列抵抗は無視できるものとする。図12を用いると、図5の小信号等価回路は、図13のように表すことができる。ここで、インバータ回路としては、n型MISFETのみを考慮し、p型MISFETは無視している。キャパシタは、キャパシタンスC0を持ち、直列抵抗は無視できるものとする。この仮定は、一般的なLCVCO回路におけるインダクタとキャパシタで成り立つ。図13における回路定数と、図5のインダクタ、キャパシタの値との間には、L1=L0/2,R1=R0/2,C1=2Cv+C0の関係がある。図13中のgDは、MOSFETの出力コンダクタンスである。
この回路の利得は、共振回路の直列インピーダンスをZ、トランジスタのトランスコンダクタンスをGmとすると、Gm×Zである。ここで、Zは、以下の式(2)で表される。
また、発振周波数f0は、Zの虚数成分が0となる時であるため、下記の式(3)で表される。
式(3)は、R1→0の時、式(1)と等しくなる。
これにより、ゲインは、下記の式(4)となる。
図13の回路が発振するのに必要な条件は、発振周波数において式(4)の利得が1を超えることである。即ち、発振周波数における利得は大きい方が望ましい。本発明においては、インダクタ配線は配線膜厚が薄いことと、配線幅が狭いことにより、従来のインダクタ配線よりも直列抵抗R1が大きくなる。このため、同じインダクタンス値を持つインダクタ配線を使用すると、従来のLCVCOよりも利得が下がり、発振しにくくなる。しかし、式(4)よりも利得を上げるためには、L大、C小であることが望ましいことが分かる。即ち、同じ発振周波数を実現するために必要なLとCの組み合わせにおいては、Lを大きく、Cが小さい方が利得が高い。即ち、従来のLCVCOに比べてLを大きく、Cを小さくすることで、発振が可能であることが分かる。
ここで、単純にはインダクタのインダクタンス値と直列抵抗値、寄生容量値は配線長に比例するため、配線長を伸ばすとLとRは同時に増加するがインダクタの寄生容量値も増加してしまい、所望の発振周波数を実現することができなくなる。また、インダクタの配線長を伸ばすとインダクタの占有面積が大きくなり、実用的ではない。式(4)においては、GmとgDは共にMOSFETのゲート幅Wgに比例するため、ゲインを上げるためにGmを大きくするとトランジスタのゲート幅が大きくなり、占有面積が増大する。
インダクタの正方形のインダクタのインダクタンス値Lは、例えば、平面型のインダクタにおいては実験的には、以下の式(5)で与えられる。
Atot:インダクタの配線部分と配線の隙間、インダクタ中心部を含む全面積
w:インダクタ配線の幅
l:インダクタ配線の総延長
gap:インダクタ配線の隙間の幅
式(5)において、LCVCOに使用されるインダクタの配線長の場合は、括弧内の第3項は、無視できる。式(5)により、配線の幅wを小さくすると、インダクタンス値は増加することが分かる。
また、この配線の直列抵抗Rは以下の式(6)ように表される。
ここで、ρは配線の抵抗率、nはインダクタを構成する複数の配線層の層数である。
本発明においては、多層の配線層を使用するが、各層の配線は上下に近接して配置されるため、上下配線間に大きい磁気的結合が発生し、インダクタンス値が大きくなる。ここで、例えば、上下配線間の結合係数を1と仮定すると、インダクタに使用する配線層の層数がnの時、インダクタンス値は1層の場合インダクタンスをLl1とすると、以下の式(7)となる。
例えば、メタル配線の膜厚を0.3μm、シート抵抗を30−7Ωcm、配線の隙間の幅を2μm、MISFETのゲート幅を100μmとし、ゲート幅1μm当たりのGmを0.001S/um2、gDを0.0001S/um2と仮定する。この値は、ゲート長0.1μm程度のMOSFETにおいては一般的な値である。ここで、発振周波数を1GHzとして、ゲインを1とするために必要なインダクタンス値を、式(5)、(6)、および(7)によって計算すると、図14のようになる。さらに、このインダクタンスのために必要な面積を求めると、図15のようになる。ここで、面積Aは、配線部分のみの面積とし、以下の式(8)によって求めた。
図14および図15において、横軸は配線幅w、縦軸はインダクタンスと面積、実線は従来構造の配線層1層でインダクタを形成した場合(n=1)、点線は本発明で配線層2層でインダクタを形成した場合(n=2)である。これにより、同じ発振周波数を実現するために必要な面積は、配線幅を小さくしてインダクタンスを大きくする方が小さい面積となることが分かる。また、インダクタの層数が多い方が面積が小さいことも分かる。
本発明においては、配線幅の狭い下層の配線を使用することで、インダクタ配線の配線幅を小さくすることが可能となり、面積を縮小できる。配線幅を縮小することにより、配線の寄生容量を小さくすることができ、インダクタ配線自体の寄生容量はさほど増加しない。さらに、多層の配線層を使用することで、インダクタ面積を単層の配線に比べて縮小できる。
配線幅が1μmと10μmの場合に対し、配線長を変化させることでインダクタンス値を変化させた場合のゲインをプロットしたものが、図16である。従来のLCVCOにおいてはインダクタに最上層配線を用いていたために、図16における横軸は、インダクタンス値Lを容量値Cで割ったものに発振周波数を掛けたもの、即ち、L/C×fである。ここで、図10および図11と同じくメタル配線の膜厚を0.3μm、シート抵抗を30−7Ωcm、ゲート幅1μm当たりのGmを0.001S/um、gDを0.0001S/umとする。また、発振周波数を1GHzとしている。図16のように、配線幅が一定であれば、ゲインはnの値に依らず、L/C×fでほぼ決定されることが分かる。図16により、配線幅を小さくすると、配線層が何層であっても、ゲインが1を超えるためのL/C×fが大きくなる。
従来のLCVCOにおいては、製造上の制約から線幅を細くすることができず、配線幅10μm前後が一般的であった。このため、この値は1010程度であった。これに対し、本発明においては、配線幅が1〜2μm程度の配線を使用するため、1桁大きく1011程度の値となる。さらに、本発明においては、インダクタの面積を縮小すると同時に、MISFETのゲート幅も小さくすることが可能(例えば、ゲート幅は、20μm以下)であるため、面積縮小の効果を高めることができる。この場合は、さらにL/C×fが大きくなり、1013程度となる。
実際の回路例として、背景技術欄で言及した「Custom Integrated Circuit Conference,2006,p671−674」に記載されているように従来のLCVCOにおいては6GHz程度の発振周波数を得るために1nH程度のインダクタンスを使用するが、本発明においては10nH程度の値を使用する。このときの容量値は、従来構造においては0.5pF程度の容量となるのに対して、本発明においては0.05pF程度となる。このため、従来構造においてはインダクタンス値/容量値×周波数は1.2×1011程度であるのに対して、本発明においては1.2×1013程度と非常に大きい比率となる。
式(1)により、発振周波数は、L1とC1との積で決定される。ここで、C1=2Cv+C0であるため、C0があまりに大きいとCvを変化させた時の発振周波数の変化量が小さくなる。しかし、本発明においてはインダクタ配線の寄生容量が小さいため、この問題を回避できる。
図17は、シミュレーションに用いたLCVCOの回路例である。インダクタ、可変容量とMISFETで構成されている。インバータはn型MISFET MN1,MN2とp型MISFET MP1およびMP2で構成され、さらに、電流源として使用するp型MISFET MP3を持つ。発振周波数は可変容量の直列容量変化により可変となっており、制御電圧VCNTで容量と周波数を変化させる。回路シミュレータSPICEにより、この回路をシミュレーションした結果について述べる。90nmノードのCMOSプロセスで、1Vで動作させることを仮定する。
図18は、比較例としての従来構造の最上層配線を用いた0.55nHのインダクタンス値のインダクタ素子を用いた場合のLCVCO回路の発振波形のシミュレーション結果である。この回路においては、インバータと電流源のMISFETはゲート幅が100μmから1000μmの大きいものを使用している。図18において、横軸は経過時間、縦軸は出力端子O1の電圧である。このインダクタの直列抵抗は、約1.9Ωである。図18のように、出力端子O1の電圧は時系列で振動しており、5GHz近辺の発振が起こる。
これを同じ0.55nHのインダクタンス値の最上層よりも下の配線層で形成したインダクタを用いた場合(本発明)のシミュレーション波形が、図19である。このインダクタの直列抵抗は約27Ωである。図のように振幅は徐々に減衰して行き、発振が停止する。これは、インダクタの直列抵抗により、図1において破線で示されたループにおける利得が1以下となるためである。
これに対し、最上層よりも下の配線層で形成したインダクタで、特にインダクタンス値を約20倍の10nHとした場合(本発明)のシミュレーション結果が、図20である。ここで、インダクタのインダクタンス値を約20倍とすると共に、インバータと電流源を構成するMISFETのゲート幅を元の1/10〜1/20に縮小している。また、インダクタの直列抵抗は、約185Ωである。この回路においては、図20のように発振が持続する。これは、式(4)により、インダクタンス値を大きくすることで高い利得が得られるためである。
次に、LCVCOの位相ノイズについて述べる。LCVCOの位相ノイズはオフセット周波数によって傾向が変化するが、1MHz程度のオフセット周波数においては解析的には、以下の式(9)で与えられる。
Q:LC共振器のQ値
Psig:LC共振器の信号の電力
f0:中心周波数
Δf:オフセット周波数
また、インダクタのQ値は簡単な近似においては図13の等価回路より、以下の式(10)で与えられる。
即ち、同じインダクタンス値を持つインダクタであれば、直列抵抗が大きいほどQ値が小さくなる。図21は、図18と図19とのシミュレーションのインダクタのQ値を比較したものである。図21のように、本発明のインダクタのQ値は直列抵抗が高いため、同じインダクタンス値の従来のLCVCOのインダクタよりも小さい。ただし、Q値が0となる周波数である自己共振周波数で比較すると、本発明のインダクタの方が高い。これは、前述のように配線幅を縮小することによって配線の寄生容量を小さくすることができるためである。このため、本発明のインダクタは、従来のインダクタよりも高い周波数で発振させることができる。
Q値の小さい本発明のインダクタを使用すると、式(9)により、位相ノイズが大きくなる。しかし、式(9)により、位相ノイズはオフセット周波数Δfに対してΔfが大きいほど小さくなることが分かる。即ち、必要な周波数のn倍の周波数で発振させてからこの出力をn分周すると、図22のように位相ノイズを小さくできる。図22においては、4倍の周波数で発振させ、それを4分周した場合と、1倍の周波数で発振させた場合との発振のスペクトラムである。図22のように、分周することでスペクトラムの半値幅が狭まり、位相ノイズが改善する。式(9)によってn倍で発振させてn分周した場合は、位相ノイズは、20×log(n)dB小さくなる。図23は、これを実現する回路のブロック図である。発振器の発振周波数n×fをn分周器に入力して、fの周波数を出力する。この方式を実現するためには、LCVCOを必要以上に高い周波数で発振させなければならない。しかし、本発明のLCVCOで使用するインダクタは自己共振周波数が高いため、従来のインダクタよりも高い発振周波数を実現可能である。
次に、LCVCO回路を試作した結果について述べる。6層のCu配線を持つ90nmノードのCMOSプロセスで試作した。このプロセスにおいては、最上層のM6のみが膜厚0.9μmと厚膜の配線で、他の配線は0.3μm以下の薄膜配線である。インダクタは、6層のうち、薄膜配線M2〜M5の4層を使用して形成した。インダクタとしては、図20のシミュレーションに用いた約10nHのものを使用している。図24は、このチップの写真を模した図である。回路の大きさは44×27μmと、従来の最上層の厚膜配線を用いたLCVCOに比べて1/20以下の面積となっている。図25は、発振周波数の制御電圧VCNT依存性を示している。電源電圧は1.2Vとしている。図25のようにインダクタの配線抵抗が高いにも拘わらず、正常な発振が得られており、VCNTを0〜1Vに変化させることで4.7〜6.0GHzの発振周波数の変化が得られている。
図26は、図23のブロック図を実現する回路図である。VCOは、約21GHzで発振する。これに使用するインダクタのインダクタンス値は、約2nHである。この出力をD型フリップフロップで構成されたスタティック型の2分周器2個を用いて約5.25GHzに分周する。これにより、位相ノイズの改善が可能である。図27は、図26の回路を試作したチップの写真を模した図である。使用したプロセスは図24と同じであって、インダクタも同じくM2〜M5の4層を使用している。インダクタンスが小さい分だけインダクタの面積は小さくなるが、分周器の面積が加わるため、回路の大きさは32×39μmであり、図24とほぼ同じである。
図28は、約5GHzの信号を図24のチップで直接発振させる場合と、図27の4分周させる場合とでの、位相ノイズのオフセット周波数依存性である。オフセット周波数1MHz近辺の位相ノイズを比較すると、4分周回路は、10dB程度低ノイズ化しており、分周の効果が現れている。
以下、本発明の実施例を説明する。
図29は、本発明の実施例1による発振回路としてのLCVCOの概念的な平面図である。図30は図29のインダクタの切断線α−βに沿った断面図である。図29において、本LCVCOは、2つのインバータINV1およびINV2を使用したインバータ回路と、インダクタと、容量可変のキャパシタ(バラクタ)とによって構成されている。
ここで、インダクタ配線は、図示のごとく、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、各配線層で複数周回してから他の配線層に移動する。これにより、インダクタの面積縮小が可能となる。図29において、点Aからインダクタに入力された信号は、中層配線を3周して点Bで下層配線に移動し、下層配線を3周してから点Cでインダクタから出力される。点Aおよび点Cはインダクタに隣接するインバータ回路の出力点OUT1,OUT2に接続される。このインバータ回路は、n型MISFETとp型MISFETとの双方を用いたCMOS型とする。
ここで、インダクタ配線は、図示のごとく、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、各配線層で複数周回してから他の配線層に移動する。これにより、インダクタの面積縮小が可能となる。図29において、点Aからインダクタに入力された信号は、中層配線を3周して点Bで下層配線に移動し、下層配線を3周してから点Cでインダクタから出力される。点Aおよび点Cはインダクタに隣接するインバータ回路の出力点OUT1,OUT2に接続される。このインバータ回路は、n型MISFETとp型MISFETとの双方を用いたCMOS型とする。
図5は本発明の実施例2による発振回路としてのLCVCOの概念的な平面図である。図5は、図5のインダクタの切断線α−βに沿った断面図である。図5において、本LCVCOは、2つのインバータINV1およびINV2を使用したインバータ回路と、インダクタと、容量可変のキャパシタ(バラクタ)とによって構成されている。
インダクタ配線は、図示のように、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、1周する毎にビアを介して上または下の配線層に移動する。点Aからインダクタに入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点Fでインダクタから出力される。このような配線構造とすることで、各配線層で複数周回してから他の配線層に移動する構造よりも配線容量を低減できる。このLCVCOのインバータ回路は、n型MISFETとp型MISFETとの双方を用いたCMOS型とする。
インダクタ配線は、図示のように、最上層配線よりも下の複数の配線層で形成されている。このインダクタ配線は、1周する毎にビアを介して上または下の配線層に移動する。点Aからインダクタに入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点Fでインダクタから出力される。このような配線構造とすることで、各配線層で複数周回してから他の配線層に移動する構造よりも配線容量を低減できる。このLCVCOのインバータ回路は、n型MISFETとp型MISFETとの双方を用いたCMOS型とする。
図31は、本発明の実施例3による発振回路としてのLCVCOの概念的な平面図である。図31において、本LCVCOは、2つのインバータINV1およびINV2を使用したインバータ回路と、2つのインダクタ、即ち、インダクタL1および追加インダクタL2と、追加インダクタL2の入出力端GおよびJ間に両端が接続された可変抵抗とによって構成されている。インダクタL1は、インバータ回路と共に発振器を構成している。可変抵抗は、例えば、MISFETのソースとドレインとの間の抵抗を使用する。インダクタL1およびL2はそれぞれ、最上層配線よりも下の複数の配線層(複数の第2の配線層)によって形成されている。
図31において、点AからインダクタL1に入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点FでインダクタL1から出力される。
一方、点Gから追加インダクタL2に入力された信号は、中層配線を1周して点Hで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、I点で中層配線に移動し、中層配線1周してから点JでインダクタL2から出力される。
このとき、インダクタL1,L2の自己インダクタンスをL1,L2、インダクタL1およびL2の相互インダクタンスをM、インダクタL1の直列抵抗をR1、インダクタL2の直列抵抗をR2、可変抵抗の抵抗値をRvとすると、インダクタL1側の両端からみたインダクタンスならびに直列抵抗は、以下の式(11)ならびに式(12)となる。
結合係数kは、L1とL2との磁気的カップリングの度合いを表し、0〜1の値をとる。この式(13)により、インダクタL1のインダクタンス値は、抵抗値Rvで変化させることができることが分かる。さらに、式(2)により、LCVCOの発振周波数は、L1の平方根に反比例するため、抵抗値RvによってLCVCOの発振周波数が制御できる。このときのLCVCOの発振周波数は、式(11)のインダクタンス値と、インバータと、インダクタL1が持つ寄生容量とによって決定される。
図31において、点AからインダクタL1に入力された信号は、中層配線を1周して点Bで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Cで中層配線に移動し、中層配線1周してから内側の周回に移動して1周してから、点Dで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、点Eで中層配線に移動し、中層配線1周してから点FでインダクタL1から出力される。
一方、点Gから追加インダクタL2に入力された信号は、中層配線を1周して点Hで下層配線に移動し、下層配線を1周してから内側の周回に移動して1周してから、I点で中層配線に移動し、中層配線1周してから点JでインダクタL2から出力される。
このとき、インダクタL1,L2の自己インダクタンスをL1,L2、インダクタL1およびL2の相互インダクタンスをM、インダクタL1の直列抵抗をR1、インダクタL2の直列抵抗をR2、可変抵抗の抵抗値をRvとすると、インダクタL1側の両端からみたインダクタンスならびに直列抵抗は、以下の式(11)ならびに式(12)となる。
結合係数kは、L1とL2との磁気的カップリングの度合いを表し、0〜1の値をとる。この式(13)により、インダクタL1のインダクタンス値は、抵抗値Rvで変化させることができることが分かる。さらに、式(2)により、LCVCOの発振周波数は、L1の平方根に反比例するため、抵抗値RvによってLCVCOの発振周波数が制御できる。このときのLCVCOの発振周波数は、式(11)のインダクタンス値と、インバータと、インダクタL1が持つ寄生容量とによって決定される。
本発明の実施例4による発振回路は、容量固定のキャパシタを有している点で、図3に示された実施例3による発振回路と異なっている。このため、同一または同様の部分については、説明を省略する。
図32は、本発明の実施例4による発振回路としてのLCVCOの概念的な平面図である。図32において、本LCVCOは、2つのインバータINV1およびINV2を使用したインバータ回路と、2つのインダクタ、即ち、インダクタL1および追加インダクタL2と、容量固定のキャパシタと、可変抵抗とによって構成されている。本発振回路の発振周波数も、可変抵抗の抵抗値で変化させることができる。
図32は、本発明の実施例4による発振回路としてのLCVCOの概念的な平面図である。図32において、本LCVCOは、2つのインバータINV1およびINV2を使用したインバータ回路と、2つのインダクタ、即ち、インダクタL1および追加インダクタL2と、容量固定のキャパシタと、可変抵抗とによって構成されている。本発振回路の発振周波数も、可変抵抗の抵抗値で変化させることができる。
図9は、本発明の実施例5による発振回路としてのLCVCOにおけるインダクタ配線の断面図である。図9において、配線幅wを配線厚tよりも大きくすると、縦に重なるインダクタ配線間の容量Cvを、横に並ぶインダクタ配線間の容量Chよりも大きくすることができる。よって、3Dソレノイド構造による実効的な配線寄生容量の低減が期待できる。また、図9において、インダクタ配線間の間隔sをインダクタ配線の層間膜の膜厚hよりも大きくすることにより、さらにCvをChよりも大きくすることができる。
図23は、本発明の実施例6による発振回路としてのLCVCOの発振周波数を分周する回路のブロック図である。図23においては、本LCVCOの出力を分周器に入力して、1/n(nは整数)倍とする。LCVCOの発振周波数は式(1)のようにL1の平方根に反比例するため、低い周波数で発振させるには大きいインダクタンス値が必要となり、チップ面積が増大する。しかし、本実施例のごとく分周器を用いることによってLCVCO発振周波数を高くすることができ、チップ面積を縮小することができる。さらに、分周することによって位相ノイズを改善できる。
以下に、本願発明の実施の態様1〜13を列挙する。
1) 半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第1の配線層(図5の上層)と、該第1の配線層よりも厚さが薄い複数の第2の配線層(図5の中層、下層)とが相互に積層して形成されており、
前記複数の第2の配線層によって構成されたインダクタ(図5のインダクタ)と、
n型MISFETおよびp型MISFETを含むインバータ回路(図5のインバータ回路)とを有し、
前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力(図5のA、B)が接続されていることを特徴とする発振回路。
2) 半導体素子もしくは前記第1または前記第2の配線層(図5の上層もしくは中層および下層)を利用して構成されたキャパシタをさらに有し、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されている態様1に記載の発振回路。
3) 前記インダクタと磁気的に結合した追加インダクタ(図31のL2)をさらに有し、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子(図31の可変抵抗)の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様1に記載の発振回路。
4) 半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタ(図32の可変抵抗)と、前記インダクタと磁気的に結合した追加インダクタ(図32のL2)とをさらに有し、
前記キャパシタは、容量値固定であり、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFET(図32のインバータINV1およびINV2に含まれる)のドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様1に記載の発振回路。
5) 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(図8のL10、L20(n=2))を含み、
前記第1〜前記第nの層(図8のL10、L20)は、それぞれ最外周の第1の周回(図8のL11、L21)から最内周の第mの周回(図8のL12、L22(m=2))まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記複数の第2の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビア(図8のビア)によって接続されており、
前記複数の第2の配線層のうちの最上層または最下層の配線層における内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、
前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第2の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じである態様1に記載の発振回路。
6) 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(図8のL10、L20(n=2))を含み、
前記第1〜前記第nの層は、それぞれ最外周の第1の周回(図8のL11、L21)から最内周の第mの周回(図8のL12、L22(m=2))まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記第1〜前記第nの層(図8のL10、L20)はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、
第j−1の層(図8のL10(j=2))の第k−1の周回(図8のL11、L21(k=2))の一端は、前記第jの層(図8のL20)の前記第k−1の周回(図8のL11、L21)の一端に、ビア(図8のビア)を介して接続されており、
第jの層(図8のL20)の前記第k−1の周回(図8のL11、L21)の他端は、jがnよりも小さい場合は第j+1の層の前記第k−1の周回の一端と接続されており、
前記第1の層(図8のL10)の第kの周回(図8のL12)の第2の層(図8のL20)の接続されている側と逆の一端は、kがmと同じ場合は該第1の層(図8のL10)の前記第k−1の周回(図8のL11)の一端に接続されている一方、kがmよりも小さい場合は該第1の層(図8のL10)の第k+1の周回の一端に接続されており、
前記第nの層(図8のL20)の第kの周回(図8のL22)のうち前記第n−1の層(図8のL10)には接続されていない端は、kがmと同じ場合は該第nの層(図8のL20)の第k−1の周回(図8のL21)の一端に接続されている一方、kがmよりも小さい場合は該第nの層(図8のL20)の第k+1の周回の一端に接続されており、
前記第1の層(図8のL10)の前記第1の周回(図8のL11)のうち他の周回に接続されていない端から、該第1の層(図8のL10)または前記第nの層(図8のL20)の第mの周回(図8のL10またはL20)のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、
同一層において互いに隣り合って並ぶ周回同士の電流方向が同じである態様1に記載の発振回路。
7) 前記インダクタを構成する前記複数の第2の配線層(図8のL10、L20)は、上下に隣り合って積層する配線間の単位長さ辺りの容量(図9のCv)が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量(図9のCh)よりも、大きい態様5に記載の発振回路。
8) 前記インダクタを構成する前記複数の第2の配線層(図8のL10、L20)は、同一層において隣り合って並ぶ配線間の間隔(図9のs)が、上下に隣り合って積層する配線間の間隔(図9のh)よりも、大きい態様7に記載の発振回路。
9) 前記インダクタの配線幅(図9のw)は、該インダクタの配線厚である前記第2の配線層の厚さ(図9のt)よりも、大きい態様7に記載の発振回路。
10) 前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、1011以上である態様2または3に記載の発振回路。
11) 前記インダクタの配線幅(図9のw)は、2μm以下である態様1に記載の発振回路。
12) 前記インバータ回路に含まれるMISFETのゲート幅は、20μm以下である態様1に記載の発振回路。
13) 必要な周波数(図23のf)の整数n倍の周波数で発振し(図23のn×f)、この出力をn分周することで前記必要な周波数(図23のf)を出力するように構成された態様1に記載の発振回路(図23)。
以下に、本願発明の実施の態様1〜13を列挙する。
1) 半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第1の配線層(図5の上層)と、該第1の配線層よりも厚さが薄い複数の第2の配線層(図5の中層、下層)とが相互に積層して形成されており、
前記複数の第2の配線層によって構成されたインダクタ(図5のインダクタ)と、
n型MISFETおよびp型MISFETを含むインバータ回路(図5のインバータ回路)とを有し、
前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力(図5のA、B)が接続されていることを特徴とする発振回路。
2) 半導体素子もしくは前記第1または前記第2の配線層(図5の上層もしくは中層および下層)を利用して構成されたキャパシタをさらに有し、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されている態様1に記載の発振回路。
3) 前記インダクタと磁気的に結合した追加インダクタ(図31のL2)をさらに有し、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子(図31の可変抵抗)の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様1に記載の発振回路。
4) 半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタ(図32の可変抵抗)と、前記インダクタと磁気的に結合した追加インダクタ(図32のL2)とをさらに有し、
前記キャパシタは、容量値固定であり、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFET(図32のインバータINV1およびINV2に含まれる)のドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される態様1に記載の発振回路。
5) 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(図8のL10、L20(n=2))を含み、
前記第1〜前記第nの層(図8のL10、L20)は、それぞれ最外周の第1の周回(図8のL11、L21)から最内周の第mの周回(図8のL12、L22(m=2))まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記複数の第2の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビア(図8のビア)によって接続されており、
前記複数の第2の配線層のうちの最上層または最下層の配線層における内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、
前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第2の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じである態様1に記載の発振回路。
6) 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(図8のL10、L20(n=2))を含み、
前記第1〜前記第nの層は、それぞれ最外周の第1の周回(図8のL11、L21)から最内周の第mの周回(図8のL12、L22(m=2))まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記第1〜前記第nの層(図8のL10、L20)はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、
第j−1の層(図8のL10(j=2))の第k−1の周回(図8のL11、L21(k=2))の一端は、前記第jの層(図8のL20)の前記第k−1の周回(図8のL11、L21)の一端に、ビア(図8のビア)を介して接続されており、
第jの層(図8のL20)の前記第k−1の周回(図8のL11、L21)の他端は、jがnよりも小さい場合は第j+1の層の前記第k−1の周回の一端と接続されており、
前記第1の層(図8のL10)の第kの周回(図8のL12)の第2の層(図8のL20)の接続されている側と逆の一端は、kがmと同じ場合は該第1の層(図8のL10)の前記第k−1の周回(図8のL11)の一端に接続されている一方、kがmよりも小さい場合は該第1の層(図8のL10)の第k+1の周回の一端に接続されており、
前記第nの層(図8のL20)の第kの周回(図8のL22)のうち前記第n−1の層(図8のL10)には接続されていない端は、kがmと同じ場合は該第nの層(図8のL20)の第k−1の周回(図8のL21)の一端に接続されている一方、kがmよりも小さい場合は該第nの層(図8のL20)の第k+1の周回の一端に接続されており、
前記第1の層(図8のL10)の前記第1の周回(図8のL11)のうち他の周回に接続されていない端から、該第1の層(図8のL10)または前記第nの層(図8のL20)の第mの周回(図8のL10またはL20)のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、
同一層において互いに隣り合って並ぶ周回同士の電流方向が同じである態様1に記載の発振回路。
7) 前記インダクタを構成する前記複数の第2の配線層(図8のL10、L20)は、上下に隣り合って積層する配線間の単位長さ辺りの容量(図9のCv)が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量(図9のCh)よりも、大きい態様5に記載の発振回路。
8) 前記インダクタを構成する前記複数の第2の配線層(図8のL10、L20)は、同一層において隣り合って並ぶ配線間の間隔(図9のs)が、上下に隣り合って積層する配線間の間隔(図9のh)よりも、大きい態様7に記載の発振回路。
9) 前記インダクタの配線幅(図9のw)は、該インダクタの配線厚である前記第2の配線層の厚さ(図9のt)よりも、大きい態様7に記載の発振回路。
10) 前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、1011以上である態様2または3に記載の発振回路。
11) 前記インダクタの配線幅(図9のw)は、2μm以下である態様1に記載の発振回路。
12) 前記インバータ回路に含まれるMISFETのゲート幅は、20μm以下である態様1に記載の発振回路。
13) 必要な周波数(図23のf)の整数n倍の周波数で発振し(図23のn×f)、この出力をn分周することで前記必要な周波数(図23のf)を出力するように構成された態様1に記載の発振回路(図23)。
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
この出願は、2007年9月28日に出願された日本出願特願第2007−256837号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
この出願は、2007年9月28日に出願された日本出願特願第2007−256837号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
Claims (13)
- 半導体基板に搭載されたオンチップ型の発振回路であって、該半導体基板には、第1の配線層と、該第1の配線層よりも厚さが薄い複数の第2の配線層とが相互に積層して形成されており、
前記複数の第2の配線層によって構成されたインダクタと、
n型MISFETおよびp型MISFETを含むインバータ回路とを有し、
前記インダクタは、前記インバータ回路の負荷として働くように該インバータ回路に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量とが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETは、互いのドレイン同士が接続されていると共に、当該接続点に前記インダクタの出力が接続されていることを特徴とする発振回路。 - 半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタをさらに有し、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されている請求項1に記載の発振回路。 - 前記インダクタと磁気的に結合した追加インダクタをさらに有し、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される請求項1に記載の発振回路。 - 半導体素子もしくは前記第1または前記第2の配線層を利用して構成されたキャパシタと、前記インダクタと磁気的に結合した追加インダクタとをさらに有し、
前記キャパシタは、容量値固定であり、
前記インダクタおよび前記キャパシタは、互いに直列または並列に接続されており、
前記インダクタは、該インダクタと、前記インバータ回路の寄生容量および前記キャパシタとが共振する周波数で発振し、
前記n型MISFETおよび前記p型MISFETのドレイン同士が接続されている接続点には、前記キャパシタの出力が接続されており、
前記追加インダクタの入出力端間には、抵抗値可変のスイッチ素子または抵抗素子の両端が接続され、前記スイッチ素子または前記抵抗素子の抵抗値を変化させることによって前記発振回路の発振周波数が変化される請求項1に記載の発振回路。 - 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、
前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記複数の第2の配線層のうちの上下に隣り合う配線層は、互いの電流方向が同じになるように、各々途切れた位置で互いにビアによって接続されており、
前記複数の第2の配線層のうちの最上層または最下層の配線層における内側と外側に隣り合う周回は、互いの電流方向が互いに同じになるように、各々途切れた位置で互いに接続されており、
前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、前記複数の第2の配線層のそれぞれにおいて互いに隣り合って並ぶ周回同士の電流方向が同じである請求項1に記載の発振回路。 - 前記インダクタを構成する前記複数の第2の配線層は、相互に積層する第1〜第nの層(nは、2以上の整数)を含み、
前記第1〜前記第nの層は、それぞれ最外周の第1の周回から最内周の第mの周回(mは、2以上の整数)まで共通の中心点に関して略同心状に延びていると共に、それぞれ周回毎に途切れており、
前記第1〜前記第nの層はさらに、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向において相互に略ずれなく配置されており、
第j−1の層(jは、2以上n以下の整数)の第k−1の周回(kは、2以上m以下の整数)の一端は、前記第jの層の前記第k−1の周回の一端に、ビアを介して接続されており、
第jの層の前記第k−1の周回の他端は、jがnよりも小さい場合は第j+1の層の前記第k−1の周回の一端と接続されており、
前記第1の層の第kの周回の第2の層の接続されている側と逆の一端は、kがmと同じ場合は該第1の層の前記第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第1の層の第k+1の周回の一端に接続されており、
前記第nの層の第kの周回のうち前記第n−1の層には接続されていない端は、kがmと同じ場合は該第nの層の第k−1の周回の一端に接続されている一方、kがmよりも小さい場合は該第nの層の第k+1の周回の一端に接続されており、
前記第1の層の前記第1の周回のうち他の周回に接続されていない端から、該第1の層または前記第nの層の第mの周回のうち他の周回に接続されていない端まで、一続きに接続され、
上下に隣り合って積層する周回同士の電流方向が同じであり、
同一層において互いに隣り合って並ぶ周回同士の電流方向が同じである請求項1に記載の発振回路。 - 前記インダクタを構成する前記複数の第2の配線層は、上下に隣り合って積層する配線間の単位長さ辺りの容量が、同一層において隣り合って並ぶ配線間の単位長さ辺りの容量よりも、大きい請求項5に記載の発振回路。
- 前記インダクタを構成する前記複数の第2の配線層は、同一層において隣り合って並ぶ配線間の間隔が、上下に隣り合って積層する配線間の間隔よりも、大きい請求項7に記載の発振回路。
- 前記インダクタの配線幅は、該インダクタの配線厚である前記第2の配線層の厚さよりも、大きい請求項7に記載の発振回路。
- 前記インダクタのインダクタンス値を前記キャパシタの容量値で割った後に発振周波数を掛けた値は、1011以上である請求項2または3に記載の発振回路。
- 前記インダクタの配線幅は、2μm以下である請求項1に記載の発振回路。
- 前記インバータ回路に含まれるMISFETのゲート幅は、20μm以下である請求項1に記載の発振回路。
- 必要な周波数の整数n倍の周波数で発振し、この出力をn分周することで前記必要な周波数を出力するように構成された請求項1に記載の発振回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007256837 | 2007-09-28 | ||
JP2007256837 | 2007-09-28 | ||
PCT/JP2008/066622 WO2009041304A1 (ja) | 2007-09-28 | 2008-09-09 | 発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2009041304A1 true JPWO2009041304A1 (ja) | 2011-01-27 |
Family
ID=40511191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009534284A Pending JPWO2009041304A1 (ja) | 2007-09-28 | 2008-09-09 | 発振回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8310316B2 (ja) |
JP (1) | JPWO2009041304A1 (ja) |
WO (1) | WO2009041304A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011258853A (ja) * | 2010-06-11 | 2011-12-22 | Murata Mfg Co Ltd | 可変インダクタ装置 |
JP2012253561A (ja) * | 2011-06-02 | 2012-12-20 | Handotai Rikougaku Kenkyu Center:Kk | 電圧制御発振器 |
JP5890621B2 (ja) * | 2011-06-24 | 2016-03-22 | 旭化成エレクトロニクス株式会社 | ワイヤレス給電又は受電用コイルと、それを用いたユニット |
US8860521B2 (en) * | 2012-12-19 | 2014-10-14 | Intel IP Corporation | Variable inductor for LC oscillator |
JP2015109422A (ja) * | 2013-10-22 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
US20160064137A1 (en) * | 2014-09-02 | 2016-03-03 | Apple Inc. | Capacitively balanced inductive charging coil |
US10998854B2 (en) * | 2017-06-02 | 2021-05-04 | International Business Machines Corporation | Resonant clock circuit with magnetic shield |
US10658973B2 (en) * | 2018-04-30 | 2020-05-19 | International Business Machines Corporation | Reconfigurable allocation of VNCAP inter-layer vias for co-tuning of L and C in LC tank |
CN111726084B (zh) * | 2020-06-24 | 2024-05-10 | 国网浙江省电力有限公司信息通信分公司 | 多频低功耗振荡器及控制方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01256203A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | マイクロ波発振回路 |
JPH0562010U (ja) * | 1991-08-01 | 1993-08-13 | 沖電気工業株式会社 | スパイラルインダクター |
JPH05291044A (ja) * | 1992-04-13 | 1993-11-05 | Murata Mfg Co Ltd | 積層型コイル |
JP2002151953A (ja) * | 2000-11-08 | 2002-05-24 | Matsushita Electric Ind Co Ltd | 電圧制御発振器の周波数切替え装置 |
JP2004140165A (ja) * | 2002-10-17 | 2004-05-13 | Matsushita Electric Ind Co Ltd | 可変インダクタ |
JP2004266718A (ja) * | 2003-03-04 | 2004-09-24 | Renesas Technology Corp | 発振回路およびl負荷差動回路 |
JP2006197571A (ja) * | 2004-12-17 | 2006-07-27 | Toshiba Corp | 半導体集積回路装置およびそれを用いた無線通信装置 |
JP2006245455A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 可変インダクタ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0562010A (ja) | 1991-08-30 | 1993-03-12 | Sharp Corp | 文書自動入力装置 |
JPH0661058A (ja) | 1992-08-11 | 1994-03-04 | Rohm Co Ltd | 半導体集積回路装置 |
ES2226770T3 (es) * | 1999-01-22 | 2005-04-01 | Multigig Limited | Circuito electronico. |
JP2001052928A (ja) * | 1999-08-17 | 2001-02-23 | Tif:Kk | インダクタ素子 |
KR100466542B1 (ko) * | 2002-11-13 | 2005-01-15 | 한국전자통신연구원 | 적층형 가변 인덕터 |
JP4040034B2 (ja) | 2004-05-28 | 2008-01-30 | 富士通株式会社 | 発振器および半導体装置 |
US7786836B2 (en) * | 2005-07-19 | 2010-08-31 | Lctank Llc | Fabrication of inductors in transformer based tank circuitry |
US20080129434A1 (en) * | 2006-11-30 | 2008-06-05 | Sirific Wireless Corporation | Variable inductor |
-
2008
- 2008-09-09 JP JP2009534284A patent/JPWO2009041304A1/ja active Pending
- 2008-09-09 US US12/680,504 patent/US8310316B2/en not_active Expired - Fee Related
- 2008-09-09 WO PCT/JP2008/066622 patent/WO2009041304A1/ja active Application Filing
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01256203A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | マイクロ波発振回路 |
JPH0562010U (ja) * | 1991-08-01 | 1993-08-13 | 沖電気工業株式会社 | スパイラルインダクター |
JPH05291044A (ja) * | 1992-04-13 | 1993-11-05 | Murata Mfg Co Ltd | 積層型コイル |
JP2002151953A (ja) * | 2000-11-08 | 2002-05-24 | Matsushita Electric Ind Co Ltd | 電圧制御発振器の周波数切替え装置 |
JP2004140165A (ja) * | 2002-10-17 | 2004-05-13 | Matsushita Electric Ind Co Ltd | 可変インダクタ |
JP2004266718A (ja) * | 2003-03-04 | 2004-09-24 | Renesas Technology Corp | 発振回路およびl負荷差動回路 |
JP2006197571A (ja) * | 2004-12-17 | 2006-07-27 | Toshiba Corp | 半導体集積回路装置およびそれを用いた無線通信装置 |
JP2006245455A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 可変インダクタ |
Also Published As
Publication number | Publication date |
---|---|
US8310316B2 (en) | 2012-11-13 |
WO2009041304A1 (ja) | 2009-04-02 |
WO2009041304A8 (ja) | 2009-05-28 |
US20100244972A1 (en) | 2010-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2009041304A1 (ja) | 発振回路 | |
Zolfaghari et al. | Stacked inductors and transformers in CMOS technology | |
US7429899B2 (en) | Reduced eddy current loss in LC tank circuits | |
US7786836B2 (en) | Fabrication of inductors in transformer based tank circuitry | |
JP4704965B2 (ja) | 多層導電層においてインダクターを備えた集積回路 | |
US7547970B2 (en) | Semiconductor device | |
US8390386B2 (en) | Variable inductor | |
JP4895039B2 (ja) | インダクタ、配線基板、および半導体装置 | |
US8487734B2 (en) | Inductor | |
US9438163B2 (en) | Ultra-low voltage-controlled oscillator with trifilar coupling | |
US20100019300A1 (en) | Multilayer integrated circuit having an inductor in stacked arrangement with a distributed capacitor | |
Jha et al. | Approaches to area efficient high-performance voltage-controlled oscillators in nanoscale CMOS | |
KR100982037B1 (ko) | 신호 생성 장치 | |
US9425736B2 (en) | Variable capacitor structure | |
WO2002056456A1 (fr) | Oscillateur | |
JP7222248B2 (ja) | 半導体集積回路 | |
CN116054744A (zh) | 一种压控振荡器、频率源以及电子设备 | |
JP2013038138A (ja) | 半導体装置 | |
JP2001274330A (ja) | 半導体装置 | |
TWI629800B (zh) | 用於差動結構之積體電路的可變電容器 | |
US20150061782A1 (en) | Structures and methods for ring oscillator fabrication | |
Jha et al. | Voltage controlled oscillator area reduction in nano-scale CMOS | |
TWI779508B (zh) | 積體電感電容振盪器及其方法 | |
JP2005236482A (ja) | Lc発振器 | |
JP5126333B2 (ja) | 共振器型発振器、及び同調コンデンサ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120822 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130109 |