JP2013038138A - 半導体装置 - Google Patents

Abstract

【課題】インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置を提供する。
【解決手段】半導体装置は、多層配線層と、多層配線層を用いて形成され、巻軸が、多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上のソレノイド型インダクタと接続され、ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタを備えている。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、可変インダクタを備える半導体装置に関する。

インダクタ（インダクタンス素子）は電子回路において幅広く用いられている。例えば、コンデンサと組み合わせ、発振回路を構成し、印加する電圧によって発振周波数を変更する電圧制御発振器を備えたＰＬＬ回路等にインダクタは用いられている。

上記のようなＰＬＬ回路を用いた電子機器に対する高性能化、小型化の要求は年々高まっている。そのため、ＰＬＬ回路だけではなく、これらの回路に使用されるインダクタについても高性能化、小型化が求められている。

ここで、インダクタは増幅等の機能を持たない受動素子であり、その特性はインダクタの持つ形状によって定まる。インダクタの形状は、インダクタの製造段階で定まるため、所望の特性値（インダクタンス値）を得るためには、寸法等の作り込みを行う必要がある。このように、インダクタンス値は製造過程で一義的に定まるため、インダクタの製造後に、その特性値を変更することは困難である。

ここで、特許文献１及び２において、基板に対して平行にスパイラルを形成し、インダクタを回路装置に組み込んだ状態において、インダクタンス値を可変する技術が開示されている。図２は、特許文献１の図１である。特許文献１で開示された技術では、インダクタ（図２の符号１０）の近傍に、開放端を備えるループ状の導体（図２の符号２０及び２２）を生成する。さらに、開放端にスイッチを設け、このスイッチにより、ループ状の導体の開放、短絡を制御する。ループ状の導体が短絡することで、インダクタを通過する磁束が変化し、インダクタンス値を変更している。

図３は、特許文献２の図１である。特許文献２で開示された技術においても、特許文献１と同様に開放端を備えるループ状の導体を使用する。図３の（ａ）が開放端を備えるループ状の導体であり、ループ状の導体をインダクタ（図３の（ｂ））と略重ね合わせる。インダクタとループ状の導体を重ね合わせた状態で、ループ状の導体の開放端を制御することで、インダクタを通過する磁束を変化させる。その結果、インダクタンス値を変更することができる。

以上のように、特許文献１及び２で開示された技術では、インダクタとループ状の導体との間に生じる相互磁気誘導を利用して、インダクタンス値を変更している。

さらに、特許文献３及び４において、配線層に対して垂直にスパイラルを形成するソレノイド型インダクタが開示されている。しかし、特許文献３はインダクタンス値を可変にする技術を開示していない。また、特許文献４で開示された技術は、多層基板上でソレノイド型インダクタを形成した後に、物理的にインダクタンスを分割することでインダクタンス値を可変にしている。特許文献４で開示されたインダクタは、インダクタンス値を決定した後に、再びインダクタンス値を変更することはできない。

特開２００８−０１６７０３号公報 特開平８−１６２３３１号公報 特開２００６−０６６７６９号公報 特開２００６−０５４２０７号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。

上述のように、インダクタを使用した電子機器には、高機能化・小型化に対する強い要求がある。そのため、インダクタに対しては、インダクタンス値が可変であることに加え、その可変範囲が広いことが要求される。

例えば、インダクタンス値が可変なインダクタを、ＰＬＬ回路の電圧制御発振器に用いる場合を考える。この場合に、インダクタンス値が可変であって、可変範囲が広ければ、単一のインダクタで対応可能な周波数帯域を広げることができる。即ち、可変範囲が広いインダクタには、電子機器の対応可能な周波数帯域を広げるという高機能化への貢献と、周波数帯域を確保するために必要な部品の削減という小型化への貢献と、が期待できる。

しかし、上述のように、インダクタンス値は製造過程で一義的に定まってしまい、インダクタを使用する状況（アプリケーション）に応じて、インダクタンス値を変更することは困難である。

また、特許文献１及び２で開示された可変インダクタには、その可変範囲が非常に狭いという問題がある。特許文献１及び２で開示されたインダクタは、インダクタとループ状の導体との間に生じる相互磁気誘導を利用して、インダクタンス値を変更しているためである。可変範囲の基点（インダクタンス値の上限）になるのは、インダクタ自体が有しているインダクタス値であり、このインダクタンス値をループ状の導体を利用して減少させているにすぎないからである。

従って、特許文献１及び２で開示されたインダクタの可変範囲を広げようとすれば、インダクタのスパイラルを大きくする必要があり、インダクタの小型化に対する要望に反する。

以上のとおり、インダクタンス値を可変にするインダクタには、解決すべき問題点が存在する。そのため、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置が、望まれる。

本発明の第１の視点によれば、多層配線層と、前記多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含む可変インダクタを備える半導体装置が提供される。

本発明の第２の視点によれば、第１のコイル、及び／又は、第２のコイルは、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含み、前記第１及び第２のコイルにより構成される可変トランスを備える半導体装置が提供される。

本発明の第３の視点によれば、容量と、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタと、で構成される電圧制御発振器を含むＰＬＬ回路を備える半導体装置が提供される。

本発明の各視点によれば、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置を提供することができる。

本発明の一実施形態の概要を説明するための図である。 特許文献１の図１である。 特許文献２の図１である。 本発明の第１の実施形態に係る半導体装置１の構成の一例を示す図である。 図４に示すソレノイド型インダクタＬ１の構成の一例を示す斜視図である。 第１の実施形態に係る半導体装置１の多層構造の概念を説明するための図である。 図４に示す可変インダクタ１０の構成の一例を示す斜視図である。 図４に示すソレノイド型インダクタＬ１を活性化した場合のインダクタンス値を説明するための図である。 図４に示すソレノイド型インダクタＬ１〜Ｌｎを活性化した場合のインダクタンス値を説明するための図である。 ソレノイド型インダクタの配置の一例を示す図である。 ソレノイド型インダクタの配置の一例を示す図である。 本発明の第２の実施形態に係るソレノイド型インダクタＭ１の構成の一例を示す斜視図である。 図１２に示すソレノイド型インダクタＭ１の平面図の一例を示す図である。 図１２に示す第１スパイラル１００の断面図の一例を示す図である。 図１２に示す第２スパイラル２００の断面図の一例を示す図である。 第１スパイラル１００と第２スパイラル２００の対応関係を説明するための図である。 可変インダクタ１１の構成の一例を示す斜視図である。 図１７に示すソレノイド型インダクタＭ１を巻軸に平行に断面した断面図の一例を示す図である。 第１スパイラル１００の断面図の一例を示す図である。 第２スパイラル２００の断面図の一例を示す図である。 第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状を説明するための図である。 第１スパイラル１００の断面図の一例を示す図である。 第２スパイラル２００の断面図の一例を示す図である。 第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状を説明するための図である。 第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状を説明するための図である。 可変インダクタ１１の斜視図の一例を示す図である。 可変インダクタ１１の平面図の一例を示す図である。 可変インダクタ１１の平面図の一例を示す図である。 本発明の第３の実施形態に係る可変トランス５０を含む半導体装置３の構成の一例を示す図である。 可変トランス５０の構成の一例を示す平面図である。 図３０のＡ−Ａ´断面の一例を示す断面図である。 可変トランス５０の構成の一例を示す平面図である。 図３２におけるＢ−Ｂ´断面の一例を示す断面図である。 図３２におけるＣ−Ｃ´断面の一例を示す断面図である。 本発明の第４の実施形態に係る半導体装置４の構成の一例を示す図である。 トランジスタを可変容量素子として発振回路を構成した電圧制御発振器の一例を示す図である。 図３５に示す電圧制御発振器６４の回路構成の一例を示す図である。 図３５に示す電圧制御発振器６４の回路構成の一例を示す図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態ように限定することを意図するものではない。

上述のように、可変インダクタを生成することは不可能ではないが、そのインダクタンス値の可変範囲は極めて狭いという問題がある。そのため、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置が、望まれる。

そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、多層配線層と、多層配線層を用いて形成され、巻軸が、多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上のソレノイド型インダクタと接続され、ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタを備えている。

図１に示す半導体装置に含まれるソレノイド型インダクタの巻軸は多層配線層に対して平行であり、多層配線層を効率よく利用しつつインダクタを形成することができる。このようなソレノイド型インダクタを複数接続することによって、可変インダクタの可変範囲を広げる。

さらに、各ソレノイド型インダクタに対して制御回路を付して、制御回路によってソレノイド型インダクタを活性化するか、非活性化するか決定する。即ち、可変インダクタから取り出したいインダクタンス値に応じて、いずれのソレノイド型インダクタを活性化するか決定する。すると、可変インダクタのインダクタンス値は活性化しているソレノイド型インダクタの個数によって定まり、インダクタンス値を広範囲に可変可能なインダクタが実現できる。

［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図４は、本実施形態に係る半導体装置１の構成の一例を示す図である。

半導体装置１は、可変インダクタ１０と、選択回路２０から構成されている。さらに、可変インダクタ１０は、ソレノイド型インダクタＬ１〜Ｌｎ（ｎは２以上の整数、以下同じ）と、トランジスタＴ１〜Ｔｎと、から構成されている。

ソレノイド型インダクタＬ１〜Ｌｎは半導体基板に対して垂直な面に沿って巻いたインダクタである。図５は、ソレノイド型インダクタＬ１の構成の一例を示す斜視図である。ソレノイド型インダクタＬ１は、多層配線層３０を用いて形成されており、巻軸は多層配線層３０に対してほぼ平行である。なお、多層配線層３０は、シリコン基板等の半導体基板４０の上に形成される。

ソレノイド型インダクタＬ１は、多層配線層３０の最下層から最上層までをビア（コンタクト、スルーホール）で接続し、最上層で一定の距離で配線する。さらに、最上層から最下層までをビアで接続し、最下層で配線する。ソレノイド型インダクタＬ１は、このような配線を繰り返すことで形成される。即ち、ソレノイド型インダクタＬ１は、多層配線層３０の配線と、多層配線層３０の各層を相互に接続するビアにより形成されるインダクタである。図５においては、５層の多層配線層を利用して、巻軸方向に対して右回りに３回巻いたものがソレノイド型インダクタＬ１である。なお、本実施形態における説明では、ソレノイド型インダクタＬ１〜Ｌｎは、それぞれ同一の形状であり、同一のインダクタンス値を持つものとする。そのため、他のソレノイド型インダクタＬ２〜Ｌｎについての説明は省略する。

トランジスタＴ１〜Ｔｎは、ソレノイド型インダクタＬ１〜Ｌｎに対応して配設される。より具体的には、トランジスタＴ１〜Ｔｎは半導体基板４０に形成されるトランジスタである。

図６は、本実施形態に係る半導体装置１の多層構造の概念を示す図である。上述のように、半導体装置１は半導体基板４０の上に多層配線層３０を備えており、多層配線層３０を利用してソレノイド型インダクタＬ１〜Ｌｎを形成する。また、トランジスタＴ１〜Ｔｎは半導体基板４０に形成される。

図７は、可変インダクタ１０の構成の一例を示す斜視図である。上述のように、可変インダクタ１０は、ソレノイド型インダクタＬ１〜Ｌｎと、トランジスタＴ１〜Ｔｎと、から構成されている。可変インダクタ１０は、ソレノイド型インダクタＬ１〜Ｌｎを直列に接続し、各ソレノイド型インダクタＬ１〜Ｌｎに対応して制御回路となるトランジスタＴ１〜Ｔｎを配置したインダクタである。ソレノイド型インダクタＬ１の入力端を可変インダクタ１０の入力端子とする。

可変インダクタ１０では、ソレノイド型インダクタＬ１〜Ｌｎの最下層における入力端及び出力端間の配線と、トランジスタＴ１〜Ｔｎの各ソース電極を接続する。さらに、トランジスタＴ１〜Ｔｎの各ドレイン電極を共通接続し、可変インダクタ１０の出力端子とする。トランジスタＴ１〜Ｔｎの各ゲート電極は、選択回路２０（図７において図示せず）に接続される。

選択回路２０は、トランジスタＴ１〜Ｔｎの各ゲート電極に対して電圧を供給することで、トランジスタＴ１〜Ｔｎのオン・オフを制御する。選択回路２０には、トランジスタＴ１〜Ｔｎのオン・オフに関する情報がエンコードされた制御信号を受け付け、その制御信号をデコードする回路が考えられる。又は、抵抗ラダー素子を用いて選択回路２０に入力されるアナログ電圧に基づきトランジスタＴ１〜Ｔｎを逐次制御することもできる。

次に、半導体装置１の動作について説明する。半導体装置１は、可変インダクタ１０から取り出したいインダクタンス値に応じてトランジスタＴ１〜Ｔｎのオン・オフを制御する。例えば、可変インダクタ１０のインダクタンス値を最小に設定する場合には、トランジスタＴ１をオンにし、他のトランジスタはオフにする。その結果、図４は図８と等価になり、可変インダクタ１０のインダクタンス値はソレノイド型インダクタＬ１のインダクタンス値に等しいものとなる。

可変インダクタ１０のインダクタンス値を最大に設定する場合には、トランジスタＴｎをオンにし、他のトランジスタはオフにする。その結果、可変インダクタ１０のインダクタンス値は、ソレノイド型インダクタＬ１〜Ｌｎのインダクタンス値の和に等しくなる（図９参照）。

同様に、可変インダクタ１０のインダクタンス値をソレノイド型インダクタＬ１及びＬ２の和に設定する場合には、トランジスタＴ２に限りオンとし、他のトランジスタをオフにする。

なお、本実施形態における説明では、ソレノイド型インダクタＬ１〜Ｌｎのインダクタンス値は全て等しいものとして説明したが、これに限定する趣旨ではない。ソレノイド型インダクタＬ１〜Ｌｎの各インダクタンス値の設定、及び、選択回路２０による制御には、可変インダクタ１０の用途に合わせて様々な組み合わせが考えられる。例えば、ソレノイド型インダクタＬ１のインダクタンス値を大きく設定し、他のソレノイド型インダクタのインダクタス値を相対的に小さく設定する場合を考える。このような場合には、インダクタンスＬ１のインダクタンス値を基準にして、インダクタンス値の微調整を行うことができる。

若しくは、ソレノイド型インダクタＬ１〜Ｌｎの各インダクタンス値を一定の割合で変化させて設定する、又は、全ての異なる値に設定することが考えられる。その結果、可変インダクタ１０で選択可能なインダクタンス値のバリエーションを増やすことが可能になる。

さらに、本実施形態では、各ソレノイド型インダクタＬ１〜Ｌｎに対して、トランジスタＴ１〜Ｔｎが対になって配置されている場合を説明した。しかし、ソレノイド型インダクタＬ１〜Ｌｎの制御回路であるトランジスタは、必ずしも全てのソレノイド型インダクタＬ１〜Ｌｎに対応して配置されていなくてもよい。可変インダクタ１０の用途に（可変インダクタ１０に求められる分解能）に応じて、その制御回路であるトランジスタを配置すればよい。

また、ソレノイド型インダクタＬ１〜Ｌｎは直列に接続する必要はあるが、直線状に配置（レイアウト）する必要はない。ソレノイド型インダクタＬ１〜Ｌｎは、実際の回路に合わせて、最適に配置にすればよい。例えば、図１０に示すように、直線状に配置してもよいし、図１１に示すようにＬ字型に配置してもよい。これは、以下の実施形態においても同様である。つまり、可変インダクタ１０は設計自由が高い可変インダクタであるといえる。

次に、可変インダクタ１０の製造方法について説明する。初めに、シリコン基板上にゲート電極を形成する。その後、不純物イオンを注入して加熱し、ソース電極及びドレイン電極を形成することで、トランジスタ層を形成する。続いて、トランジスタ層に絶縁層を積層し、第１の配線層を形成する。第１の配線層とソース電極をビアによって接続する。さらに、第１の配線層に絶縁層を積層し、第２の配線層を形成する。次に、第１の配線層と第２の配線層をビアによって接続する。このように配線層の形成を繰り返して、多層配線層３０及び多層配線層３０を利用したソレノイド型インダクタＬ１〜Ｌｎを形成する。この際、配線及びビアの銅を同時に埋め込むデュアルダマシン法を初めとしたＣＭＯＳ生成プロセスを用いることができる。なお、デュアルダマシン法は、１３０ｎｍ以降のプロセス世代への適用が想定される。

以上のように、可変インダクタ１０では、複数のソレノイド型インダクタＬ１〜Ｌｎを直列に接続し、各ソレノイド型インダクタの下部に配置したトランジスタを選択的に動作させ、オン状態にあるトランジスタの位置に応じたインダクタンス値を取り出す。複数のソレノイド型インダクタＬ１〜Ｌｎを直列に接続しているので、可変インダクタ１０の可変範囲（インダクタンス値の最大値）を広げることができる。

また、半導体基板４０に形成するソレノイド型インダクタＬ１〜Ｌｎの形状に制限はないため、自由に可変インダクタ１０を配置することができる。即ち、可変インダクタ１０を含む半導体装置１のレイアウトに関する設計自由度は高く、半導体装置１の面積を最適化することが容易である。

さらに、各ソレノイド型インダクタの巻軸は多層配線層３０に対して平行であり、そのインダクタンス値は巻数に比例するため、ソレノイド型インダクタのインダクタンス値を、巻数及び巻幅により決定できる点も設計自由度の向上に寄与する。特許文献１及び２において開示された技術では、平面型スパイラルインダクタを使用し、レイアウトを制限していることと比較すれば、本実施形態に係る可変インダクタ１０を含む半導体装置１の設計自由度は非常に高い。

また、ソレノイド型インダクタＬ１〜Ｌｎと、ソレノイド型インダクタを制御する制御回路（トランジスタＴ１〜Ｔｎ）と、はＣＯＭＳプロセスにより一体形成することができる。ソレノイド型インダクタＬ１〜Ｌｎ及びその制御回路であるトランジスタを一体として形成することで、効率良く可変インダクタ１０を形成できる。その結果、可変インダクタ１０を制御する際に必要な構成要素（部品）によるオーバーヘッドを最小化することができ、可変インダクタ１０を含む半導体装置１の小型化が可能になる。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。なお、以下の各図において、第１の実施形態において説明した構成要素と同一構成要素には、同一の符号を表し、その説明を省略する。

第１の実施形態においては、多層配線層３０に形成したソレノイド型インダクタＬ１〜Ｌｎを用いた可変インダクタ１０及び可変インダクタ１０を含んだ半導体装置１について説明した。本実施形態では、ソレノイド型インダクタの巻き方を変更し、単位体積あたりの巻数を増加させたソレノイド型インダクタＭ１〜Ｍｎを直列に接続し、上述の制御回路（トランジスタ）を組み合わせた可変インダクタ１１を含む半導体装置２について説明する。

初めに、ソレノイド型インダクタＭ１について説明する。図１２は、ソレノイド型インダクタＭ１の構成の一例を示す斜視図である。

ソレノイド型インダクタＭ１は、第１スパイラル１００及び第２スパイラル２００を含んでいる。第１スパイラル１００は、ソレノイド型インダクタＭ１の巻軸と平行な第１の方向（巻軸方向）から見た場合、中心から外側に向かって巻かれている。第２スパイラル２００は、上記した第１の方向から見た場合、外側から中心に向かって、第１スパイラル１００と同一の向きに巻かれている。なお、第１スパイラル１００及び第２スパイラル２００は、それぞれ同一の平面内に形成されているが、必ずしも同一の平面内に形成されている必要はない。

さらに、第１スパイラル１００及び第２スパイラル２００は、外側の端部において接続されている。より具体的には、外側接続部材３００（接続部）を介して、第１スパイラル１００及び第２スパイラル２００の外側端部１０２及び２０２が接続されている。同様に、第１スパイラル１００及び第２スパイラル２００の中心側端部１０４及び２０４は、中心側接続部材４００（接続部）を介して接続されている。このように、第１スパイラル１００及び第２スパイラル２００を接続し、ソレノイド型インダクタＭ１が形成される。

ここで、第１スパイラル１００及び第２スパイラル２００は、いずれも同じ配線層を用いて形成されている。第１スパイラル１００及び第２スパイラル２００は、いずれの巻軸も多層配線層３０に対し平行、かつ、多重に巻かれた構造を有している。即ち、ソレノイド型インダクタＭ１の巻軸に対して垂直な断面で見た場合に、第１スパイラル１００を構成する配線及びビアは同一断面に位置している。第２スパイラル２００を構成する配線及びビアも同様である。

従って、スパイラルを形成する配線層の数を増やすことにより、スパイラル１つあたりの巻数（同一平面内でのターン数）が増え、インダクタンス値を大きくすることが容易である。

図１３は、ソレノイド型インダクタＭ１の平面図の一例を示す図である。図１３に示すように、第１スパイラル１００及び第２スパイラル２００は、平面視で矩形になっている。

図１４は、第１スパイラル１００の断面図の一例を示す図である。図１５は、第２スパイラル２００の断面図の一例を示す図である。なお、図１４及び図１５において、第１スパイラル１００及び第２スパイラル２００は、５層の配線層を用いて形成されているが、配線層を５層に限定する趣旨ではない。

図１４に示す断面図において、第１スパイラル１００は中心から外側に向けて右回りに形成されている。一方、図１５に示す断面図において、第２スパイラル２００は外側から中心に向けて、右回りに形成されている（第１スパイラルと同一方向）。

ここで、第１スパイラル１００と第２スパイラルの対応関係について説明する。図１６は、第１スパイラル１００と第２スパイラル２００の対応関係を説明するための図である。図１６において、左上の形状が第１スパイラル１００の形状であり、右下の形状が第２スパイラル２００の形状である。

第２スパイラル２００は、第１のスパイラル１００を巻軸を中心にして図中右回りに９０°回転させると共に、巻軸に直交する平面に含まれる水平線を基準に鏡映させ、さらに、必要に応じて縦横比を変更した形状となっている。第１のスパイラル１００と第２のスパイラル２００の対応関係をこのように定めると、第１スパイラル１００の外側端部１０２と、第２スパイラル２００の外側端部２０２と、を互いに対向する位置に配置することができる（図１２参照）。その結果、外側接続部材３００は、外側端部１０２及び外側端部２０２と同一の配線層に位置する直線状の配線とすることができる。

また、第１スパイラル１００及び第２スパイラル２００を構成する配線層のうち最上層の配線層において、第１スパイラル１００及び第２スパイラル２００を構成する配線を、第１スパイラル１００及び第２スパイラル２００の幅（径）に近づけることができる（多層配線層３０の幅を最大限利用する）。このことにより、第１スパイラル１００及び第２スパイラル２００の巻線を長くすることができ、第１スパイラル１００及び第２スパイラル２００を大面積化しなくても、インダクタンス値を増加させることができる。

より詳細には、第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２は、互いに同一の配線層（最上層）において、互いに対向する位置に形成されている。また、第１スパイラル１００の中心側端部１０４と、第２スパイラル２００の中心側端部２０４とは、互いに同一の配線層（中央に位置する配線層、図１４及び１５では下から３層目）で対向する位置に形成されている。

即ち、ソレノイド型インダクタＭ１の巻軸方向から見た場合、外側端部１０２と外側端部２０２は互いに重なっており、中心側端部１０４と中心側端部２０４はついても互いに重なっている。

ここで、第１スパイラル１００の巻線のうち外側端部１０２に繋がる部分と、第２スパイラル２００の巻き線のうち外側端部２０２に繋がる部分とは、互いに直交する方向に延伸している（図１２参照）。第１スパイラル１００の巻線のうち外側端部１０２に繋がる部分は、基板に対して平行に延伸している。また、第２スパイラル２００の巻線のうち外側端部２０２に繋がる部分は、基板に対して垂直に延伸している。外側接続部材３００は、外側端部１０２及び外側端部２０２と同一の配線層に位置する直線状の配線である。また、中心側接続部材４００は、中心側端部１０４及び中心側端部２０４と同一の配線層に位置する直線状の配線である。

第１スパイラル１００は、第１領域１０１内に位置している（図１４参照）。ここで、第１領域１０１は、ソレノイド型インダクタＭ１の巻軸に垂直かつ第１スパイラル１００を含む面のうち、第１スパイラル１００が位置する領域として定義される。詳細には、第１領域１０１は、複数の第１角部と、互いに隣り合う第１角部を繋ぐ複数の第１縁部と、を含んでいる。本実施形態において第１領域１０１の外形線は、第１スパイラル１００の最外周の巻線に沿った矩形として定義される。そして、矩形の４つの角部が、第１角部として定義され、４辺が４つの第１縁部として定義される。

第１スパイラル１００の外側端部１０２は、第１スパイラル１００を構成する配線層の最上層の配線層、かつ、第１領域１０１の角部に位置している。第１スパイラル１００は、外側端部１０２を起点として、最上層の配線層を、第１領域１０１の最外周に沿って可能な限り延伸してから、第１領域１０１の縁に沿って巻軸を中心に一周巻かれ、最上層より１つ下の配線層のうち一周目の終端部に位置する部分（外側端部１０２の直下）に戻る。さらに、第１スパイラル１００は、一周目の終端部に位置する部分（外側端部１０２の１つ下の配線層のうち外側端部１０２の直下）を起点として、二周目が、一周目の内側に沿って、巻軸を中心に巻かれる。これを繰り返し、第１スパイラル１００は、外側端部１０２から中心側端部１０４まで、巻軸を中心に複数回巻かれる。

第２スパイラル２００は、第２領域２０１内に位置している（図１５参照）。第２領域２０１は、ソレノイド型インダクタＭ１の巻軸に垂直かつ第２スパイラル２００を含む面のうち、第２スパイラル２００が位置する領域として定義される。詳細には、第２領域２０１は、複数の第２角部と、互いに隣り合う第２角部を繋ぐ複数の第２縁部と、を含んでいる。本実施形態において第２領域２０１の外形線は、第２スパイラル２００の最外周の巻線に沿った矩形として定義される。そして、矩形の４つの角部が、第２角部として定義され、４辺が４つの第２縁部として定義される。

第２スパイラル２００も、第１スパイラルと同様に各配線層を可能な限り有効に使って延伸し、巻かれる。以上のように、第１スパイラル１００及び第２スパイラル２００は、いずれも各配線層を可能な限り有効に使って延伸して巻かれる。その結果、巻線を長くすることができる。

ソレノイド型インダクタＭ１は、中心から外側に向かって巻かれている第１スパイラル１００と、外側から中心に向かって巻かれている第２スパイラル２００と、を含んで構成される。そのため、第１スパイラル１００及び第２スパイラル２００は、外側端部１０２及び２０２同士、又は、中心側端部１０４及び２０４同士を直列に接続されることになる。従って、隣り合う第１スパイラル１００及び第２スパイラル２００を接続する構造が単純化できる。その結果、ソレノイド型インダクタＭ１を形成する第１スパイラル１００及び第２スパイラル２００の数を簡単に増減できる。

次に、上記のソレノイド型インダクタＭ１を複数使用した可変インダクタ１１について説明する。図１７は、可変インダクタ１１の構成の一例を示す斜視図である。

可変インダクタ１１は、ソレノイド型インダクタＭ１〜Ｍｎを直列接続し、各ソレノイド型インダクタＭ１〜Ｍｎに対応して制御回路となるトランジスタＴ１〜Ｔｎを配置したインダクタである。

図１７においては、各ソレノイド型インダクタＭ１〜Ｍｎの第１スパイラル１００の最下層における配線とトランジスタＴ１〜Ｔｎのソース電極を接続している。さらに、第１の実施形態におけるトランジスタＴ１〜Ｔｎと同様に、各トランジスタＴ１〜Ｔｎのドレイン電極を共通接続すると共に、出力端子としている。なお、図１７においては、便宜上、トランジスタＴ１及びＴ２のドレイン電極と出力端子間の配線は図示していない。また、トランジスタＴ１〜Ｔｎのゲート電極と選択回路２０（図１７において図示せず）を接続する。

図１８は、図１７に示す可変インダクタ１１のうちソレノイド型インダクタＭ１に相当する部分を巻軸に平行に断面した断面図の一例を示す図である。図１８に示すように、トランジスタＴ１は半導体基板４０に形成され、ソース電極と第１スパイラル１００の配線のうち、最下層に形成される配線と接続される。

なお、可変インダクタ１１の制御及び動作については、第１の実施形態における可変インダクタ１０の制御及び動作と同一のため、説明は省略する。

以上のように、隣り合うスパイラル同士を接続する際に、可能な限り最大の巻き方になるソレノイド型インダクタＭ１〜Ｍｎを直列に接続し、可変インダクタ１１を構成する。その結果、複数のソレノイド型インダクタＭ１〜Ｍｎを含む可変インダクタ１１の可変範囲を広げることが可能になる。

また、ソレノイド型インダクタＭ１〜Ｍｎとその制御回路であるトランジスタＴ１〜Ｔｎを一体として形成しているため、可変範囲が広く、かつ、インダクタを可変にする際に必要な領域を最小化した可変インダクタ１１を得ることができる。

ここで、ソレノイド型インダクタＭ１の構成には様々な形態が考えられる。以下、その説明をする。

図１９は、第１スパイラル１００の断面図の一例を示す図である。図２０は、第２スパイラル２００の断面図の一例を示す図である。図１９に示すように、ソレノイド型インダクタＭ１の第１スパイラル１００の外側端部１０２は、第１スパイラル１００を構成する配線層の最下層の配線層、かつ、第１スパイラル１００の断面の角部に位置していてもよい。この場合、図２０に示すように、第２スパイラル２００の外側端部２０２も、第２スパイラル２００を構成する配線層の最下層の配線層に位置する。従って、外側接続部材３００も最下層の配線層に位置することになる。

このように、第１スパイラル１００の外側端部１０２及び第２スパイラル２００の外側端部２０２が、最下層に位置する場合であっても、第１スパイラル１００及び第２スパイラル２００は、いずれも各配線層を可能な限り有効に使って延伸して巻かれ、巻線を長くすることができる。この場合の第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状は、図２１のようになる。

図２２は、第１スパイラル１００の断面図の一例を示す図である。図２３は、第２スパイラル２００の断面図の一例を示す図である。図２２及び図２３に示すように、ソレノイド型インダクタＭ１の巻軸方向から見た場合に、第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２とが、互いに逆側に位置していてもよい。

この場合の第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状は、図２４のようになる。

上述した各例では、外側端部１０２は第１領域１０１（図１４参照）の角部に位置しており、外側端部２０２は第２領域２０１（図１５参照）の角部に位置している。しかし、外側端部１０２及び１０３の位置には、様々な場所が考えられる。例えば、外側端部１０２及び１０３の位置が、互いに対向しておらず、配線の途中が外側端部１０３であってもよい。

この場合の第１スパイラル１００と第２スパイラル２００を接続したソレノイド型インダクタＭ１の形状は、図２５のようになる。

なお、ソレノイド型インダクタＭ１の第１スパイラル１００と第２スパイラル２００をどのように配置し、接続するかは、ソレノイド型インダクタＭ１が用いられる半導体装置の構造によって適宜選択する。例えば、ソレノイド型インダクタＭ１が図２１や図２４に示す構造を有する場合には、ソレノイド型インダクタＭ１を構成する巻線を最大限長くすることができる。

一方、他の配線のレイアウトを考慮した場合には、図２５のような構造を採用した方がよい場合もある。いずれの場合においても、ソレノイド型インダクタＭ１を構成する巻線を長くすることができる点は共通する。

ここで、図１７の斜視図において、トランジスタＴ１〜Ｔｎは、スパイラル方向に平行（巻軸方向に垂直）に配置され、第１スパイラル１００の最下層の配線と接続されている。しかし、第１スパイラル１００と第２スパイラル２００の接続を図２１のようにする場合（第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２が、最下層に位置する場合）、トランジスタＴ１〜Ｔｎには、スパイラルの外側に配線を伸ばす配置と内側を抜ける配置が考えられる。

図２６は、可変インダクタ１１の斜視図の一例を示す図である。図２７は、可変インダクタ１１の平面図の一例を示す図である。図２６の各ソレノイド型インダクタは、最下層において、第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２が接続されている。さらに、トランジスタＴ１〜Ｔｎが、各ソレノイド型インダクタＭ１〜Ｍｎのスパイラルの外側に配置されている。このトランジスタＴ１〜Ｔｎは、第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２を接続する配線（外側接続部材３００）とビアを介して接続されている。

このように、各ソレノイド型インダクタＭ１〜Ｍｎのスパイラルの外側にトランジスタを配置すると、トランジスタが持つ容量の影響が排除され、各ソレノイド型インダクタＭ１〜Ｍｎにおける寄生容量が減少する。寄生容量が減少すれば、各ソレノイド型インダクタＭ１〜Ｍｎの自己共振周波数を高くすることが可能になるため、より高周波領域での動作が可能になる。

図２８は、可変インダクタ１１の平面図の一例を示す図である。図２８においては、各ソレノイド型インダクタＭ１〜Ｍｎに対応するトランジスタＴ１〜Ｔｎが、各ソレノイド型インダクタＭ１〜Ｍｎのスパイラルの内側に配置されている。トランジスタＴ１〜Ｔｎは、第１スパイラル１００の外側端部１０２と第２スパイラル２００の外側端部２０２を接続する配線（外側接続部材３００）とビアを介して接続されている。

このように、ソレノイド型インダクタＭ１〜Ｍｎに対応するトランジスタＴ１〜Ｔｎをスパイラルの内側に配置することによって、可変インダクタ２１の全体の大きさを縮小することができる。

以上のように、隣り合うスパイラル同士を接続する際に、可能な限り最大の巻き方になるようなソレノイド型インダクタＭ１〜Ｍｎを直列に接続し、可変インダクタ１１を構成する。その結果、複数のソレノイド型インダクタＭ１〜Ｍｎを含む可変インダクタ１１の可変範囲を広げることが可能になる。

また、各ソレノイド型インダクタＭ１〜Ｍｎとその制御回路であるトランジスタＴ１〜Ｔｎを一体として形成しているため、可変範囲が広く、かつ、インダクタを可変にする際に必要な領域を最小化した可変インダクタ１１を得ることができる。即ち、可変インダクタ２１を含む半導体装置２のチップ面積削減に対する効果がより顕著になる。

なお、本願発明者による先出願（２０１１年４月１２日出願の特願２０１１−８８６００号）において、本実施形態に係るソレノイド型インダクタを詳細に説明している。上記の特願２０１１−８８６００号の開示は、本書に引用をもって繰り込むものとする。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。本実施形態では、第１及び第２の実施形態において説明した可変インダクタ１０又は１１を用いた可変トランス５０を含む半導体装置３について説明する。

図２９は、本実施形態に係る可変トランス５０を含む半導体装置３の構成の一例を示す図である。図２９において図４と同一構成要素には、同一の符号を表し、その説明を省略する。

可変トランス５０は、１次コイル５１と、２次コイル５２、選択回路２０から構成される。可変トランス５０では、１次コイル５１の巻数を可変にすることによって、可変トランスを実現する。

１次コイル５１として、第１及び第２の実施形態で説明した、ソレノイド型インダクタ（コイル）を用いる。即ち、多層配線層３０を利用して、複数のソレノイド型コイルを形成し、各ソレノイド型コイルに制御回路（トランジスタ）を付し、制御回路を適宜制御することによって、１次コイル５１と２次コイル５２の巻数比を変更する。巻数比を変更することで、可変トランス５０の周波数特性や結合係数といった特性を変更する。

次に、可変トランス５０の具体的構成について、説明する。ここでは、可変トランス５０の形態のうち、１次コイル５１が２次コイル５２を包含する形態と、１次コイル５１と２次コイル５２が互いに一部包含（抱き合わせ）する形態について説明する。

初めに、１次コイル５１が２次コイル５２を包含する形態について説明する。図３０は、可変トランス５０の構成の一例を示す平面図である。図３０に示す可変トランス５０は、１次コイル５１が２次コイル５２を包含する形状となっている。

図３１は、図３０のＡ−Ａ´断面の一例を示す断面図である。１次コイル５１及び２次コイル５２は、２次コイル５２の方が１次コイル５１よりも小径である点を除けば、同じ構成を備えている。また、図３０では、１次コイル５１及び２次コイル５２の巻軸方向で見た場合、１次コイル５１を構成する第１スパイラル５１０と、２次コイル５２を構成する第１スパイラル５２０と、をずらしている。

しかし、図３１に示すように、第１スパイラル５１０と、第１スパイラル５２０とを、同一の断面内に位置させてもよい。さらに、１次コイル５１の最下層において、制御回路となるトランジスタを配置する。なお、図２９において、トランジスタは１次コイル５１の全ての第１スパイラル５１０に接続することも、一定間隔おきに接続することも可能である。トランジスタをどのような間隔で設置するかは、可変トランス５０を使用する回路に応じて適宜変更する。

可変トランス５０における巻数比を所望の値とするために、各トランジスタのオン・オフを制御する。その際の制御は、第１の実施形態における制御と同様のため説明は省略する。

次に、１次コイル５１と２次コイル５２が互いに一部包含（抱き合わせ）する形態について説明する。

図３２は、可変トランス５０の構成の一例を示す平面図である。図３２に示す可変トランス５０は、１次コイル５１と２次コイル５２が、互いに一部を包含する形状となっている。

図３３は、図３２におけるＢ−Ｂ´断面の一例を示す断面図である。図３４は、図３２におけるＣ−Ｃ´断面の一例を示す断面図である。これらの図に示す例において、１次コイル５１を構成する第１スパイラル５１１と、２次コイル５２を構成する第１スパイラル５２１は、同一面内に形成されている。

詳細には、２次コイル５２を構成する第１スパイラル５２１は、１次コイル５１を構成する第１スパイラル５１１を、巻軸を回転中心として１８０°回転させた回転体と同一、又は、当該回転体の縦横比を変えた形状である。

また、１次コイル５１を構成する第２スパイラル５１２と、２次コイル５２を構成する第２スパイラル５２２は、同一面内に形成されている。詳細には、２次コイル５２を構成する第２スパイラル５２２は、１次コイル５１を構成する第２スパイラル５１２を、巻軸に直交する平面に含まれる水平線を基準に１８０°回転させた回転体と同一、又は、当該回転体の縦横比を変えた形状である。

さらに、１次コイル５１の最下層において、制御回路となるトランジスタを配置する。ここでも、トランジスタの配置は可変トランス５０を使用する回路に応じて適宜変更する。

なお、本実施形態では、可変トランス５０の１次コイルとして、第１及び第２の実施形態で説明した可変インダクタ１０又は１１を使用する場合を説明した。しかし、可変トランス５０の２次コイルに対しても可変インダクタ１０及び１１を使用することも可能である。その場合には、可変トランス５０の巻数比に関する選択の自由が大きく広がる。

以上のように、２つのソレノイド型コイルによってトランスを構成し、さらに、半導体基板の最下層において、制御回路となるトランジスタを配置する。その結果、可変範囲が広く、かつ、配置効率のよい可変トランスを得ることができる。

［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。本実施形態においては、第１及び第２の実施形態において説明した可変インダクタ１０又は１１を用いたＰＬＬ回路６０を含む半導体装置４について説明する。

図３５は、本実施形態に係る半導体装置４の構成の一例を示す図である。半導体装置４は、ＰＬＬ回路６０を含んで構成される。ＰＬＬ回路６０は、位相比較器６１と、チャージポンプ６２と、ループフィルタ６３と、電圧制御発振器６４と、分周回路６５から構成されている。

ＰＬＬ回路６０は、位相比較器６１において基準クロックＲＥＦ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫの位相差を検出し、チャージポンプ６２により昇圧した後にループフィルタ６３においてＤＣ電圧に変換する。電圧制御発振器６４では、ＤＣ電圧に比例した周波数の出力を行なう。

電圧制御発振器６４の出力は、分周回路６５により分周されてフィードバッククロックＦＢ＿ＣＬＫとして使用される。ここで、電圧制御発振器６４における発振周波数の変更方式には、ＭＯＳトランジスタを可変容量素子として扱い、このトランジスタ（容量素子）とインダクタで発振回路を構成することが多い。

図３６は、トランジスタを可変容量素子として発振回路を構成した電圧制御発振器６４ａの一例を示す図である。図３６の電圧制御発振器６４ａは、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１乃至ＮＭ０４と、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１及びＰＭ０２と、インダクタＬ０１から構成されている。インダクタＬ０１は可変インダクタではない。

Ｎチャンネル型ＭＯＳトランジスタＮＭ０１及びＮＭ０２のソース端子は互いに共通接続され、接地端子ＧＮＤと接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のゲート端子は、Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０１のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０１のドレイン端子、インダクタＬ０１の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のゲート端子と接続されている。

同様に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０２のドレイン端子は、Ｐチャンネル型ＭＯＳトランジスタＰＭ０２のドレイン端子、インダクタＬ０１の他の一端と、Ｎチャンネル型ＭＯＳトランジスタＮＭ０４のゲート端子と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３のドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０４も同様に、ドレイン端子、ソース端子、バックゲート端子は共通接続されている。Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の共通接続された端子は、互いに接続され、電圧制御信号入力端子Ｖｉｎと接続されている。

Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４は、ゲート端子とバックゲート端子間を容量とする可変容量素子として振る舞い、インダクタＬ０１と発振回路を構成することによって差動クロックを生成する。また、電圧制御信号入力端子Ｖｉｎに印加する電圧（以下、電圧制御信号ＶＣＮＴと呼ぶ）を変化させることで、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４のゲート・バックゲート間電圧が変化し、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４の容量値が変化する。その結果、電圧制御信号ＶＣＮＴにより発振周波数を変化させることができる。

このように、電圧制御発振器では、インダクタのインダクタンス値は固定し、ＭＯＳトランジスタを可変容量素子として発振周波数を変更することが多い。しかし、ＭＯＳトランジスタの容量の可変範囲は限られており、電圧制御発振器の可変範囲を制限している。

そこで、第１及び第２の実施形態で説明した可変インダクタ１０又は１１を、上述のインダクタＬ０１に代えて使用する。

図３７は、電圧制御発振器６４の回路構成の一例を示す図である。図３７において、図３６と同一の構成要素には同一の符号を付し、説明を省略する。図３６に示す電圧制御発振器６４ａと図３７に示す電圧制御発振器６４の相違点は、インダクタＬ０１を可変インダクタ１０に、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４をコンデンサＣ０１に、それぞれ置き換えた点である。さらに、電圧制御信号入力端子Ｖｉｎと選択回路２０を接続している。

電圧制御発振器６４は、電圧制御信号ＶＣＮＴを選択回路２０により受け付け、電圧制御信号ＶＣＮＴに基づいて可変インダクタ１０のインダクタンス値を選択する。その結果、発振周波数帯域が広いＰＬＬ回路６０を提供することができる。

なお、電圧制御発振器６４の構成をＭＯＳトランジスタによる可変容量素子と可変インダクタ１０又は１１の組み合わせとすることができる。その場合には、選択回路２０の機能を拡張した選択回路２１を使用する（図３８参照）。選択回路２１では、電圧制御信号ＶＣＮＴに基づいて、Ｎチャンネル型ＭＯＳトランジスタＮＭ０３及びＮＭ０４のゲート・バックゲート間電圧を制御するか、又は、可変インダクタ１０のインダクタンス値を変更するか適宜選択する。その結果、可変周波数帯域を持ちながら、発振周波数を高精度に制御可能なＰＬＬ回路６０を提供することができる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１〜４ 半導体装置
１０、１１ 可変インダクタ
２０、２１ 選択回路
３０ 多層配線層
４０ 半導体基板
５０ 可変トランス
５１ １次コイル
５２ ２次コイル
６０ ＰＬＬ回路
６１ 位相比較器
６２ チャージポンプ
６３ ループフィルタ
６４、６４ａ 電圧制御発振器
６５ 分周回路
１００、５１０、５１１、５２０、５２１ 第１スパイラル
１０１ 第１領域
１０２、２０２ 外側端部
１０４、２０４ 中心側端部
２００、５１２、５２２ 第２スパイラル
２０１ 第２領域
３００ 外側接続部材
４００ 中心側接続部材
Ｃ０１ コンデンサ
ＮＭ０１〜ＮＭ０４ Ｎチャンネル型ＭＯＳトランジスタ
Ｌ０１ インダクタ
Ｌ１〜Ｌｎ、Ｍ１〜Ｍｎ ソレノイド型インダクタ
ＰＭ０１、ＰＭ０２ Ｐチャンネル型ＭＯＳトランジスタ
Ｔ１〜Ｔｎ トランジスタ

Claims (12)

1. 多層配線層と、
   前記多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、
   少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、
   を含む可変インダクタを備えることを特徴とする半導体装置。
2. 前記制御回路は、前記多層配線層と接続される半導体基板上に形成される半導体素子により構成されており、前記半導体素子は、前記ソレノイド型インダクタと、前記多層配線層の最下層の配線において接続されている請求項１の半導体装置。
3. さらに、前記制御回路と接続され、前記制御回路に、前記ソレノイド型インダクタの状態を活性化させる、又は、非活性化させる選択回路を備える請求項１又は２の半導体装置。
4. 前記複数のソレノイド型インダクタは、それぞれ直列接続され、前記複数のソレノイド型インダクタの出力端のうち、少なくても２以上の出力端を共通接続し、前記可変インダクタの出力端子とする請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記ソレノイド型インダクタは、
   それぞれが巻線部を有する第１スパイラル及び第２スパイラル、並びに前記第１スパイラルの前記巻線部及び前記第２スパイラルの前記巻線部を、外側の端部同士、又は、中心側の端部同士で接続する接続部と、を備えており、
   前記第１スパイラルは、前記巻軸と平行な第１の方向から見た場合、中心から外側に向かって第１の回転方向に巻かれており、
   前記第２スパイラルは、前記第１の方向から見た場合、外側から中心に向かって前記第１の回転方向に巻かれており、
   前記第１スパイラル及び前記第２スパイラルは、前記巻線部のうち前記外側の端部に繋がる部分が、一方のスパイラルでは前記多層配線層に平行に延伸しており、他方のスパイラルでは前記基板に直行に延伸している請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記第２スパイラルは、前記第１スパイラルを、前記巻軸に直交する平面に含まれる水平線を基準に鏡映させ、前記巻軸を中心に回転させ、かつ縦横比を変更した形状である請求項５の半導体装置。
7. 前記第１スパイラルの前記外側の端部は、前記巻軸に垂直かつ前記第１スパイラルを含む面のうち前記第１スパイラルが位置し、複数の第１角部及び前記複数の第１角部を繋ぐ第１縁部を複数有する第１領域の一つの前記第１角部に位置し、
   前記第２スパイラルの前記外側の端部は、前記巻軸に垂直かつ前記第２スパイラルを含む面のうち前記第２スパイラルが位置し、複数の第２角部及び前記複数の第２角部を繋ぐ第２縁部を複数有する第２領域の一つの前記第２角部に位置する請求項５又は６の半導体装置。
8. 前記第１スパイラルは、前記外側の端部を起点として、前記最上層の配線層を前記第１領域の前記第１縁部に沿って可能な限り延伸してから、残りの前記第１縁部に沿って前記複数の第１角部を経由して前記巻軸を中心に一周巻かれ、その後、前記最上層の配線層の一つ下の配線層のうち前記一周目の終端部に位置する部分を起点として、前記巻軸を中心に一周巻かれ、これが繰り返されることにより、前記外側の端部から前記中心側の端部まで複数回巻かれており、
   前記第２スパイラルは、前記外側の端部を起点として、前記第２領域の前記第２縁部に沿って可能な限り真下に向けて延伸してから、残りの前記第２縁部に沿って前記複数の第２角部を経由して前記巻軸を中心に一周巻かれ、その後、前記最上層の配線層のうち前記外側の端部の内側に位置する部分を起点として、前記巻軸を中心に一周巻かれ、これが繰り返されることにより、前記外側の端部から前記中心側の端部まで複数回巻かれている請求項７の半導体装置。
9. 第１のコイル、及び／又は、第２のコイルは、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含み、
   前記第１及び第２のコイルにより構成される可変トランスを備えることを特徴とする半導体装置。
10. 前記第１及び第２のコイルの少なくとも一方の巻き軸は、他方の中を通っており、前記第１及び第２のコイルは、いずれも、それぞれが巻線部を有するスパイラルを備えており、前記第２のコイルの前記スパイラルは、前記第１のコイルの前記スパイラルよりも小径である請求項９の半導体装置。
11. 前記第１のコイルは、巻軸が、前記多層配線層が形成される基板と平行であり、
    前記第２のコイルは、巻軸が、前記多層配線層が形成される基板と平行であって、
    前記第１及び第２のコイルの少なくとも一方の巻き軸は、他方の中を通っており、前記第１及び第２のコイルは、いずれも、それぞれが巻線部を有する第１スパイラル及び第２スパイラル、並びに前記第１スパイラルの前記巻線部及び前記第２スパイラルの前記巻線部を、外側の端部同士、または中心側の端部同士で接続する接続部を備えており、
    前記第１スパイラルは、前記巻軸と平行な第１の方向から見た場合、中心から外側に向かって巻かれており、
    前記第２スパイラルは、前記第１の方向から見た場合、外側から中心に向かって巻かれており、
    前記第１のコイルの前記第１スパイラルを含む平面は、前記第２のコイルの前記第１スパイラルを含んでおり、
    前記第１のコイルの前記第１スパイラルは、前記第２のコイルの前記第１スパイラルを、前記巻軸を回転中心として１８０°回転させた回転体と同一、または当該回転体の縦横比を変えた形状を備えており、
    前記第１のコイルの前記第２スパイラルを含む平面は、前記第２のコイルの前記第２スパイラルを含んでおり、
    前記第１のコイルの前記第２スパイラルは、前記第２のコイルの前記第２スパイラルを、前記巻軸を回転中心として１８０°回転させた回転体と同一、または当該回転体の縦横比を変えた形状である請求項９の半導体装置。
12. 容量と、
    多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタと、
    で構成される電圧制御発振器を含むＰＬＬ回路を備えることを特徴とする半導体装置。