JP7222248B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路、特に、基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する金属層の間に挟まれたビア層を有する半導体集積回路に関する。
そのような半導体集積回路は、ＩＣ（Integrated Circuit；集積回路）チップの形で提供されてよく、ＩＣチップは、オンチップの回路（ＩＣチップで実装される。）がオフチップの回路（ＩＣチップの外に実装されるがそれに接続される。）と接続され得るようにＩＣパッケージの部分として提供されてよい。これに関連して、ＩＣチップは、ＩＣパッケージのパッケージ基板上にマウントされてよい。
文脈によって、図１は、半導体集積回路として実装され得る従前考えられてきたＬＣ電圧制御発振器（ＶＣＯ）回路１（以降、単にＬＣ－ＶＣＯ。すなわち、その機能は、誘導部品（Ｌ）及び容量部品（Ｃ）に基づく。）の概略図である。ＬＣ－ＶＣＯ１は、ＣＭＯＳ ＬＣ－ＶＣＯであり、図１（ａ）で具体的に示されている。ＬＣ－ＶＣＯの一部は、図１（ｂ）で更に詳細に示されている。
ＬＣ－ＶＣＯ１は、電流源２と、一対の交差結合されたトランジスタ（ＰＭＯＳ ＭＯＳＦＥＴ）４及び６と、キャパシタ８と、インダクタ１０と、一対の直列接続された可変キャパシタ１２及び１４と、スイッチドキャパシタ回路１６と、一対の交差結合されたトランジスタ（ＮＭＯＳ ＭＯＳＦＥＴ）１８及び２０と、抵抗器２２とを有する。
電流源２は、高電圧源（例えば、ＶＤＤ）とテイルノード２４との間に接続され、抵抗器２２は、低電圧源（例えば、ＧＮＤ又は接地）とテイルノード２６との間に接続される。第１及び第２の並列電流経路２８及び３０は、テイルノード２４及び２６の間に設けられる。
交差結合されたトランジスタ４及び６は、第１及び第２の経路２８及び３０に夫々設けられ、それらのソース端子はテイルノード２４へ接続され、それらのゲート端子はお互いのドレイン端子へ接続される。交差結合されたトランジスタ１８及び２０は、第１及び第２の経路２８及び３０に夫々設けられ、それらのソース端子はテイルノード２６へ接続され、それらのゲート端子はお互いのドレイン端子へ接続される。
中間ノード３２及び３４は、第１及び第２の経路２８及び３０で夫々画定される。中間ノード３２は、トランジスタ４及び１８のドレイン端子間に画定され、中間ノード３４は、トランジスタ６及び２０のドレイン端子間に画定される。中間ノード３２及び３４は、ＬＣ－ＶＣＯ１の出力部として機能し得る。
キャパシタ８、インダクタ１０、一対の直列接続された可変キャパシタ１２及び１４、並びにスイッチドキャパシタ回路１６は、中間ノード３２及び３４の間に並列に接続されている。
図１（ｂ）に示されるように、スイッチドキャパシタ回路１６は、キャパシタ３６と、トランジスタ（ＮＭＯＳ ＭＯＳＦＥＴ）３８と、キャパシタ４０と、インバータ（例えば、ＣＭＯＳインバータ）４２と、抵抗器４４及び４６とを有する。キャパシタ３６、トランジスタ３８、及びキャパシタ４０は、その順序で、中間ノード３２及び３４の間に直列に接続される。トランジスタ３８のゲート端子は、制御信号ＣＴ（デジタル信号であってよい。）によって制御されるよう接続される。制御信号ＣＴはまた、キャパシタ３６とトランジスタ３８との間に画定された中間ノード４８へインバータ４２及び抵抗器４４を介して供給されるとともに、トランジスタ３８とキャパシタ４０との間に画定された中間ノード５０へインバータ４２及び抵抗器４６を介して供給される。
動作中、トランジスタ３８は、制御信号ＣＴのための選択されたコードに応じてオン及びオフされる。異なるコードは異なる周波数帯域に対応する。可変キャパシタ（バラクタ）１２及び１４は、関心のある選択された周波数帯域において周波数を微調整するために使用される。
ＬＣ－ＶＣＯ１は、高いキャパシタンス（すなわち、大きいＣ）を有するようキャパシタ８に求め、更には、タンク回路の部分として広範な同調範囲のために、スイッチドキャパシタ回路１６を必要とする。
キャパシタ８は、オフチップの素子として設けられて（例えば、ＩＣパッケージのパッケージ基板上でディスクリート部品として設けられて）よく、ＬＣ－ＶＣＯ１の残りは、オンチップ回路として実装される（ＩＣチップにおいて実装される）と考えられてきた。しかし、そのようなオフチップのキャパシタは比較的高価であり、そのようなオフチップ部品を使用することは、それらの部品が望まれていない設計／面積／集積オーバーヘッドを構成することから、更に好ましくない。
また、キャパシタ８は、ＬＣ－ＶＣＯ１の残りとともにオンチップで設けられてもよく（なお、本発明者は、インダクタ１０を、オフチップの“パッケージド”インダクタとして設けることを考えている。）、例えば、必要とされる高いキャパシタンスを設けるよう複数の単位ＭＯＭ（Metal-Oxide-Metal）セルから構成されて長さが増大されたＭＯＭキャパシタとして実装されることも考えられてきた。そのようなＭＯＭキャパシタは、半導体集積回路（すなわち、ＩＣチップ）の金属層の積層構造において複数の金属層によって形成され、関連する金属層の間に設けられたビア層（金属間誘電体）内のビアと必要に応じて接続された相互嵌合（inter-digitated）マルチフィンガー（multi-finger）キャパシタと見なされてよい。しかし、そのような技術を使用するＬＣ－ＶＣＯ１はまた、不満足であると分かっている。
上記の問題に対処することが望ましい。
本発明の第１の態様の実施形態に従って、基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
キャパシタが、前記上向き方向において順序付けられた少なくとも第１の金属層、第２の金属層及び第３の金属層において実装される金属構造体から形成され、
前記金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記幅は、３つの幅範囲のうちの１つの範囲内にあり、前記３つの幅範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
前記第２の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
前記第３の金属層に形成されるストリップは、前記高位幅範囲にある幅を有する、
半導体集積回路が提供される。
前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される。
前記第１のくし形配置は、アレイにおいて配置されてよい。前記第２のくし形配置は、アレイにおいて配置されてよい。前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわってよい。
前記第２のくし形配置の夫々は、比較的小さい断面積を有するビアによって、その対応する第１のくし形配置に接続されてよい。前記第３の金属層に形成されるストリップは、比較的大きい断面積を有するビアによって、対応する第２のくし形配置に接続されてよく、前記断面積は、前記層と平行に延在する。
前記第３の金属層は、前記複数の金属層の中の最上位金属層であってよい。前記第３の金属層は、ルーティング層であってよく、前記第３の金属層に形成されるストリップは、ルーティングである。前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層であってよい。複数の前記第１、前記第２及び前記第３の金属層が存在してよい。
前記第３の金属層に形成されるストリップは、前記キャパシタの端子の延長を形成してよい。前記第１のくし形配置及び前記第２のくし形配置は、前記キャパシタの分散されたプレートを形成してよい。
前記キャパシタは、第１のキャパシタであってよい。前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有してよい。前記第１のキャパシタが形成される層は、上位金属層であってよく、前記第１のキャパシタを形成する金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされる。第２のキャパシタは、下位金属層に実装された金属構造体から形成されてよく、該金属構造体は、前記第２のキャパシタが当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる。
前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有してよい。前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成されてよく、該重なり領域は前記複数の金属層と平行である。シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成されてよく、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在してよい。
前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いていてよい。
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品であってよい。前記回路は、ＬＣ電圧制御発振器回路であってよく、前記第１のキャパシタは、比較的高いキャパシタンスを有してよい。前記第２のキャパシタは、比較的低いキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分であってよい。
本発明の第２の態様の実施形態に従って、基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
第１の端子及び第２の端子を備えたキャパシタが、第３の金属層を含みながら、前記上向き方向において順序付けられた第１の金属層、第２の金属層及び前記第３の金属層のうちの少なくとも２つで実装された金属構造体から形成され、該金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記第３の金属層におけるストリップは、前記キャパシタの端子の延長を形成し、前記ストリップの幅は、前記端子により近いストリップが、前記金属構造体に沿って前記端子から更に離れたストリップよりも広いように順序付けられる、
半導体集積回路が提供される。
本発明の第３の態様の実施形態に従って、基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
第１のキャパシタは、上位金属層に実装された金属構造体から形成され、該金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされ、
第２のキャパシタは、下位金属層に実装された金属構造体から形成され、該金属構造体は、前記第２のキャパシタが当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる、
半導体集積回路が提供される。
本発明の第４の態様の実施形態に従って、基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
第１の端子及び第２の端子を備えたキャパシタが、前記複数の金属層で実装された金属構造体から形成され、前記キャパシタは、前記層と平行な当該半導体集積回路の領域にわたって分布し、
前記金属構造体は、ルーティング層である最上位金属層において、前記第１の端子の第１の延長として機能する、前記領域にわたって延在する１つ以上のルーティングと、前記第２の端子の第２の延長として機能する、前記領域にわたって延在する１つ以上のルーティングとを有し、前記最上位金属層の下にある１つ以上の金属層において、前記キャパシタの分散された第１のプレートをまとまって形成する第１のトラック網と、前記キャパシタの分散された第２のプレートをまとまって形成する第２のトラック網を有し、前記第１のトラック網を前記第１の延長へ接続し、前記第２のトラック網を前記第２の延長へ接続するビアを有する、
半導体集積回路が提供される。
これより、一例として、添付の図面が参照される。
従前考えられてきたＬＣ電圧制御発振器回路の概略図である。 従前考えられてきたオンチップＭＯＭキャパシタの概略図である。 他の、従前考えられてきたオンチップＭＯＭキャパシタの概略図である。 集積回路を実装する場合に採用され得る層状構造の例の概略図である。 本発明を具現する高Ｑキャパシタの代表部分を示す概略図である。 本発明を具現する高Ｑキャパシタの代表部分を示す概略図である。 本発明を具現する高Ｑキャパシタの代表部分を示す概略図である。 本発明を具現する高Ｑキャパシタの概略図である。 本発明を具現する高Ｑキャパシタの概略図である。 図８及び９の高Ｑキャパシタを備えたＬＣ電圧制御発振器回路を理解するのに有用な概略図である。 図１のＬＣ電圧制御発振器回路で使用される、特定の金属層に形成されたシールドの概略図である。
従前考えられてきたオンチップＭＯＭキャパシタは、有意に高い十分なＱ（Quality）値を有さず、このことは、それらが用いられる回路の性能を劣化させると考えられてきた。図１のＬＣ－ＶＣＯ１におけるキャパシタ８の例は、そのキャパシタが十分に大きい場合には、ＬＣ－ＶＣＯ１の性能が特定の高精度用途にとって十分であるための非常に高いＱ値を有する必要があるということで、便宜的な実行例として進められる。
そのような従前考えられてきたオンチップＭＯＭキャパシタは、全体のＭＯＭ構造の分布抵抗の直列接続に起因する比較的高い抵抗をあいにく有している（よって、それらは、高い十分なＱ値を有さない。）。
図２は、例として、従前考えられてきたオンチップＭＯＭキャパシタ５０の概略図である。接続パッドＡ５２及びＢ５４は、キャパシタ５０の端子としての役割を効果的に果たし、それらの端子から延在するトラック５６及び５８は、それらの端子の延長として、更には、分散されたキャパシタプレートとして機能する（それらはお互いと平行に接近して走っている。）。代表ノードＮａ（パッドＡ５２用）及びＮｂ（パッドＢ５４用）は、下の等価図５９との対応のために、示されている。示されるように、直列抵抗は、この配置に基づき比較的高くなる。トラック５６及び５８を形成する金属構造体は、比較的小さい幅（及び断面）、ひいては比較的高い抵抗を有している。
図３は、例として、他の従前考えられてきたオンチップＭＯＭキャパシタ６０の概略図である。接続パッドＡ５２及びＢ５４は、先と同じく、キャパシタ５０の端子としての役割を効果的に果たし、それらの端子から延在するトラック５６及び５８は、それらの端子の延長としての役割を果たす。相互嵌合されたくし形配置の繰り返しセル６４は、分散されたキャパシタプレートとしての役割を果たすよう、必要に応じてトラック５６及び５８へ接続される（くし形配置のフィンガー６４はお互いと平行に接近して走っている。）。先と同じく、トラック５６及び５８を形成する金属構造体は、比較的小さい幅（及び断面）を有している。繰り返しセル６４を形成する金属構造体は、より一層小さい幅（及び断面）を有している。よって、等価直列抵抗は、図２のものよりも高い。更に、夫々の方向において面積制限が通常はある（ＭＯＭキャパシタのサイズは製造ルールによって制限される可能性がある）ので、直列抵抗は相当により高くなる。接続される単位キャパシタの数が増えるほど、直列抵抗はますます高くなる。
それらの問題に対処するために、大まかに言うと、本発明者は、特定の構造（以下で更に詳細に記載される。）を有するとともに、半導体集積回路（ＩＣチップ）の積層構造の上位金属層を使用し、上向き方向が基板から金属層を通って定義されるＭＯＭキャパシタ（以降、高Ｑキャパシタ）としてオンチップキャパシタを実装することを考えてきた。このことは、高Ｑキャパシタに付随する抵抗が劇的に低減され、そのＱ値が結果的により満足な値に増大されることを可能にする。
また、上位金属層で高Ｑキャパシタを実装することによって、関連する集積回路（例えば、チップ）の面積をより良く使用するよう下位層でより小さい（キャパシタンスがより低い）キャパシタ（又は他の構成要素）を実装することが可能である。例えば、図１のＬＣ－ＶＣＯ１を見ると、キャパシタ８は高Ｑキャパシタに対応してよく、キャパシタ３６及び４０はそのようなより小さいキャパシタに対応してよい。
図４は、本発明を具現する集積回路（集積回路、又は半導体集積回路）を実装する場合に採用され得る、例となる層状構造７０の概略図である。層の特定の数及び標示は、当然、単なる例である。
基板層は、一番下に設けられており、その上に接点層（ＶＩＡ０）、次いで交互に金属層（例えば、Ｍ１）及びビア層（例えば、ＶＩＡ１）が、示されているように続く。上向き方向は、図示されるように、基板から離れて層を通って定義される。
表示“ＡＰ”（金属１）及び“ＲＶ”（ビア１０）は、単に、例となる実施に対応する標示である。標示ＡＰは、一番上の金属層がアルミニウム層であって（一方、より下の層は銅層であってよい。）、接続パッド（よって、ＡＰ（Aluminum Pad））及びそれらへの接続のために使用され得ることを示す。この“再分配層”（Redistribution layer）（金属１１）に隣接するビア（Via）層（ビア１０）は、ＲＶと標示される。ＡＰ又は金属１１層は、以降、ルーティング層と呼ばれ、この層でなされた接続は、ルーティングと呼ばれる。そのようなルーティング層は、完成したＩＣチップの対応するはんだバンプへの夫々接続のために、ルーティング装置の上に形成されたアンダーバンプメタライゼーション（図示せず。）へ集積回路ボンドパッドを相互接続するトレース・ルーティングを通常は含む。
信号線は、金属層において（例えば、層Ｍ８及びＭ９において）実装されてよく、層間の接続は、ビア層又は金属間誘電体（inter-metal dielectrics）において（例えば、層ＶＩＡ８において）実装されたビアによって形成される。
便宜上、金属層Ｍ１からＭ５は下位層と呼ばれ、金属層Ｍ６からＭ８は中間層と呼ばれ、金属層Ｍ９からＡＰは上位層と呼ばれる。金属層は下向き方向において薄くなり、構造／トラックの密度及び抵抗率はその方向において増大し得る。
大まかに言えば、図５乃至７は、層Ｍ９、Ｍ１０及びＡＰ（並びにそれらの間のビア層を通るビア接続）において実装された金属構造体から形成される高Ｑキャパシタ１００の代表部分８０を全体として表す概略図である。キャパシタ１００は、図１のキャパシタ８の代わりに使用され得る大きい（高Ｃ）キャパシタであると、本例では想定される。当然、代表部分８０はそれ自体が、より小さい（キャパシタンスがより低い）キャパシタにもかかわらず、高Ｑキャパシタと見なされてよい。図５乃至７は、集積回路（例えば、ＩＣチップ）の特定の領域の層を通して見下ろす平面図である。図５乃至７は異なる層に関係があり、よって、それらはお互いの上に積み重ねられると有効に考えられ得ることが明らかになる。
図５は、キャパシタ１００の夫々の端子の延長に対応する、層ＡＰに形成された金属構造体又はルーティング１０２及び１０４を示す。よって、ルーティング１０２及び１０４は、パッドＡ５２及びＢ５４に対応するキャパシタ端子、ノード又はバンプパッドに夫々接続される。
ルーティング１０２及び１０４は、３つの幅範囲のうちの高位幅範囲（ＨＷ）内にある幅ＨＷを有する（お互いに同じであってよいが、そうである必要はない。）。ここで、３つの幅範囲は、下位幅範囲（ＬＷ）、下位幅範囲（ＬＷ）に含まれる幅よりも広い幅を有する中間幅範囲（ＩＷ）、及び中間幅範囲（ＩＷ）に含まれる幅よりも広い幅を有する高位幅範囲（ＨＷ）を有する。
（ルーティングの深さ／厚さと組み合わせて（図示せず。））広い幅に起因して、ルーティング１０２及び１０４は、例えば、図２及び３の金属構造体５６、５８、６２、６４と比較して、極めて低い抵抗を有していることが理解される。一般的な考えは、よって、キャパシタノード／端子の延長を形成する低抵抗ルーティングのために層ＡＰのような上位層を使用することである。それらＡＰ層の数は、適切なＱ値のためにどれくらい低い抵抗が必要とされるかによって決定される。ここでは、ただ１つのそのような層しか、便宜上且つ例となる層状構造７０との比較のために、示されていない。
図６は、層Ｍ１０に形成された、特定のくし形配置をとる金属構造体１１２及び１１４を示す。便宜上、層ＡＰに形成されたルーティング１０２及び１０４の外形が、図５と図６の間の比較を可能にするために破線で与えられている。
くし形配置１１２及び１１４は、キャパシタ１００の夫々の端子の延長に部分的に対応する。よって、くし形配置１１２及び１１４は、パッドＡ５２及びＢ５４に対応するキャパシタ端子、ノード又はバンプパッドに夫々接続されると考えられ得る。
くし形配置１１２及び１１４は夫々が、ベースストリップ１１６と、ベースストリップ１１６から延在する複数のフィンガーストリップ１１８とを有している。くし形配置１１２及び１１４のフィンガーストリップ１１８は、図示されるようにインターロッキング様式で互いにかみ合っている（例えば、交互配置されている）。それにより、各フィンガーストリップ１１８は、くし形配置１１２及び１１４の他方の少なくとも１つのフィンガーストリップ１１８に隣接する。相互嵌合されたフィンガーストリップ１１８は、キャパシタ１００の分散されたプレートとしての役割を効果的に果たす。
ベースストリップ１１６は、中間幅範囲（ＩＷ）内にある幅ＩＷを有している（お互いに同じであってよいが、そうである必要はない。）。フィンガーストリップ１１８は、下位幅範囲（ＬＷ）内にする幅ＬＷを有している（お互いに同じであってよいが、そうである必要はない。）。それでもなお、それらの幅は、図２及び３の金属構造体５６、５８、６２、６４の幅よりも広い。従って、くし形配置１１２及び１１４は、同様に、極めて低い抵抗を有している。一般的な考えは、よって、キャパシタノード／端子の延長、更には、分散されたキャパシタプレートを形成する低抵抗くし形配置のために層Ｍ１０のような１つ以上の他の上位層を使用することである。それらの層の数は、適切なＱ値のためにどれくらい低い抵抗が必要とされるか及びキャパシタに必要とされる総Ｃ値によって決定される。ここでは、ただ１つのそのような層しか、便宜上且つ例となる層状構造７０との比較のために、示されていない。
ビア１２２及び１２４は、ビア層ＶＩＡ１０に存在してくし形配置１１２及び１１４をルーティング１０２及び１０４へ夫々接続するものとして示される。それらのビア１２２及び１２４は、比較的広い断面積（平面図と平行）を有すると考えられ得る。それらは形状が長方形であるように示されているが、それらは例えば形状が正方形であってよい。
図７は、金属層Ｍ９に形成された、特定のくし形配置をとる金属構造体１３２及び１３４を示す。先と同じく、便宜上、層ＡＰに形成されたルーティング１０２及び１０４の外形が、図５、図６及び図７の間の比較を可能にするために破線で与えられている。
くし形配置１３２及び１３４は、キャパシタ１００の夫々の端子の延長に部分的に対応する。よって、くし形配置１３２及び１３４は、パッドＡ５２及びＢ５４に対応するキャパシタ端子、ノード又はバンプパッドに夫々接続される。
くし形配置１３２及び１３４は夫々が、ベースストリップ１３６と、ベースストリップ１３６から延在する複数のフィンガーストリップ１３８とを有している。くし形配置１３２及び１３４のフィンガーストリップ１３８は、やはり、図示されるように互いにかみ合っており、それにより、各フィンガーストリップ１３８は、くし形配置１３２及び１３４の他方の少なくとも１つのフィンガーストリップ１３８に隣接する。相互嵌合されたフィンガーストリップ１３８は、やはり、キャパシタ１００の分散されたプレートとしての役割を効果的に果たす。図６のフィンガーストリップ１１８は、図７の対応するフィンガーストリップ１３８の上に横たわることが分かる。
ベースストリップ１３６及びフィンガーストリップ１３８は、下位幅範囲（ＬＷ）内にある幅ＬＷを有している（お互いに同じであってよいが、そうである必要はない。）。それでもなお、それらの幅は、図２及び３の金属構造体５６、５８、６２、６４の幅よりも広い。従って、くし形配置１３２及び１３４は、同様に、極めて低い抵抗を有している。一般的な考えは、よって、キャパシタノード／端子の延長、更には、分散されたキャパシタプレートを形成する低抵抗くし形配置のために層Ｍ９のような１つ以上の他の上位層を使用することである。それらの層の数は、適切なＱ値のためにどれくらい低い抵抗が必要とされるか及びキャパシタに必要とされる総Ｃ（キャパシタンス）値によって決定される。ここでは、ただ１つのそのような層しか、便宜上且つ例となる層状構造７０との比較のために、示されていない。
ビア１４２及び１４４は、ビア層ＶＩＡ９に存在してくし形配置１３２及び１３４をくし形配置１１２及び１１４へ夫々接続するものとして示される。それらのビア１４２及び１４４は、ビア１２２及び１２４よりも小さい断面積を有すると考えられ得る。
このように、図５乃至７は、高Ｑキャパシタ１００の代表部分８０を一緒に示す。図８は、如何にして代表部分８０が高Ｑキャパシタ１００を生成するために複数回（例えば、繰り返しセルとして）使用され得るかを示す概略図である。図８における代表部分８０のインスタンスの数は、単に、表示の容易のための例である。例えば、例となる実施において、最大で１０、又は数十、又は数百のインスタンスが存在してよい。
図５乃至７ではそのようなものとして示されていないが、図８から明らかなように、図５の層ＡＰで形成されたルーティング１０２及び１０４は、極めて広い幅（ＶＨＷ）を有するルーティング１０２及び１０４のより大きいネットワークの部分であってよい。実際に、それらのルーティング１０２及び１０４はくし形配置のようである。示されるように、代表部分８０は、所望の高Ｃ及び高Ｑキャパシタ１００を形成するために同じルーティング１０２及び１０４に接続するたびに、繰り返しセルとして図８において複数回設けられている。先と同じく、ルーティング１０２及び１０４は、パッドＡ５２及びＢ５４に対応するキャパシタ端子、ノード又はバンプパッドに夫々接続される。
高位幅範囲（ＨＷ）の部分と見なされ得る極めて広い幅（ＶＨＷ）は、キャパシタ１００の高Ｑ特性をもたらす極めて低い抵抗に寄与するのに役立つ。代表部分８０の複数のインスタンスは、高Ｑ特性をもたらす。
図９は、キャパシタ１００の概略図であるが、図２及び３のスタイルで提示されている。接続パッドＡ５２及びＢ５４は、キャパシタ１００の端子の役割を果たし、それらの端子から延在するルーティング１０２及び１０４は、それらの端子の延長の役割を果たす。図８に示されるルーティングのくし形配置は、簡単のために図９では再現されていない。代表部分８０に対応する繰り返しセルは、バンプパッド５２及び５４の間に複数のＭＯＭユニット８０及び最上位層（ＡＰ）ルーティング１０２を有して、大きいＭＯＭキャパシタ１００に達するよう、示されているように設けられる。
図９には図示されていないが、キャパシタ８の代わりにキャパシタ１００を使用して図１のＬＣ－ＶＣＯ１を実装することとの関連で、バンプパッド５２及び５４は、図１の中間ノード３２及び３４に夫々対応し、図１で見られるような他の回路部品（トランジスタ、インダクタ、可変キャパシタ、スイッチドキャパシタ回路、抵抗器）への接続を提供する。
ついでに言えば、ルーティング１０２及び１０４は図６においてベースストリップ１１６と直交して走っているので、ビア１２２及び１２４は、それらが関連するくし形配置１１２、１１４を関連するルーティング１０２、１０４へ接続することができる領域に置かれる必要があることが分かる。当然、ルーティング１０２及び１０４は、ベースストリップ１１６上への更なるビア１２２、１２４の配置を可能にするために、ベースストリップ１１６と平行に走ってよい。
図１０は、例となる層状構造７０に対応する概略図であるが、簡単のためにビア層が省略されている。
図１０の目的は、上位層にキャパシタ１００を実装することの利点が、チップ面積に関して有効である積層配置において（キャパシタ８の代わりにキャパシタ１００を使用して）図１のＬＣ－ＶＣＯ１を実装することが可能になることであることを示すことである。すなわち、スイッチドキャパシタ回路１６及び能動デバイス（トランジスタ）４、６、１８、２０、３８のような、ＬＣ－ＶＣＯ１（キャパシタ８の代わりにキャパシタ１００を使用する。）の構成要素は、示されるように下位層及び基板に実装されてよい。インダクタ１０は、オフチップで（“パッケージド”インダクタとして）設けられた高Ｑインダクタであってよく、ＬＣ－ＶＣＯ１の他の構成要素はオンチップである。
下位層は、よって、ＬＣ－ＶＣＯ１の有効面積を低減し、更には（より大きい面積にわたって抵抗接続を通す必要はないということで）負荷Ｑを改善するために、スイッチドキャパシタアレイ（スイッチドキャパシタ回路１６）を構成するよう使用される。図１０に示されるように、中間層において（例えば、接地された）シールド構造２００（図１１に関連して更に詳細に説明される。）を導入することが更に可能である。そうすることによって、スイッチドキャパシタ回路１６は、シールド構造２００の下に設置され、それによって、スイッチドキャパシタ回路１６の出力ルーティング距離を短くすることができる。このようにして、スイッチドキャパシタ回路１６と組み合わされたキャパシタ１００の全体的な負荷Ｑは、キャパシタ１００の高Ｑ値から大幅に低下しない。この考えは、ＬＣタンクの負荷Ｑを改善するよう、交差結合されたトランジスタ４、６、１８、２０及びバラクタ１２、１４のようなＬＣ－ＶＣＯ１の他のデバイスをバンプパッドの近くに置くことを可能にする。
図１０に示されるように、本配置において、Ｍ７及びＭ８層は、シールド２００を実装するために使用され、一方、Ｍ６層は、シールド２００とスイッチドキャパシタ回路１６との間の寄生キャパシタンスを低減するために使用されないままである。層Ｍ１からＭ５は、能動素子（ＭＯＳトランジスタ）とともにスイッチドキャパシタ回路（スイッチドキャパシタバンク）１６のために使用される。
図１１は、層Ｍ７及びＭ８で実装される金属構造体から形成されたシールド２００の概略図である。示されるように、シールド２００は、金属層Ｍ８及びＭ７で夫々形成された金属構造体又はストリップ２０２及び２０４と、全体的なシールド構造を形成するようそれらのストリップ２０２、２０４を接続するビア２０６とを有する。ストリップ２０２は、ビア接続２０６の追加が単一のシールド２００を形成するように、図示されるようにストリップ２０４と部分的に重なり合う。シールド２００は、そのシールディング機能を実行するために、接地（図示せず。）のような電圧源へ接続されてよい。
二層シールド２００（ＶＩＡ７を伴うＭ７及びＭ８）は、ギャップなしで完全なシールディングを可能にし、ＭＯＭ構造のＱを改善する。シールド２００の下には（例えば、スイッチドキャパシタ回路１６の）下位層金属ＭＯＭキャパシタとともに能動回路（例えば、トランジスタ４、６、１８、２０を有する。）が存在するので、ギャップなしでシールド２００を設けることは、より良いノイズアイソレーションを可能にし、Ｑ値を改善するのに役立つ。
本発明は、添付の特許請求の範囲の精神及び適用範囲内で、上記の開示に照らして多種多様な方法で具現されてよい。
本開示は、本発明の実施形態を定義する次の番号付けされた付記に及ぶ。
Ａ
Ｓ１．基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
キャパシタが、前記上向き方向において順序付けられた少なくとも第１の金属層、第２の金属層及び第３の金属層において実装される金属構造体から形成され、
前記金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記幅は、３つの幅範囲のうちの１つの範囲内にあり、前記３つの幅範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
前記第２の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
前記第３の金属層に形成されるストリップは、前記高位幅範囲にある幅を有する、
半導体集積回路。
Ｓ２．付記Ｓ１に記載の半導体集積回路であって、
前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、
前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される、
半導体集積回路。
Ｓ３．付記Ｓ２に記載の半導体集積回路であって、
前記第１のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわる、
半導体集積回路。
Ｓ４．付記Ｓ１乃至Ｓ３のうちいずれか１つに記載の半導体集積回路であって、
前記第２のくし形配置の夫々は、比較的小さい断面積を有するビアによって、その対応する第１のくし形配置に接続され、
前記第３の金属層に形成されるストリップは、比較的大きい断面積を有するビアによって、対応する第２のくし形配置に接続され、
前記断面積は、前記層と平行に延在する、
半導体集積回路。
Ｓ５．付記Ｓ１乃至Ｓ４のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、前記複数の金属層の中の最上位金属層である、
半導体集積回路。
Ｓ６．付記Ｓ１乃至Ｓ５のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、ルーティング層であり、
前記第３の金属層に形成されるストリップは、ルーティングである、
半導体集積回路。
Ｓ７．付記Ｓ１乃至Ｓ６のうちいずれか１つに記載の半導体集積回路であって、
前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層である、
半導体集積回路。
Ｓ８．付記Ｓ１乃至Ｓ７のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層に形成されるストリップは、前記キャパシタの端子の延長を形成する、
半導体集積回路。
Ｓ９．付記Ｓ１乃至Ｓ８のうちいずれか１つに記載の半導体集積回路であって、
前記第１のくし形配置及び前記第２のくし形配置は、前記キャパシタの分散されたプレートを形成する、
半導体集積回路。
Ｓ１０．付記Ｓ１乃至Ｓ９のうちいずれか１つに記載の半導体集積回路であって、
前記キャパシタは、第１のキャパシタであり、
前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
前記第１のキャパシタが形成される層は、上位金属層であり、前記第１のキャパシタを形成する金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされ、
第２のキャパシタは、下位金属層に実装された金属構造体から形成され、該金属構造体は、前記第２のキャパシタが当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる、
半導体集積回路。
Ｓ１１．付記Ｓ１０に記載の半導体集積回路であって
前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有し、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成され、該重なり領域は前記複数の金属層と平行であり、
シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成され、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在する、
半導体集積回路。
Ｓ１２．付記Ｓ１１に記載の半導体集積回路であって、
前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いている、
半導体集積回路。
Ｓ１３．付記Ｓ１０乃至Ｓ１２のうちいずれか１つに記載の半導体集積回路であって、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品である、
半導体集積回路。
Ｓ１４．付記Ｓ１３に記載の半導体集積回路であって、
前記回路は、ＬＣ電圧制御発振器回路であり、
前記第１のキャパシタは、比較的高いキャパシタンスを有し、
前記第２のキャパシタは、比較的低いキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分である、
半導体集積回路。
Ｓ１５．基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
第１の端子及び第２の端子を備えたキャパシタが、第３の金属層を含みながら、前記上向き方向において順序付けられた第１の金属層、第２の金属層及び前記第３の金属層のうちの少なくとも２つで実装された金属構造体から形成され、該金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記第３の金属層におけるストリップは、前記キャパシタの端子の延長を形成し、前記ストリップの幅は、前記端子により近いストリップが、前記金属構造体に沿って前記端子から更に離れたストリップよりも広いように順序付けられる、
半導体集積回路。
Ｓ１６．付記Ｓ１５に記載の半導体集積回路であって、
１つの前記金属層におけるストリップを他の前記金属層におけるストリップへ接続するビアのサイズは、前記端子により近いビアが、前記金属構造体に沿って前記端子から離れたビアよりも大きいサイズを有するように順序付けられる、
半導体集積回路。
Ｓ１７．付記Ｓ１５又はＳ１６に記載の半導体集積回路であって、
前記キャパシタを形成する前記金属構造体は、前記第１の金属層、前記第２の金属層、及び前記第３の金属層に実装され、
前記幅は、３つの幅範囲の中の１つの範囲内にあり、前記範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
前記第２の金属層に形成されるストリップは、同じく、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
前記第３の金属層に形成されるストリップは、前記高位幅範囲にある幅を有する、
半導体集積回路。
Ｓ１８．付記Ｓ１７に記載の半導体集積回路であって、
前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、
前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される、
半導体集積回路。
Ｓ１９．付記Ｓ１８に記載の半導体集積回路であって、
前記第１のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわる、
半導体集積回路。
Ｓ２０．付記Ｓ１７乃至Ｓ１９のうちいずれか１つに記載の半導体集積回路であって、
前記第２のくし形配置の夫々は、比較的小さい断面積を有するビアによって、その対応する第１のくし形配置に接続され、
前記第３の金属層に形成されるストリップは、比較的大きい断面積を有するビアによって、対応する第２のくし形配置に接続され、
前記断面積は、前記層と平行に延在する、
半導体集積回路。
Ｓ２１．付記Ｓ１７乃至Ｓ２０のうちいずれか１つに記載の半導体集積回路であって、
前記第１のくし形配置及び前記第２のくし形配置は、前記キャパシタの分散されたプレートを形成する、
半導体集積回路。
Ｓ２２．付記Ｓ１５乃至２１のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、前記複数の金属層の中の最上位金属層である、
半導体集積回路。
Ｓ２３．付記Ｓ１５乃至Ｓ２２のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、ルーティング層であり、
前記第３の金属層に形成されるストリップは、ルーティングである、
半導体集積回路。
Ｓ２４．付記Ｓ１５乃至Ｓ２３のうちいずれか１つに記載の半導体集積回路であって、
前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層である、
半導体集積回路。
Ｓ２５．付記Ｓ１５乃至Ｓ２４のうちいずれか１つに記載の半導体集積回路であって、
前記キャパシタは、第１のキャパシタであり、
前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
前記第１のキャパシタが形成される層は、上位金属層であり、前記第１のキャパシタを形成する金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされ、
第２のキャパシタは、下位金属層に実装された金属構造体から形成され、該金属構造体は、前記第２のキャパシタが当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる、
半導体集積回路。
Ｓ２６．付記Ｓ２５に記載の半導体集積回路であって
前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有し、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成され、該重なり領域は前記複数の金属層と平行であり、
シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成され、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在する、
半導体集積回路。
Ｓ２７．付記Ｓ２６に記載の半導体集積回路であって、
前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いている、
半導体集積回路。
Ｓ２８．付記Ｓ２５乃至Ｓ２７のうちいずれか１つに記載の半導体集積回路であって、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品である、
半導体集積回路。
Ｓ２９．付記Ｓ２８に記載の半導体集積回路であって、
前記回路は、ＬＣ電圧制御発振器回路であり、
前記第１のキャパシタは、比較的高いキャパシタンスを有し、
前記第２のキャパシタは、比較的低いキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分である、
半導体集積回路。
Ｂ
Ｓ３０．基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
第１のキャパシタは、上位金属層に実装された金属構造体から形成され、該金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされ、
第２のキャパシタは、下位金属層に実装された金属構造体から形成され、該金属構造体は、前記第２のキャパシタが、当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる、
半導体集積回路。
Ｓ３１．付記Ｓ３０に記載の半導体集積回路であって
前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有し、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成され、該重なり領域は前記複数の金属層と平行であり、
シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成され、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在する、
半導体集積回路。
Ｓ３２．付記Ｓ３１に記載の半導体集積回路であって、
前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いている、
半導体集積回路。
Ｓ３３．付記Ｓ３０乃至Ｓ３２のうちいずれか１つに記載の半導体集積回路であって、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品である、
半導体集積回路。
Ｓ３４．付記Ｓ３３に記載の半導体集積回路であって、
前記回路は、ＬＣ電圧制御発振器回路であり、
前記第１のキャパシタは、比較的高いキャパシタンスを有し、
前記第２のキャパシタは、比較的低いキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分である、
半導体集積回路。
Ｓ３５．付記Ｓ３０乃至Ｓ３４のうちいずれか１つに記載の半導体集積回路であって、
前記第１のキャパシタは、前記上向き方向において順序付けられた前記上位層の中の少なくとも第１の金属層、第２の金属層及び第３の金属層において実装される金属構造体から形成され、
前記金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記幅は、３つの幅範囲のうちの１つの範囲内にあり、前記３つの幅範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
前記第２の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
前記第３の金属層に形成されるストリップは、前記高位幅範囲にある幅を有する、
半導体集積回路。
Ｓ３６．付記Ｓ３５に記載の半導体集積回路であって、
前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、
前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される、
半導体集積回路。
Ｓ３７．付記Ｓ３６に記載の半導体集積回路であって、
前記第１のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわる、
半導体集積回路。
Ｓ３８．付記Ｓ３５乃至Ｓ３７のうちいずれか１つに記載の半導体集積回路であって、
前記第２のくし形配置の夫々は、比較的小さい断面積を有するビアによって、その対応する第１のくし形配置に接続され、
前記第３の金属層に形成されるストリップは、比較的大きい断面積を有するビアによって、対応する第２のくし形配置に接続され、
前記断面積は、前記層と平行に延在する、
半導体集積回路。
Ｓ３９．付記Ｓ３５乃至Ｓ３８のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、前記複数の金属層の中の最上位金属層である、
半導体集積回路。
Ｓ４０．付記Ｓ３５乃至Ｓ３９のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層は、ルーティング層であり、
前記第３の金属層に形成されるストリップは、ルーティングである、
半導体集積回路。
Ｓ４１．付記Ｓ３５乃至Ｓ４０のうちいずれか１つに記載の半導体集積回路であって、
前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層である、
半導体集積回路。
Ｓ４２．付記Ｓ３５乃至Ｓ４１のうちいずれか１つに記載の半導体集積回路であって、
前記第３の金属層に形成されるストリップは、前記キャパシタの端子の延長を形成する、
半導体集積回路。
Ｓ４３．付記Ｓ３５乃至４２のうちいずれか１つに記載の半導体集積回路であって、
前記第１のくし形配置及び前記第２のくし形配置は、前記キャパシタの分散されたプレートを形成する、
半導体集積回路。
Ｃ
Ｓ４４．基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記層を通って定義される半導体集積回路であって、
第１の端子及び第２の端子を備えたキャパシタが、前記複数の金属層で実装された金属構造体から形成され、前記キャパシタは、前記層と平行な当該半導体集積回路の領域にわたって分布し、
前記金属構造体は、
ルーティング層である最上位金属層において、前記第１の端子の第１の延長として機能する、前記領域にわたって延在する１つ以上のルーティングと、前記第２の端子の第２の延長として機能する、前記領域にわたって延在する１つ以上のルーティングとを有し、
前記最上位金属層の下にある１つ以上の金属層において、前記キャパシタの分散された第１のプレートをまとまって形成する第１のトラック網と、前記キャパシタの分散された第２のプレートをまとまって形成する第２のトラック網とを有し、
前記第１のトラック網を前記第１の延長へ接続し、前記第２のトラック網を前記第２の延長へ接続するビアを有する、
半導体集積回路。
Ｓ４５．付記４４に記載の半導体集積回路であって、
前記キャパシタは、前記上向き方向において順序付けられた少なくとも第１の金属層、第２の金属層及び第３の金属層において実装される金属構造体から形成され、前記第３の金属層は、前記最上位金属層であり、
前記金属構造体は、前記層と平行な幅を有するストリップの配置を有し、前記幅は、３つの幅範囲のうちの１つの範囲内にあり、前記３つの幅範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
前記第２の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
前記第３の金属層に形成されるストリップは、前記ルーティングであり、前記高位幅範囲にある幅を有する、
半導体集積回路。
Ｓ４６．付記Ｓ４５に記載の半導体集積回路であって、
前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、
前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される、
半導体集積回路。
Ｓ４７．付記Ｓ４６に記載の半導体集積回路であって、
前記第１のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置は、アレイにおいて配置され、
前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわる、
半導体集積回路。
Ｓ４８．付記Ｓ４５乃至Ｓ４７のうちいずれか１つに記載の半導体集積回路であって、
前記第２のくし形配置の夫々は、比較的小さい断面積を有するビアによって、その対応する第１のくし形配置に接続され、
前記第３の金属層に形成されるストリップは、比較的大きい断面積を有するビアによって、対応する第２のくし形配置に接続され、
前記断面積は、前記層と平行に延在する、
半導体集積回路。
Ｓ４９．付記Ｓ４５乃至Ｓ４８のうちいずれか１つに記載の半導体集積回路であって、
前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層である、
半導体集積回路。
Ｓ５０．付記Ｓ４５乃至Ｓ４９のうちいずれか１つに記載の半導体集積回路であって、
前記第１のくし形配置及び前記第２のくし形配置の組は、前記キャパシタの前記分散された第１のプレートを形成し、前記第１のくし形配置及び前記第２のくし形配置の他の組は、前記キャパシタの前記分散された第２のプレートを形成する、
半導体集積回路。
Ｓ５１．付記Ｓ４４乃至Ｓ５０のうちいずれか１つに記載の半導体集積回路であって、
前記キャパシタは、第１のキャパシタであり、
前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
前記第１のキャパシタが形成される層は、上位金属層であり、前記第１のキャパシタを形成する金属構造体は、前記第１のキャパシタが当該金属構造体の比較的低い抵抗により比較的高いＱのキャパシタであるような大きさにされ、
第２のキャパシタは、下位金属層に実装された金属構造体から形成され、該金属構造体は、前記第２のキャパシタが当該金属構造体の比較的高い抵抗により比較的低いＱのキャパシタであるような大きさにされる、
半導体集積回路。
Ｓ５２．付記Ｓ５１に記載の半導体集積回路であって
前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有し、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成され、該重なり領域は前記複数の金属層と平行であり、
シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成され、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在する、
半導体集積回路。
Ｓ５３．付記Ｓ５２に記載の半導体集積回路であって、
前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いている、
半導体集積回路。
Ｓ５４．付記Ｓ５１乃至Ｓ５３のうちいずれか１つに記載の半導体集積回路であって、
前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品である、
半導体集積回路。
Ｓ５５．付記Ｓ５４に記載の半導体集積回路であって、
前記回路は、ＬＣ電圧制御発振器回路であり、
前記第１のキャパシタは、比較的高いキャパシタンスを有し、
前記第２のキャパシタは、比較的低いキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分である、
半導体集積回路。
５２，５４ 接続パッド
７０ 層状構造
１００ 高Ｑキャパシタ
１０２，１０４ 金属構造体（ルーティング）
１１２，１１４，１３２，１３４ 金属構造体（くし形配置）
１１６，１３６ ベースストリップ
１１８，１３８ フィンガーストリップ
１２２，１２４，１４２，１４４ ビア
２００ シールド構造

Claims (15)

  1. 基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記複数の金属層を通って定義される半導体集積回路であって、
    キャパシタが、前記上向き方向において順序付けられた少なくとも第１の金属層、第２の金属層及び第３の金属層において実装される金属構造体から形成され、
    前記金属構造体は、前記金属層と平行な幅を有するストリップの配置を有し、前記幅は、３つの幅範囲のうちの１つの範囲内にあり、前記３つの幅範囲は、下位幅範囲、該下位幅範囲に含まれる幅よりも広い幅を有する中間幅範囲、及び該中間幅範囲に含まれる幅よりも広い幅を有する高位幅範囲を有し、
    前記第１の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第１のくし形配置に編成され、前記第１の金属層に形成されるストリップの幅は、前記下位幅範囲にあり、
    前記第２の金属層に形成されるストリップは、ベースストリップ及び該ベースストリップから延在する複数のフィンガーストリップを有する少なくとも１つの第２のくし形配置に編成され、前記第２の金属層に形成されるフィンガーストリップの幅は、前記下位幅範囲にあり、前記第２の金属層に形成される各ベースストリップの幅は、中間幅範囲にあり、
    前記第３の金属層に形成されるストリップは、前記高位幅範囲にある幅を有する、
    半導体集積回路。
  2. 前記第１の金属層に形成されるストリップは、複数の前記第１のくし形配置に編成され、
    前記第２の金属層に形成されるストリップは、複数の前記第２のくし形配置に編成される、
    請求項１に記載の半導体集積回路。
  3. 前記第１のくし形配置は、アレイにおいて配置され、
    前記第２のくし形配置は、アレイにおいて配置され、
    前記第２のくし形配置の夫々は、前記第１のくし形配置のうちの対応する１つの上に横たわる、
    請求項２に記載の半導体集積回路。
  4. 前記第２のくし形配置の夫々は、第１の断面積を有するビアによって、対応する第１のくし形配置に接続され、
    前記第３の金属層に形成されるストリップは、前記第１の断面積より大きい第２の断面積を有するビアによって、対応する第２のくし形配置に接続され、
    前記断面積は、前記金属層と平行に延在する、
    請求項１乃至３のうちいずれか一項に記載の半導体集積回路。
  5. 前記第３の金属層は、前記複数の金属層の中の最上位金属層である、
    請求項１乃至４のうちいずれか一項に記載の半導体集積回路。
  6. 前記第３の金属層は、ルーティング層であり、
    前記第３の金属層に形成されるストリップは、ルーティングである、
    請求項１乃至５のうちいずれか一項に記載の半導体集積回路。
  7. 前記第１の金属層、前記第２の金属層及び前記第３の金属層は、前記複数の金属層の中の連続した金属層である、
    請求項１乃至６のうちいずれか一項に記載の半導体集積回路。
  8. 前記第３の金属層に形成されるストリップは、前記キャパシタの端子の延長を形成する、
    請求項１乃至７のうちいずれか一項に記載の半導体集積回路。
  9. 前記第１のくし形配置及び前記第２のくし形配置は、前記キャパシタの分散されたプレートを形成する、
    請求項１乃至８のうちいずれか一項に記載の半導体集積回路。
  10. 前記キャパシタは、第１のキャパシタであり、
    前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
    前記第１のキャパシタが形成される層は、上位金属層であり、前記第１のキャパシタを形成する第１の金属構造体は、前記第１のキャパシタが前記第１の金属構造体の第１の抵抗値を有する抵抗により第１のＱ値のキャパシタであるような大きさにされ、
    第２のキャパシタは、下位金属層に実装された第２の金属構造体から形成され、前記第２の金属構造体は、前記第２のキャパシタが前記第２の金属構造体の、前記第１の抵抗値より高い第２の抵抗値を有する抵抗により前記第１のＱ値より低い第２のＱ値のキャパシタであるような大きさにされる、
    請求項１乃至９のうちいずれか一項に記載の半導体集積回路。
  11. 前記複数の金属層は、前記下位金属層と前記上位金属層との間に、隣接する中間金属層を有し、
    前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路の重なり領域において形成され、該重なり領域は前記複数の金属層と平行であり、
    シールドは、前記中間金属層のうちの１つ以上の中間金属層に実装された金属構造体から形成され、前記第１のキャパシタをシールドするように前記重なり領域の少なくとも部分にわたって延在する、
    請求項１０に記載の半導体集積回路。
  12. 前記シールドが形成される前記１つ以上の中間金属層の下にある前記中間金属層のうちの少なくとも１つは、前記重なり領域の前記少なくとも部分にわたって回路部品又は回路トラック又は金属ストリップを欠いている、
    請求項１１に記載の半導体集積回路。
  13. 前記第１のキャパシタ及び前記第２のキャパシタは、当該半導体集積回路に少なくとも部分的に実装される同じ回路の回路部品である、
    請求項１０乃至１２のうちいずれか一項に記載の半導体集積回路。
  14. 前記回路は、ＬＣ電圧制御発振器回路であり、
    前記第１のキャパシタは、第１のキャパシタンスを有し、
    前記第２のキャパシタは、前記第１のキャパシタンスより低い第２のキャパシタンスを有し、前記ＬＣ電圧制御発振器回路のスイッチドキャパシタアレイの部分である、
    請求項１３に記載の半導体集積回路。
  15. 基板上に形成された積層構造を備え、該積層構造が複数の金属層及び隣接する該金属層の間に挟まれたビア層を有し、上向き方向が前記基板から離れて前記複数の金属層を通って定義される半導体集積回路であって、
    前記複数の金属層は、隣接する下位金属層及び隣接する上位金属層を有し、
    第１のキャパシタは、上位金属層に実装された第１の金属構造体から形成され、前記第１の金属構造体は、前記第１のキャパシタが前記第１の金属構造体の第１の抵抗値を有する抵抗により第１のＱ値のキャパシタであるような大きさにされ、
    第２のキャパシタは、下位金属層に実装された第２の金属構造体から形成され、前記第２の金属構造体は、前記第２のキャパシタが前記第２の金属構造体の、前記第１の抵抗値より高い第２の抵抗値を有する抵抗により前記第１のＱ値より低い第２のＱ値のキャパシタであるような大きさにされる、
    半導体集積回路。
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