KR20090069487A - 반도체 소자의 패드 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자의 패드 및 그의 제조 방법이 개시된다. 반도체 소자의 이 패드는, 패드의 최상위에 형성된 상부 메탈층 및 상부 메탈층의 하부 방향으로 순차적으로 형성되는 제1 내지 제N(여기서, N은 1이상의 양의 정수) 중간 메탈층을 구비하고, 상부 메탈층 내지 제N 중간 메탈층들이 수직 방향으로 형성하는 커패시터들은 직렬 연결된 구조를 갖는 것을 특징으로 한다. 그러므로, 패드의 총 기생 커패시턴스 성분을 줄일 수 있어 집적 회로의 설계에서 발생하는 기생 요소에 대한 영향을 감소시키므로 패드로 인한 설계의 오차를 최소화시킬 수 있고, 특정주파수에서 공진 특성에 의한 캐패시턴스를 극소화할 수 있을 뿐만 아니라, 종래의 인덕터를 삽입하여 야기된 집적 회로의 특성 이상 현상도 원천적으로 해소할 수 있고, 전술한 효과들을 거두면서도 인접한 패드나 회로에 영향을 주지 않으면서 추가적인 공정도 필요 없어 비용을 절감시킬 수 있는 효과를 갖는다.
반도체 소자, 패드, 기생 커패시터, MIM(Metal-Insulator-Metal)

Description

반도체 소자의 패드 및 그의 제조 방법{Pad of semiconductor devic and method for manufacturing the pad}
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 패드 및 그의 제조 방법에 관한 것이다.
반도체를 사용한 MMIC(Micro-waver Monolithic Integrated Circuit) 및 RFIC(Radio Frequency Integrated Circuit)에서 반드시 필요한 부분 중 하나는 패드이다. 반도체 소자의 패드는 그 소자의 특성을 직접적으로 측정하기 위한 신호의 입/출력을 위해 혹은 제조된 집적 회로(IC)를 패키지(package)하는 경우 와이어 본딩(wire bonding)에 필요한 것이다. 즉, 반도체 소자의 패드는 신호 전달이나 전원 공급(또는, 전원 전달)의 역할을 한다.
이하, 일반적인 반도체 소자의 패드를 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1c들은 일반적인 반도체 소자의 패드들의 구조를 나타낸다. 이러한 패드들의 구조는 "Ultra Low-capacitance Bond Pad for RF application in CMOS Technology"라는 제목으로 Yun-Wen Hsiao et al.에 의해 발표된 IEEE MTT RFIC symposium 논문의 페이지 303-306쪽에 상세히 개시되어 있으므로 여기서는 개략적으로 살펴본다.
일반적인 패드는 도 1a에 도시된 바와 같이, 접지 메탈(Ground metal) 혹은 반도체 기판 전극(10)과 실제 측정 탐침(probing)이나 와이어 본딩이 이루어지는 메탈(metal) 전극(M6 내지 M8) 그리고 이 두 전극 사이에 Si3N4나 SiO2 과 같은 절연막으로 구성되어 있다. 이러한 구조는 일련의 MIM(Metal-Insulator-Metal) 커패시터를 형성하기 때문에, 교류(AC) 영역의 집적 회로를 설계할 때에 불필요한 기생 캐패시턴스(Parasitic Capacitance)를 야기하게 된다. 집적 회로를 설계할 때 이러한 기생 커패시턴스를 고려하지 않고 설계할 경우, 그 집적 회로의 특성 이상을 가져올 수 있다.
따라서 최근에 이러한 본드(Bond) 패드 혹은 탐침 패드의 기생 캐패시턴스를 줄이려는 방법들이 개발되고 있다. 도 1b 및 도 1c에 도시된 패드의 구조가 이러한 기생 캐패시턴스를 줄이기 위해 개발된 것들이다. 도 1b 및 도 1c에 도시된 패드 구조를 보면, 패드 아래에 일련의 나선형(spiral) 인덕터(inductor)(M1 내지 M5)를 단일 혹은 다층으로 마련하여 기생 캐패시턴스를 줄이고자 시도한다. 그러나, 기생 캐패시턴스를 줄이기 위해 삽입한 나선형 인덕터로 인해 인덕터와 인접한 회로나 인접 패드에 영향을 줄 수 있다. 그러므로, 이러한 일반적인 패드를 이용할 경우, 집적 회로가 원래 설계한 것과 다른 특성을 보일 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 패드의 자체 구조가 갖는 기생 커패시턴스의 성분을 줄일 수 있고, 기생 커패시턴스를 줄이기 위해 인덕터를 삽입하므로 야기된 이상 현상도 원천적으로 방지할 수 있는 반도체 소자의 패드 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 패드는, 상기 패드의 최상위에 형성된 상부 메탈층 및 상기 상부 메탈층의 하부 방향으로 순차적으로 형성되는 제1 내지 제N(여기서, N은 1이상의 양의 정수) 중간 메탈층으로 구성되고, 상기 상부 메탈층 내지 상기 제N 중간 메탈층들이 수직 방향으로 형성하는 커패시터들은 직렬 연결된 구조를 갖는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 패드의 제조 방법은, 하부로부터 상부로 제1 내지 제N(여기서, N은 1이상의 양의 정수) 중간 메탈층을 형성하는 단계 및 상기 패드의 최상위에 상부 메탈층을 형성하는 단계로 이루어지고, 상기 상부 메탈층 내지 상기 제N 중간 메탈층이 수직 방향으로 형성하는 커패시터들이 직렬 연결 구조를 갖도록, 상기 제1 내지 상기 제N 중간 메탈층은 형성되는 것이 바람직하다.
본 발명에 의한 반도체 소자의 패드 및 그의 제조 방법은 반도체 공정에서, 복수 개의 메탈층이 존재하는 경우 MIM 형태의 커패시터가 형성되는 데, 최상위 메탈, 접지메탈(Ground metal) 및 그 사이에 유전체로 된 종래의 단순한 패드 구조에서 야기된 총 기생 커패턴스와 비교할 때, MIM 형태의 커패시터를 서로 중첩되지 않게 직렬로 연결하여 총 기생 커패시턴스 성분을 줄일 수 있어 집적 회로의 설계에서 발생하는 기생 요소에 대한 영향을 감소시키므로 패드로 인한 설계의 오차를 최소화시킬 수 있고,
필요한 경우 MIM 형태의 커패시터를 형성함에 있어 메탈층과 메탈층에 형성된 MIM 커패시터의 모양이 일련의 나선형 형태를 가짐으로 적은 인덕턴스를 발휘하여 MIM 커패시터 직렬 연결에 의한 캐패시턴스를 다소나마 감소시킬 수 있으므로, 특정주파수에서 공진 특성에 의한 캐패시턴스를 극소화할 수 있을 뿐만 아니라,
종래와 같이 패드의 기생 커패시턴스를 줄이기 위해 패드에 인덕터를 삽입하여 야기된 집적 회로의 특성 이상 현상도 원천적으로 해소할 수 있고,
전술한 효과들을 거두면서도 인접한 패드나 회로에 영향을 주지 않으면서 추가적인 공정도 필요 없어 비용을 절감시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 패드를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 패드의 평면도이다. 도 3은 도 2에 도시된 패드의 정면도이다.
상부 메탈(metal)층(100)은 패드의 최상위에 형성될 수 있다. 상부 메탈층(100)의 하부 방향으로 순차적으로 제1 내지 제N 중간 메탈층이 형성될 수 있다. 여기서, N은 1 이상의 양의 정수이다.
만일, N=5인 경우, 도 2 및 도 3에 도시된 바와 같이, 상부 메탈층(100)의 하부에 제1 중간 메탈층(110)이 형성되고, 제1 중간 메탈층(110)의 하부에 제2 중간 메탈층(120)이 형성되고, 제2 중간 메탈층(120)의 하부에 제3 중간 메탈층(130)이 형성되고, 제3 중간 메탈층(130)의 하부에 제4 중간 메탈층(140)이 형성되고, 제4 중간 메탈층(140)의 하부에 제5 중간 메탈층(150)이 형성된다. 하부 메탈층(160)은 패드의 최하부에 형성된다. N=5라 가정하였으므로, 제5 중간 메탈층(150)의 하부에는 하부 메탈층(160)이 형성된다. 하부 메탈층(160)은 반도체 기판이 될 수 있다.
본 발명에 의하면, 상부 메탈층(100) 내지 제N 중간 메탈층들은 그들(100 내지 150)이 수직 방향으로 형성하는 MIM(Metal-Insulator-Metal) 구조의 커패시터들이 직렬 연결된 형태를 갖도록 형성된다. 이러한 직렬 연결된 구조를 갖는 커패시터들을 형성하는 본 발명에 의한 패드의 구조를 보다 상세히 설명하면 다음과 같다.
먼저, 제1 중간 메탈층(110)은 제1 중간 서브 층(111 내지 118)으로 이루어진다. 제1 중간 서브 층(111 내지 118)은 상부 메탈층(100)의 최외곽 가장 자리의 하부에 서로 이격되어 형성되어 있다. 제1 중간 서브 층(111 내지 118) 중 하나의 층는 제1 비아(via)(180)를 통해 상부 메탈층(100)과 연결된다.
제2 중간 메탈층(120)은 제2 중간 서브 층(121 내지 128)으로 이루어진다. 제2 중간 서브 층(121 내지 128)은 제1 중간 서브 층(111 내지 118)의 하부에서, 제1 중간 서브 층(111 내지 118)과 수직 방향으로 교대로 중첩하여 형성된다.
예를 들어 N=5라고 가정하면, 도 2 및 도 3에 도시된 바와 같이, 제2 중간 서브 층(122)은 제1 중간 서브 층(112 및 113)의 하부에서 제1 중간 서브 층(112 및 113)과 수직 방향으로 교대로 중첩하여 형성된다. 제2 중간 서브 층(123)은 제1 중간 서브 층(113 및 114)의 하부에서 제1 중간 서브 층(113 및 114)과 수직 방향으로 교대로 중첩하여 형성된다. 제2 중간 서브 층(124)은 제1 중간 서브 층(114 및 115)의 하부에서 제1 중간 서브 층(114 및 115)과 수직 방향으로 교대로 중첩하여 형성된다. 다른 제2 중간 서브 층(125 내지 128)도 비슷하게 모습으로 형성된다.
또한, 제2 중간 메탈층(120) 아래의 제2n+1 중간 메탈층은 제2n+1 중간 서브 층으로 이루어진다. 여기서, 1 ≤ n ≤ N-3이다. 제2n+1 중간 서브 층은 제2n 중간 메탈층에 의해 둘러싸인 패드 안쪽 영역의 최외곽 가장자리 하부에 서로 이격되어 형성된다. 제2n+2 중간 메탈층은 제2n+2 중간 서브 층으로 이루어진다. 제2n+2 중간 서브 층은 제2n+1 중간 서브 층의 하부에 제2n+1 중간 서브 층과 수직 방향으로 교대로 중첩된다.
전술한 바와 같이, 상하로 서로 교대로 중첩되는 중간 서브 층의 면적은 MIM 커패시터를 형성할 수 있을 정도면 충분하다.
제1 중간 서브 층(111 내지 118)을 상부 메탈층(100)의 "최외곽 가장 자리"의 하부에 형성하고, 제2n+1 중간 서브 층을 제2n 중간 메탈층에 의해 둘러싸인 영 역의 "최외곽 가장자리" 하부에 형성하는 이유는, 본 발명에 의한 패드에서 직렬로 연결되는 커패시터의 개수를 최대한으로 늘리기 위해서이다.
예를 들어 n=1인 경우, 제3 중간 메탈층(130)은 제3 중간 서브 층(131 내지 134)으로 이루어진다. 제3 중간 서브 층(131 내지 134)은 제2 중간 메탈층(121 내지 128)[또는, 제1 중간 메탈층(111 내지 118)]에 의해 둘러싸인 안쪽 영역의 최외곽 가장자리 하부에 서로 이격되어 형성된다. 제4 중간 메탈층(140)은 제4 중간 서브 층(141 내지 144)으로 이루어진다. 제4 중간 서브 층(141 내지 144)은 제3 중간 서브 층(131 내지 134)의 하부에 제3 중간 서브 층(131 내지 134)과 수직 방향으로 교대로 중첩된다. 즉, 제4 중간 서브 층(141)은 제3 중간 서브 층(131 및 132)의 하부에 제3 중간 서브 층(131 및 132)과 수직 방향으로 교대로 중첩되어 형성되어 있다. 제4 중간 서브 층(142)은 제3 중간 서브 층(132 및 133)의 하부에 제3 중간 서브 층(132 및 133)과 수직 방향으로 교대로 중첩되어 형성되어 있다. 제4 중간 서브 층(143 및 144)도 이와 비슷한 방법으로 형성되어 있다.
본 발명에 의하면, 제2x-1 중간 서브 층은 제2x 중간 서브 층과 수직적으로 서로 오버랩되어 커패시터를 형성한다. 여기서, 1≤x≤N-2이다. 그러나, 제2x-1 중간 서브 층은 제2x 중간 서브 층 아래에 형성된 층과는 수직적으로 오버랩되지 않는다.
예를 들어 x=1인 경우, 제1 중간 서브 층(111 내지 118)은 제2 중간 서브 층(121 내지 128)과 수직적으로 서로 오버랩되어 커패시터를 형성한다. 그러나, 제1 중간 서브 층(111 내지 118)은 제2 중간 서브 층(121 내지 128) 아래의 층(130 내지 160)과는 수직적으로 오버랩되지 않는다. 왜냐하면, 오버랩될 경우, 상하로 인접하는 중간 서브 층에 의해 병렬 커패시터가 형성될 수 있기 때문이다.
또한, 제y+1 중간 메탈층의 제y+1 중간 서브 층 중 하나는 제2 비아(180)를 통해 제y 중간 메탈층과 연결된다. 여기서, 1≤y≤N-1이다. 만일, y=1인 경우, 제2 중간 메탈층(120)의 제2 중간 서브 층(121 내지 128) 중 하나는 제2 비아(180)를 통해 제1 중간 메탈층(110)과 연결된다. 그러나, y=3인 경우, 제4 중간 메탈층(140)의 제4 중간 서브 층(141 내지 144) 중 어느 것도 비아(180)를 통해 제3 중간 메탈층(130)과 연결되지 않는다. 이렇게, 그의 제y+1 중간 서브 층 중 하나가 비아(180)를 통해 제y 중간 메탈층과 연결되는 제y+1 중간 메탈층도 있지만, 그의 제y+1 중간 서브 층 중 하나가 비아를 통해 제y 중간 메탈층과 연결되지 않는 제y+1 중간 메탈층도 있음을 알 수 있다.
한편, 수직간에 상호 이웃하는 중간 서브 층들중에서 서로 비아(180)를 통해 연결된 층들은 MIM 커패시터의 상부 전극과 하부 전극을 형성할 수 없다. 만일, N=5인 경우, 상부 메탈층(100)과 제1 중간 메탈층(110)이 제1 커패시터를 형성하고, 제1 중간 메탈층(110)과 제2 중간 메탈층(120)이 제2 커패시터를 형성하고, 제2 중간 메탈층(120)과 제3 중간 메탈층(130)이 제3 커패시터를 형성하고, 제3 중간 메탈층(130)과 제4 중간 메탈층(140)이 제4 커패시터를 형성한다고 하자. 이때, 제1 내지 제4 커패시터들을 직렬로 연결된 구조를 갖는다. 따라서, 제1 내지 제4 커패시터들의 총 커패시턴스인 패드의 기생 커패시턴스 성분은 줄어들 수 있음을 알 수 있다. 왜냐하면, 직렬 연결된 N개의 커패시턴스 성분들의 총 합은 1/N만 큼 줄어들기 때문이다.
도 2에 도시된 평면도를 참조하면, 직렬로 형성되는 커패시터들과 제1 내지 제N 중간 메탈층들은 나선형((spiral) 인덕터를 형성한다. 본 발명에 의하면, 나선형 인덕터의 모양은 사각형, 팔각형 또는 원형이 될 수 있다. 즉, 도 2에 도시된 바와 같이, 반도체 소자의 패드가 형성될 때 인덕터는 사각형 모양을 갖는다.
한편, 도 3에서, 상하로 중첩하는 중간 서브 층들은 커패시터의 상부 전극과 하부 전극을 각각 형성한다. 이들이 상하로 중첩하는 중간 서브 층들의 사이 즉, 상부 전극과 상기 하부 전극 사이는 유전층에 해당한다. 즉, 도시되지는 않았지만, 도 3에서 각 층(100 내지 160)의 사이에 유전층이 존재한다. 유전층은 Si3N4 또는 SiO2로 구현될 수 있다.
이하, 본 발명에 의한 반도체 소자의 패드 및 그의 제조 방법을 다음과 같이 설명한다.
본 발명에 의한 패드 제조 방법은 먼저, 반도체 기판 또는 하부 메탈층의 상부에 제1 내지 제N 중간 메탈층을 형성한다. 이때, 제N 중간 메탈층의 상부인 패드의 최상위에 상부 메탈층(100)을 형성한다. 상부 메탈층(100) 내지 제N 중간 메탈층이 수직 방향으로 형성하는 커패시터들이 직렬 연결 구조를 갖도록, 제1 내지 제N 중간 메탈층을 형성한다.
예를 들어, N=5인 경우, 도 2 및 도 3에 도시된 바와 같이, 제1 내지 제5 중간 메탈층들(110 내지 150)을 형성한다. 이때, 상부 메탈층(100) 내지 제5 중간 메 탈층(120 내지 150)이 수직 방향으로 형성하는 커패시터들이 직렬 연결 구조를 갖도록, 제1 내지 제5 중간 메탈층을 형성한다.
전술한 본 발명에 의한 반도체 소자의 경우, N=5인 경우의 도면들을 참조하여 설명하지만, N인 5보다 적거나 6 이상인 경우에도 본 발명은 동일하게 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1c들은 일반적인 반도체 소자의 패드들의 구조를 나타낸다.
도 2는 본 발명의 실시예에 의한 반도체 소자의 패드의 평면도이다.
도 3은 도 2에 도시된 패드의 정면도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 상부 메탈층 110 ~ 150 : 중간 메탈층
180 : 비아

Claims (12)

  1. 반도체 소자의 패드에 있어서,
    상기 패드의 최상위에 형성된 상부 메탈층; 및
    상기 상부 메탈층의 하부 방향으로 순차적으로 형성되는 제1 내지 제N(여기서, N은 1이상의 양의 정수) 중간 메탈층을 구비하고,
    상기 상부 메탈층 내지 상기 제N 중간 메탈층들이 수직 방향으로 형성하는 커패시터들은 직렬 연결된 구조를 갖는 것을 특징으로 하는 반도체 소자의 패드.
  2. 제1 항에 있어서,
    상기 제1 중간 메탈층은 상기 상부 메탈층의 최외곽 가장자리 하부에 서로 이격되어 형성되는 제1 중간 서브 층으로 이루어지고,
    상기 제2 중간 메탈층은 상기 제1 중간 서브 층의 하부에서 상기 제1 중간 서브 층과 수직 방향으로 교대로 중첩하는 제2 중간 서브 층으로 이루어지고,
    상기 제2n+1[1≤n≤N-3] 중간 메탈층은 상기 제2n 중간 메탈층에 의해 둘러싸인 영역의 최외곽 가장자리 하부에 서로 이격되어 형성되는 제2n+1 중간 서브 층으로 이루어지고,
    상기 제2n+2 중간 메탈층은 제2n+1 중간 서브 층의 하부에 상기 제2n+1 중간 서브 층과 수직 방향으로 교대로 중첩되는 제2n+2 중간 서브 층으로 이루어지고,
    상하로 중첩하는 상기 중간 서브 층들은 커패시터의 상부 전극과 하부 전극 을 각각 형성하는 것을 특징으로 하는 반도체 소자의 패드.
  3. 제2 항에 있어서, 상기 제2x-1(1≤x≤N-2) 중간 서브 층은 상기 제2x 중간 서브 층과 수직적으로 서로 오버랩되어 상기 커패시터를 형성하고, 상기 제2x-1 중간 서브 층은 상기 제2x 중간 서브 층 아래의 층과는 수직적으로 오버랩되지 않는 것을 특징으로 하는 반도체 소자의 패드.
  4. 제2 항에 있어서, 상기 제1 중간 서브 층 중 하나는 제1 비아를 통해 상기 상부 메탈층과 연결되는 것을 특징으로 하는 반도체 소자의 패드.
  5. 제2 항에 있어서, 상기 제y+1(1≤y≤N-1) 중간 메탈층의 제y+1 중간 서브 층 중 하나는 제2 비아를 통해 상기 제y 중간 메탈층과 연결되는 것을 특징으로 하는 반도체 소자의 패드.
  6. 제1 항에 있어서, 상기 반도체 소자의 패드는
    상기 패드의 최하부에 형성된 하부 메탈층을 더 구비하는 것을 특징으로 하는 반도체 소자의 패드.
  7. 제6 항에 있어서, 상기 하부 메탈층은 반도체 기판에 해당하는 것을 특징으로 하는 반도체 소자의 패드.
  8. 제1 항에 있어서, 상기 상부 전극과 상기 하부 전극 사이에 유전층은 Si3N4 또는 SiO2인 것을 특징으로 하는 반도체 소자의 패드.
  9. 제1 항에 있어서, 상기 직렬로 형성되는 상기 커패시터들과 상기 제1 내지 상기 제N 중간 메탈층들은 나선형 인덕터를 형성하는 것을 특징으로 하는 반도체 소자의 패드.
  10. 제9 항에 있어서 상기 나선형 인덕터의 모양은 사각형, 팔각형 또는 원형인 것을 특징으로 하는 반도체 소자의 패드.
  11. 반도체 소자의 패드에 있어서,
    다층으로 적층된 금속층들을 포함하되,
    상기 금속층들 사이에 형성되는 기생 커패시터들이 직렬로 연결된 형태를 갖는 것을 특징으로 하는 반도체 소자의 패드.
  12. 반도체 소자의 패드의 제조 방법에 있어서,
    하부로부터 상부로 제1 내지 제N(여기서, N은 1이상의 양의 정수) 중간 메탈층을 형성하는 단계; 및
    상기 패드의 최상위에 상부 메탈층을 형성하는 단계를 구비하고,
    상기 상부 메탈층 내지 상기 제N 중간 메탈층이 수직 방향으로 형성하는 커패시터들이 직렬 연결 구조를 갖도록, 상기 제1 내지 상기 제N 중간 메탈층은 형성되는 것을 특징으로 하는 반도체 소자의 패드의 제조 방법.
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