JP2006049486A

JP2006049486A - 半導体装置およびその製造方法

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Publication number: JP2006049486A
Application number: JP2004226734A
Authority: JP
Inventors: Hideji Tsujino; 秀治辻野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-08-03
Filing date: 2004-08-03
Publication date: 2006-02-16

Abstract

【課題】ＭＩＭ容量素子を有する集積回路の面積を縮小し、チップサイズを小型化し、チップ原価を下げる。
【解決手段】シリコン基板上に第１の金属膜３０１、第１の絶縁膜４０１および第１の電極５０１からなる第１のＭＩＭ容量と、第２の金属膜３０２、第２の絶縁膜４０２および第２の電極５０２からなる第２のＭＩＭ容量とが形成され、第１の電極５０１は第２の金属膜３０２にタングステンプラグ６０１で接続され、第２の電極５０２は第３の金属膜３０３にタングステンプラグ６０２で接続され、各々の金属膜３０１，３０２は素子を接続する配線と共用し、第１のＭＩＭ容量と第２のＭＩＭ容量の位置を同一箇所に配置し、これらのＭＩＭ容量を並列に接続することにより、チップ面積を大きくせずに容量密度を大きくした構造の半導体装置を形成する。
【選択図】図１

Description

本発明は半導体装置、特に金属膜配線間に形成するＭＩＭ容量の構造およびその製造方法に関するものである。

従来の金属膜配線間に形成された容量（ＭＩＭ容量）は、一種類の金属膜配線間に一種類の絶縁膜を形成したＭＩＭ容量である（例えば、特許文献１参照）。また、ＭＩＭ容量の上部および下部電極を共に金属膜配線と共用しない構造のものもある（例えば、特許文献２参照）。
特開２００１−２０３３２９号公報（図２）特開２００１−２７４３２８号公報（図４）

上記従来の技術で形成したＭＩＭ容量は、容量密度が小さいため、アナログフロントエンド回路のように回路特性上、容量の占める割合が大きい回路では、ＭＩＭ容量形成面積を大きくしなければならない。そのため、チップサイズそのものが大きくなり、チップ原価が高くなるという問題があった。上記ＭＩＭ容量の容量密度を高くする方法としては、容量絶縁膜の薄膜化が進められているが、絶縁破壊耐圧が減少するという信頼性的な問題で薄膜化は困難であり、結果的にＭＩＭ容量部分の面積縮小は困難である。また、携帯電話用システム電源に使用する半導体集積回路では、入／出力を内部回路よりも高電圧で使用する場合が多い。その際、ＭＩＭ容量に高電圧が印加されないように、容量を直列に接続し、各容量部分にかかる電圧を下げる必要がある。何れの場合も容量部分の面積が大きくなることより、結果的にチップ原価が高くなる。

本発明の目的は、ＭＩＭ容量素子を有する集積回路の面積を縮小し、チップサイズを小型化し、チップ原価を下げることが可能な半導体装置およびその製造方法を提供することである。

また、本発明の他の目的は、回路レイアウトを実質的に変更することなく、高耐圧回路に適用できる半導体装置およびその製造方法を提供することである。

上記課題を解決するために、本発明に係る半導体装置は、複数のＭＩＭ容量を有する多層配線構造を有しており、下層の第１の金属膜配線と中間層の第２の金属膜配線との間に形成された第１の上部電極と、第１の金属膜配線の一部よりなる第１の下部電極と、第１の上部電極と第２の下部電極との間に存在する第１の容量絶縁膜とからなる第１のＭＩＭ容量と、第２の金属膜配線と上層の第３の金属膜配線との間に形成された第２の上部電極と、第２の金属膜配線の一部よりなる第２の下部電極と、第２の上部電極と第２の下部電極との間に存在する第２の容量絶縁膜とからなる第２のＭＩＭ容量とを備え、第１の上部電極と第２の上部電極とを同一箇所に重ねたことを特徴とする。

上記の構成によると、第１のＭＩＭ容量と第２のＭＩＭ容量の位置を同一箇所に配置することにより、チップ面積を大きくせずに容量密度を大きくすることができる。

上記の半導体装置において、多層配線構造は（ｎ＋１）層の金属膜配線を有し、最大でｎ個のＭＩＭ容量を形成することが好ましい。ただし、ｎは整数で、ｎ＞１である。

上記の構成によると、各金属膜配線間に最大でｎ個のＭＩＭ容量を配置することで、１個のＭＩＭ容量と比較して最大ｎ倍の容量密度が得られる。

上記の半導体装置において、ＭＩＭ容量を並列に接続することが好ましい。

上記の構成によると、１個のＭＩＭ容量と比較してｎ倍の単位容量が得られる。

上記の半導体装置において、複数のＭＩＭ容量の容量絶縁膜は膜種および膜厚を同一にすることが好ましい。

上記の構成によると、１個のＭＩＭ容量と比較して整数倍のＭＩＭ容量が得られる。例えば、プラグを形成するマスクによりＭＩＭ容量上のプラグ有無の状態で容量値を変え、精度よく整数倍の容量値を得ることができる。

上記の半導体装置において、多層配線構造はｎ層の金属膜配線を有し、ｎ層の金属膜配線のうちｍ層の金属膜配線にはＭＩＭ容量が形成され、ｎ層の金属膜配線のうち（ｎ−ｍ）個の金属膜配線にはＭＩＭ容量がないことが好ましい。

上記の構成によると、新たにマスク製作することなく、拡散工程上で容量を調整することができる。

上記の半導体装置において、ＭＩＭ容量を直列に接続することが好ましい。

上記の構成によると、１個のＭＩＭ容量と比較して絶縁膜の膜厚を厚くすることなく、ＭＩＭ容量の許容電圧（耐圧）を大きくすることができる。

上記の半導体装置において、第１の上部電極と第２の上部電極の何れか一方がその上部の金属膜配線と共用され、かつ、そのときの容量絶縁膜に層間絶縁膜を使用することが好ましい。

上記の構成によると、容量絶縁膜の膜種や膜厚を変更せずに、製品仕様に合わせた所定の容量値にすることができる。

また、本発明に係る半導体装置の製造方法は、複数のＭＩＭ容量を有する多層配線構造の半導体装置の製造方法であって、半導体基板上に保護膜を介して第１の金属膜と第１の容量絶縁膜と第２の金属膜とを堆積する工程と、ＭＩＭ容量の容量面積を設定するマスクを用いて第２の金属膜と第１の容量絶縁膜とをエッチングして第１の上部電極を形成する工程と、第１の金属膜をエッチングして下層の第１の金属膜配線の一部よりなる第１の下部電極を形成する工程と、第１の金属膜配線および第１の上部電極の上に第１の層間絶縁膜を堆積する工程と、第１の上部電極および第１の下部電極の配線部の上の第１の層間絶縁膜に第１のヴィアホールを形成する工程と、第１の層間絶縁膜上に第１の導電膜を堆積した後、第１の導電膜を平坦化して第１のヴィアホールに第１のプラグを形成する工程と、第１のプラグを有する第１の層間絶縁膜上に第３の金属膜と第２の容量絶縁膜と第４の金属膜とを堆積する工程と、再びマスクを用いて第４の金属膜と第２の容量絶縁膜とをエッチングして第２の上部電極を形成する工程と、第３の金属膜をエッチングして中間層の第２の金属膜配線の一部よりなる第２の下部電極を形成する工程と、第２の金属膜配線および第２の上部電極上に第２の層間絶縁膜を堆積する工程と、第２の上部電極および第２の下部電極の配線部の上の第２の層間絶縁膜に第２のヴィアホールを形成する工程と、第２の層間絶縁膜上に第２の導電膜を堆積した後、第２の導電膜を平坦化して第２のヴィアホールに第２のプラグを形成する工程と、第２のプラグを有する第２の層間絶縁膜上に第５の金属膜を堆積する工程と、第５の金属膜をエッチングして上層の第３の金属膜配線を形成する工程とを含み、第１の上部電極と第２の上部電極とを同一箇所に重ねたことを特徴とする。

上記の半導体装置の製造方法において、複数のＭＩＭ容量の容量絶縁膜は膜種および膜厚を同一にすることが好ましい。

上記の半導体装置の製造方法において、多層配線構造はｎ層の金属膜配線を有し、ｎ層の金属膜配線のうちｍ層の金属膜配線ではＭＩＭ容量の形成工程を行い、ｎ層の金属膜配線のうち（ｎ−ｍ）個の金属膜配線ではＭＩＭ容量の形成工程を削除することが好ましい。

本発明により、ＭＩＭ容量を有する半導体集積回路のチップ面積を小さくすることができ、チップ単価を下げることができる。また、ＭＩＭ容量を形成するマスクを共用し、容量絶縁膜の膜種や膜厚などの成膜条件を同一にすることで、集積回路内で容易に、かつ精度よく整数倍の容量を得ることができる。

以下、本発明の実施の形態のＭＩＭ容量を有する多層配線構造の半導体装置を図面を参照しながら説明する。

（実施の形態１）
図１は本発明による実施の形態１の半導体装置におけるＭＩＭ容量の構造を示す平面図であり、図２は図１のＡ−Ａ’線断面図である。図１および図２において、符号１は第１導電型シリコン基板に公知の技術で、フォトリソグラフィー、イオン注入、熱処理、ＣＶＤ、エッチング等を行うことにより、半導体集積回路に使用されるデバイスが形成されたシリコン基板を示す。符号２はシリコン基板１上に形成された保護膜を示す。符号３０１は保護膜２上に形成されて第１のＭＩＭ容量の下部電極を兼ねる第１層目金属膜配線を示す。符号４０１は第１層目金属膜配線３０１上に形成された第１のＭＩＭ容量の容量絶縁膜を示す。符号５０１は容量絶縁膜４０１上に形成された第１のＭＩＭ容量の上部電極を示す。符号２０１は保護膜２、第１層目金属膜配線３０１および上部電極５０１上に形成された金属膜配線間の層間絶縁膜を示す。符号３０２は層間絶縁膜２０１上に形成されて第２のＭＩＭ容量の下部電極を兼ねる第２層目金属膜配線を示す。符号６０１は層間絶縁膜２０１に形成されて上部電極５０１と第２層目金属膜配線３０２とを接続するタングステンプラグを示す。符号４０２は第２層目金属膜配線３０２上に形成された第２のＭＩＭ容量の容量絶縁膜を示す。符号５０２は容量絶縁膜４０２上に形成された第２のＭＩＭ容量の上部電極を示す。符号２０２は層間絶縁膜２０１、第２層目金属膜配線３０１および上部電極５０２上に形成された金属膜配線間の層間絶縁膜を示す。符号３０３は層間絶縁膜２０２上に形成された第３層目金属膜配線を示す。符号６０２は層間絶縁膜２０２に形成されて上部電極５０２と第３層目金属膜配線３０３とを接続するタングステンプラグを示す。符号２０００は保護膜を示す。

この半導体装置は、図１および図２に示すように、第１の下部電極となる第１層目金属膜配線３０１と第１の容量絶縁膜４０１と第１の上部電極５０１とからなる第１のＭＩＭ容量と、第２の下部電極となる第２層目金属膜配線３０２と第２の容量絶縁膜４０２と第２の上部電極５０２とからなる第２のＭＩＭ容量とを上下に重ねた構造にしている。

この構成によれば、容量密度を大きくすることができ、ＭＩＭ容量素子を有する集積回路の面積を縮小し、チップサイズを小型化し、チップ原価を下げることできる。

（実施の形態２）
図３は本発明による実施の形態２の半導体装置におけるＭＩＭ容量の構造を示す平面図であり、図４は図３のＡ−Ａ’線断面図である。図３および図４において、符号１は第１導電型シリコン基板に公知の技術で、フォトリソグラフィー、イオン注入、熱処理、ＣＶＤ、エッチング等を行うことにより、半導体集積回路に使用されるデバイスが形成されたシリコン基板を示す。符号２はシリコン基板１上に形成された保護膜を示す。符号３０１は保護膜２上に形成されて第１のＭＩＭ容量の下部電極を兼ねる第１層目金属膜配線を示す。符号２０１は保護膜２および第１層目金属膜配線３０１上に形成された金属膜配線間の層間絶縁膜を示す。符号２０１１は層間絶縁膜２０１において、第１層目金属膜配線３０１上に存在する部分の層間絶縁膜（層間保護膜）を示し、第１のＭＩＭ容量の容量絶縁膜を兼ねる。符号３０２は層間絶縁膜２０１１上に形成された第２層目金属膜配線を示し、第１のＭＩＭ容量の上部電極と第２のＭＩＭ容量の下部電極とを兼ねる。符号４は第２層目金属膜配線３０２上に形成された第２のＭＩＭ容量の容量絶縁膜を示す。符号５は容量絶縁膜４上に形成された第２のＭＩＭ容量の上部電極を示す。符号２０２は層間絶縁膜２０１および上部電極５上に形成された金属膜配線間の層間絶縁膜を示す。符号３０３は層間絶縁膜２０２上に形成された第３層目金属膜配線を示す。符号６は層間絶縁膜２０２に形成されて上部電極５０２と第３層目金属膜配線３０３とを接続するタングステンプラグを示す。符号２０００は保護膜を示す。

この半導体装置は、図３および図４に示すように、第１層目金属膜配線３０１および第２層目金属膜配線３０２間の層間絶縁膜２０１１を容量として使用することで第１のＭＩＭ容量を形成し、第２層目金属膜配線３０２と第３層目金属膜配線３０３との間に形成した第２層目金属膜配線３０２と容量絶縁膜４と上部電極５とで第２のＭＩＭ容量を形成し、第１および第２のＭＩＭ容量を上下に重ねた構造にしている。

（実施の形態３）
上記実施の形態１および２では、金属膜配線が３層の構造を例にとって説明したが、この実施の形態３では、図５に示すように、例えば金属膜配線が（ｎ＋１）層ある場合の構造を示している。この実施の形態では、ＭＩＭ容量を最大ｎ個重ねた構造となる。金属膜配線間の層間絶縁膜２０１、２０２、２０３・・・２０９９をＣＭＰ（化学的機械的研磨）法等により、平坦化することで、図５に示す構造が可能となる。図５において、符号４０３〜４０９９は容量絶縁膜を示し、符号５０３〜５０９９は上部電極を示し、符号６０３〜６０９９はタングステンプラグを示し、符号３０９９，３１００は金属膜配線を示す。

この構成によれば、容量密度を大きくすることができ、ＭＩＭ容量素子を有する集積回路の面積を縮小し、チップサイズを小型化し、チップ原価を下げることができる。また、最大ｎ個の容量を形成する場合、フォトリソグラフィー用マスクを共用することで、急な容量値変更にも対応できる。

（実施の形態４）
図６は本実施の形態４を示す断面図である。この実施の形態４では、シリコン基板１との間に生じる寄生容量の影響を出来る限り少なくするため、ＭＩＭ容量を上層に形成したものを示している。

（実施の形態５）
上記実施の形態３では、図５において、容量絶縁膜４０１，４０２，４０３・・・４０９９の膜種や膜厚については特に言及をしていなかった。この実施の形態５では、容量絶縁膜４０１，４０２，４０３・・・４０９９の膜種や膜厚を異ならせることを特徴とする。すなわち、レイアウトを変更せずに容量値を変更するため、例えば、図７に示すように、膜厚の異なる容量絶縁膜４０２１や膜種の異なる容量絶縁膜４０３１を図５の容量絶縁膜４０２，４０３を形成する際にそれらと置き換えた構造とする。

この構成によれば、レイアウトを変更せずに容量値を変更することが容易に実現できる。

（実施の形態６）
上記実施の形態３の構成において、ｎ＝３で第１および第２のＭＩＭ容量を並列に接続し、単位面積当たりの容量を大きくした実施の形態６を図８および図９を使用して説明する。図８は平面図で、図９は図８のＡ−Ａ’線断面図である。

この半導体装置は、容量絶縁膜４０１，４０２，４０３は同一箇所に重ね、第１層目金属膜配線３０１と第３層目金属膜配線３０３とをタングステンプラグ６０１１，６０２１および第２層目金属膜配線３０２１で接続し、かつ第２層目金属膜配線３０２と第４層目の金属膜配線３０４とをタングステンプラグ６０２２，６０３１および第３層目金属膜配線３０３１で接続する。３個のＭＩＭ容量には各々上部電極５０１，５０２，５０３を設け、上部電極５０１，５０２，５０３と最も近い上層の金属膜配線３０２，３０３，３０４とタングステンプラグ６０１，６０２，６０３で接続する。

この接続構造によって、３個のＭＩＭ容量を同一金属膜上に形成した場合の３倍の容量密度が得られる。

本実施の形態の場合、ＭＩＭ容量の電極を第３層目金属膜配線３０３１および第２層目金属膜配線３０２１で引き回しているが、配置条件によってはタングステンプラグと金属膜配線とを重ねて、別の金属膜配線から引き回すこともある。

（実施の形態７）
図２において、電源ライン等、内部回路よりも高い電圧がＭＩＭ容量にかかる場合、第２層金属膜配線３０２では引き回しせず、第１層金属膜配線３０１と第３層金属膜配線３０３とで容量の電極をとることにより、２個のＭＩＭ容量の膜厚が同じであれば、１個のＭＩＭ容量の上下にかかる電圧は印加電圧の半分となる。同様に、図５に示すようにｎ個のＭＩＭ容量を使用する場合、１／ｎにする。

（実施の形態８）
３層金属膜配線を例にして、本実施の形態を説明する。図１０−１に示すパターンを複数準備し、第２層目金属膜配線３０２，３０２１を形成する前のタングステンプラグ６０１１，６０１のパターンのみを変更し、図１０−２に示す構造にする。ＭＩＭ容量の容量絶縁膜４０１，４０２の形成条件は全く同じにする。これにより、ＳＣＦ（スイッチドキャパシタフィルタ）回路のように容量比を整数倍で使用する場合にレイアウトが容易である。

（実施の形態９）
本実施の形態では上記実施の形態３の構造の半導体装置を製造する方法を図１１−１〜図１１−１６を使用して説明する。

第１導電型シリコン基板に公知の技術で、フォトリソグラフィー、イオン注入、熱処理、ＣＶＤ、エッチング等を行うことにより、半導体集積回路に使用されるデバイスが形成されたシリコン基板１上に保護膜２を形成した断面図を図１１−１に示す。

つぎに、公知の技術で第１層目金属膜３０１Ａを保護膜２上にスパッタリングすることにより、図１１−２の構造を得る。

つぎに、第１のＭＩＭ容量の容量絶縁膜４０１ＡをＣＶＤ技術により第１層目金属膜３０１Ａ上に形成し、図１１−３の構造を得る。

つぎに、上記第１のＭＩＭ容量の上部電極となる金属膜５０１Ａをスパッタリング技術により容量絶縁膜４０１Ａ上に形成し、図１１−４の構造を得る。

つぎに、第１のＭＩＭ容量の上部電極となる金属膜５０１Ａをフォトリソグラフィーおよびドライエッチング技術により加工することで、必要な箇所に第１のＭＩＭ容量の上部電極５０１５，５０１６を形成し、図１１−５の構造を得る。

つぎに、容量絶縁膜４０１Ａをフォトリソグラフィーおよびドライエッチング技術により加工することで、必要な箇所に容量絶縁膜４０１５，４０１６を形成し、図１１−６の構造を得る。

つぎに、第１層目金属膜３０１Ａをフォトリソグラフィー技術およびドライエッチング技術により加工することで、必要な箇所に容量の下部電極となる部分を含む第１層目金属膜配線３０１５，３０１６を形成し、図１１−７の構造を得る。

つぎに、図１１−８に示すような構造になるように層間絶縁膜２０１をＣＶＤ技術により保護膜２、第１層目金属膜配線３０１５，３０１６および第１のＭＩＭ容量の上部電極５０１５，５０１６上に形成し、エッチバックまたはＣＭＰ技術により平坦化する。

つぎに、第１層目金属膜配線３０１５および第１のＭＩＭ容量の上部電極５０１５，５０１６と第２層目金属膜配線（図示せず）とをつなぐため、層間絶縁膜２０１にフォトリソグラフィーおよびドライエッチング技術でヴィアホールを形成し、層間絶縁膜２０１上にＣＶＤ技術によりタングステンを形成し、エッチバックまたはＣＭＰ技術により、図１１−９のように平坦化してタングステンプラグ６０１５，６０１６，６０１７を形成する。

つぎに、第２層目金属膜３０２Ａ、第２のＭＩＭ容量の容量絶縁膜４０２Ａおよび第２のＭＩＭ容量の上部電極となる金属膜５０２Ａを、上記第１層目金属膜３０１Ａ，第１のＭＩＭ容量の容量絶縁膜４０１Ａ，第１のＭＩＭ容量の上部電極となる金属膜５０１Ａと同じ製造方法で形成し、図１１−１０の構造を得る。

つぎに、上記第１のＭＩＭ容量の上部電極５０１５，５０１６，容量絶縁膜４０１５，４０１６および第１層目金属膜配線３０１５，３０１６の形成時と同様にして、図１１−１１に示す構造になるように、第２のＭＩＭ容量の上部電極５０２５，５０２６，容量絶縁膜４０２５，４０２６および第２層目金属膜配線３０２５，３０２６，３０２７を形成する。

つぎに、層間絶縁膜２０１の形成時と同様の方法で，層間絶縁膜２０２を形成し、タングステンプラグ６０１５，６０１６，６０１７の形成時と同様の方法で、タングステンプラグ６０２５，６０２６，６０２７，６０２８を形成し、図１１−１２の構造を得る。

同様に第３層目金属膜３０３Ａ、第３のＭＩＭ容量の容量絶縁膜４０３Ａおよび第３のＭＩＭ容量の上部電極となる金属膜５０３Ａを形成し、図１１−１３の構造を得る。

その後上記と同様の製造方法で、第３のＭＩＭ容量の上部電極５０３５，５０３６，容量絶縁膜４０３５，４０３６および第３層目金属膜配線３０３５，３０３６，３０３７を形成し、図１１−１４の構造を得る。

つぎに、同様に層間絶縁膜２０３を形成し、図１１−１５の構造とする。

以下、同様の製造方法を繰り返すことにより、図１１−１６に示すように（ｎ＋１）層目金属膜配線３１００１，３１００２まで形成し、さらにその上に保護膜２０００を形成する。図１１−１６において、符号２０９８，２０９９は金属膜配線間の層間絶縁膜を示し、符号６０３５，６０３６，６０３７，６０９８１，６０９８２，６０９８３，６０９８４，６０９９１，６０９９２，６０９９３はタングステンプラグを示し、符号４０９９１，４０９９２は容量絶縁膜を示し、符号５０９９１，５０９９２は第ｎのＭＩＭ容量の上部電極を示している。

なお、ＭＩＭ容量が必要でない層がある場合、必要層のみ形成し、不要層では容量絶縁膜形成、上部電極用の金属膜形成、上部電極加工、層間絶縁膜加工の工程を削除する。

以上説明したように、本発明は大容量を必要とする半導体装置において有用である。

本発明の実施の形態１の半導体装置におけるＭＩＭ容量の構造を示す平面図である。図１のＡ−Ａ’線断面図である。本発明の実施の形態２の半導体装置におけるＭＩＭ容量の構造を示す平面図である。図３のＡ−Ａ’線断面図である。本発明の実施の形態３の半導体装置におけるＭＩＭ容量の構造を示す断面図である。本発明の実施の形態４の半導体装置におけるＭＩＭ容量の構造を示す断面図である。本発明の実施の形態５の半導体装置におけるＭＩＭ容量の構造を示す断面図である。本発明の実施の形態６の半導体装置におけるＭＩＭ容量の構造を示す平面図である。図８のＡ−Ａ’線断面図である。本発明の実施の形態７の半導体装置におけるＭＩＭ容量の構造を示す断面図である。本発明の実施の形態７の半導体装置におけるＭＩＭ容量の構造を示す他の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第２工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第３工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第４工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第５工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第６工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第７工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第８工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第９工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１０工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１１工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１２工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１３工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１４工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１５工程の断面図である。本発明の実施の形態９の半導体装置におけるＭＩＭ容量の製造方法の説明に使用する第１６工程の断面図である。

符号の説明

１・・・第１導電型シリコン基板（半導体デバイス形成のための拡散済み）
２・・・第１導電型シリコン基板と第１層目金属膜配線間の保護膜
２０００・・・最上層金属膜配線上の保護膜
２０１・・・第１層目と第２層目の金属膜配線間の層間絶縁膜
２０１１・・・容量として使用した第１層目と第２層目金属膜配線間の層間絶縁膜部分
２０２・・・第２層目と第３層目金属膜配線間の層間絶縁膜
２０３・・・第３層目と第４層目金属膜配線間の層間絶縁膜
２０９７・・・第（ｎ−２）層目と第（ｎ−１）層目金属膜配線間の層間絶縁膜
２０９８・・・第（ｎ−１）層目と第ｎ層目金属膜配線間の層間絶縁膜
２０９９・・・第ｎ層目と第（ｎ＋１）層目金属膜配線間の層間絶縁膜
３０１・・・第１層目金属膜配線
３０２・・・第２層目金属膜配線
３０２１・・・第２層目金属膜配線（並列接続用）
３０３・・・第３層目金属膜配線
３０３１・・・第３層目金属膜配線（並列接続用）
３０４・・・第４層目金属膜配線
３０９８・・・第（ｎ−１）層目金属膜配線
３０９９・・・第ｎ層目金属膜配線
３１００・・・第（ｎ＋１）層目金属膜配線
４・・・配線間に形成した容量（ＭＩＭ容量）絶縁膜
４０１・・・第１層目と第２層目金属膜配線間に形成したＭＩＭ容量絶縁膜
４０２・・・第２層目と第３層目金属膜配線間に形成したＭＩＭ容量絶縁膜
４０２１・・・第２層目と第３層目金属膜配線間に形成したＭＩＭ容量絶縁膜４０１と膜種、膜厚の異なる絶縁膜
４０３・・・第３層目と第４層目金属膜配線間に形成したＭＩＭ容量絶縁膜
４０３１・・・第３層目と第４層目金属膜配線間に形成したＭＩＭ容量絶縁膜４０１と膜種、膜厚の異なる絶縁膜
４０９８・・・第（ｎ−１）層目と第ｎ層目金属膜配線間に形成したＭＩＭ容量絶縁膜
４０９９・・・第ｎ層目と第（ｎ＋１）層目金属膜配線間に形成したＭＩＭ容量絶縁膜
５・・・ＭＩＭ容量の上部電極
５０１・・・第１層目と第２層目金属膜配線間に形成したＭＩＭ容量の上部電極
５０２・・・第２層目と第３層目金属膜配線間に形成したＭＩＭ容量の上部電極
５０３・・・第３層目と第４層目金属膜配線間に形成したＭＩＭ容量の上部電極
５０９８・・・第（ｎ−１）層目と第ｎ層目金属膜配線間に形成したＭＩＭ容量の上部電極
５０９９・・・第ｎ層目と第（ｎ＋１）層目金属膜配線間に形成したＭＩＭ容量の上部電極
６・・・ＭＩＭ容量部の上部電極と金属膜配線のタングステンプラグ
６０１・・・第１層目と第２層目金属膜配線間に形成したＭＩＭ容量の上部電極と金属膜配線のタングステンプラグ
６０１１・・・第１層目と第２層目金属膜配線のタングステンプラグ
６０２・・・第２層目と第３層目金属膜配線間に形成したＭＩＭ容量の上部電極と金属膜配線のタングステンプラグ
６０２１・・・第２層目と第３層目金属膜配線のタングステンプラグ
６０３・・・第３層目と第４層目金属膜配線間に形成したＭＩＭ容量の上部電極と金属膜配線のタングステンプラグ
６０３１・・・第３層目と第４層目金属膜配線のタングステンプラグ
６０９８・・・第（ｎ−１）層目と第ｎ層目金属膜配線間に形成したＭＩＭ容量の上部電極と金属膜配線のタングステンプラグ
６０９８１・・・第（ｎ−１）層目と第ｎ層目金属膜配線のタングステンプラグ
６０９９・・・第ｎ層目と第（ｎ＋１）層目金属膜配線間に形成したＭＩＭ容量の上部電極と金属膜配線のタングステンプラグ
６０９９１・・・第ｎ層目と第（ｎ＋１）層目金属膜配線のタングステンプラグ

Claims

複数のＭＩＭ容量を有する多層配線構造の半導体装置であって、
下層の第１の金属膜配線と中間層の第２の金属膜配線との間に形成された第１の上部電極と、前記第１の金属膜配線の一部よりなる第１の下部電極と、前記第１の上部電極と前記第１の下部電極との間に存在する第１の容量絶縁膜とからなる第１のＭＩＭ容量と、
前記第２の金属膜配線と上層の第３の金属膜配線との間に形成された第２の上部電極と、前記第２の金属膜配線の一部よりなる第２の下部電極と、前記第２の上部電極と前記第２の下部電極との間に存在する第２の容量絶縁膜とからなる第２のＭＩＭ容量とを備え、
前記第１の上部電極と前記第２の上部電極とを同一箇所に重ねたことを特徴とする半導体装置。
前記多層配線構造は（ｎ＋１）層の金属膜配線を有し、最大でｎ個のＭＩＭ容量を形成することを特徴とする請求項１に記載の半導体装置。ただし、ｎは整数で、ｎ＞１である。
前記複数のＭＩＭ容量を並列に接続することを特徴とする請求項１に記載の半導体装置。
前記複数のＭＩＭ容量の容量絶縁膜は膜種および膜厚を同一にすることを特徴とする請求項３に記載の半導体装置。
前記多層配線構造はｎ層の金属膜配線を有し、前記ｎ層の金属膜配線のうちｍ層の金属膜配線にはＭＩＭ容量が形成され、前記ｎ層の金属膜配線のうち（ｎ−ｍ）層の金属膜配線にはＭＩＭ容量がないことを特徴とする請求項３に記載の半導体装置。ただし、ｍ、ｎは整数で、ｎ＞ｍ＞１である。
前記複数のＭＩＭ容量を直列に接続することを特徴とする請求項１に記載の半導体装置。
前記第１の上部電極と前記第２の上部電極の何れか一方がその上部の金属膜配線と共用され、かつ、そのときの容量絶縁膜に層間絶縁膜を使用することを特徴とする請求項１に記載の半導体装置。
複数のＭＩＭ容量を有する多層配線構造の半導体装置の製造方法であって、
半導体基板上に保護膜を介して第１の金属膜と第１の容量絶縁膜と第２の金属膜とを堆積する工程と、
ＭＩＭ容量の容量面積を設定するマスクを用いて前記第２の金属膜と前記第１の容量絶縁膜とをエッチングして第１の上部電極を形成する工程と、
前記第１の金属膜をエッチングして下層の第１の金属膜配線の一部よりなる第１の下部電極を形成する工程と、
前記第１の金属膜配線および前記第１の上部電極の上に第１の層間絶縁膜を堆積する工程と、
前記第１の上部電極および前記第１の下部電極の配線部の上の前記第１の層間絶縁膜に第１のヴィアホールを形成する工程と、
前記第１の層間絶縁膜上に第１の導電膜を堆積した後、前記第１の導電膜を平坦化して前記第１のヴィアホールに第１のプラグを形成する工程と、
前記第１のプラグを有する前記第１の層間絶縁膜上に第３の金属膜と第２の容量絶縁膜と第４の金属膜とを堆積する工程と、
再び前記マスクを用いて前記第４の金属膜と前記第２の容量絶縁膜とをエッチングして第２の上部電極を形成する工程と、
前記第３の金属膜をエッチングして中間層の第２の金属膜配線の一部よりなる第２の下部電極を形成する工程と、
前記第２の金属膜配線および前記第２の上部電極上に第２の層間絶縁膜を堆積する工程と、
前記第２の上部電極および前記第２の下部電極の配線部の上の前記第２の層間絶縁膜に第２のヴィアホールを形成する工程と、
前記第２の層間絶縁膜上に第２の導電膜を堆積した後、前記第２の導電膜を平坦化して前記第２のヴィアホールに第２のプラグを形成する工程と、
前記第２のプラグを有する前記第２の層間絶縁膜上に第５の金属膜を堆積する工程と、
前記第５の金属膜をエッチングして上層の第３の金属膜配線を形成する工程とを含み、
前記第１の上部電極と前記第２の上部電極とを同一箇所に重ねたことを特徴とする半導体装置の製造方法。
前記複数のＭＩＭ容量の容量絶縁膜は膜種および膜厚を同一にすることを特徴とする請求項８に記載の半導体装置の製造方法。
前記多層配線構造はｎ層の金属膜配線を有し、前記ｎ層の金属膜配線のうちｍ層の金属膜配線ではＭＩＭ容量の形成工程を行い、前記ｎ層の金属膜配線のうち（ｎ−ｍ）層の金属膜配線ではＭＩＭ容量の形成工程を削除することを特徴とする請求項８に記載の半導体装置の製造方法。ただし、ｍ、ｎは整数で、ｎ＞ｍ＞１である。