JP6046282B2 - 金属絶縁体金属キャパシタ構造 - Google Patents

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Description

[0001]本開示の態様は、一般にキャパシタに関し、より詳細には、金属絶縁体金属（ＭＩＭ：metal-insulator-metal）キャパシタ構造に関する。
[0002]通常、電源上の雑音をフィルタで除去するために、減結合キャパシタ（decoupling capacitor）がチップ中で使用され、減結合キャパシタは電源の２つの電源レール（power-supply rail）（たとえば、ＶｄｄおよびＶｓｓ）間に結合される。一般に、減結合キャパシタは、２つの金属層と、金属層間に配設された誘電体層とを備える金属絶縁体金属（ＭＩＭ）キャパシタを使用して実装される。
[0003]以下で、１つまたは複数の実施形態の基本的理解を与えるために、そのような実施形態の簡略化された概要を提示する。この概要は、すべての企図された実施形態の包括的な概観ではなく、すべての実施形態の主要または重要な要素を識別するものでも、いずれかまたはすべての実施形態の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、１つまたは複数の実施形態のいくつかの概念を簡略化された形で提示することである。
[0004]一態様によれば、キャパシタ構造が提供される。キャパシタ構造は低電圧キャパシタと高電圧キャパシタとを備える。低電圧キャパシタは、第１の金属層から形成された第１の電極と、第２の金属層から形成された第２の電極と、第３の金属層から形成された第３の電極と、第１の電極と第２の電極との間の第１の誘電体層と、第２の電極と第３の電極との間の第２の誘電体層とを備える。高電圧キャパシタは、第１の金属層から形成された第４の電極と、第３の金属層から形成された第５の電極と、第４の電極と第５の電極との間の第３の誘電体層と、ここにおいて、第３の誘電体層が第１の誘電体層または第２の誘電体層のいずれかよりも厚い、を備える。
[0005]第２の態様は、第１の金属層から形成された第１の電極と、第２の金属層から形成された第２の電極と、第３の金属層から形成された第３の電極と、ここにおいて、第２の電極と第３の電極とが第１の電極と第２の電極とよりも遠く離れて離間される、を備えるキャパシタ構造に関する。キャパシタ構造はまた、第１の電極と第２の電極との間の第１の誘電体層と、第２の金属層と第３の金属層との間の第２の誘電体層と、ここにおいて、第２の誘電体層は、第１の誘電体層よりも大きい厚さを有する、を備える。
[0006]第３の態様は、キャパシタ構造を作製するための方法に関する。本方法は、第１の絶縁層上に第１の金属層を堆積させることと、第１の金属層から第１の電極と第２の電極とを形成することと、第１の電極と第２の電極との上に第１の誘電体層を堆積させることと、第１の誘電体層上に第２の金属層を堆積させることとを備える。本方法はまた、第２の金属層から第３の電極を形成することと、ここにおいて、第３の電極が第１の電極に重なる、第２の電極に重なる第２の金属層の部分を除去することとを備える。本方法は、第３の電極と第１の誘電体層との上に第２の誘電体層を堆積させることと、第２の誘電体層上に第３の金属層を堆積させることと、第３の金属層から第４の電極と第５の電極とを形成することと、ここにおいて、第４の電極が第１の電極と第３の電極とに重なり、第５の電極が第２の電極に重なる、をさらに備える。
[0007]第４の態様は、キャパシタ構造を作製するための方法に関する。本方法は、第１の絶縁層上に第１の金属層を堆積させることと、第１の金属層から第１の電極を形成することと、第１の電極上に第１の誘電体層を堆積させることと、第１の誘電体層上に第２の金属層を堆積させることと、第２の金属層から第２の電極を形成することとを備える。本方法はまた、第２の電極上に第２の誘電体層を堆積させること、ここにおいて、第１の誘電体層と第２の誘電体層とが異なる厚さを有する、を備える。本方法はまた、第２の誘電体層上に第３の金属層を堆積させることと、第３の金属層から第３の電極を形成することとを備える。
[0008]第５の態様は装置に関する。本装置は、第１の電源レール上の雑音を減衰させるための手段と、第２の電源レール上の雑音を減衰させるための手段と、ここにおいて、両方の手段がチップ上に集積され、第２の電源レールが、前記第１の電源レールよりも高い電源電圧に結合された、を備える。
[0009]上記および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明し、特に特許請求の範囲で指摘する特徴を備える。以下の説明および添付の図面に、１つまたは複数の実施形態のいくつかの例示的な態様を詳細に記載する。ただし、これらの態様は、様々な実施形態の原理が採用され得る様々な方法のほんのいくつかを示すものであり、説明する実施形態は、すべてのそのような態様およびそれらの均等物を含むものとする。
[0010]ＭＩＭキャパシタ構造の一例を示す図。 [0011]本開示の一実施形態による、高電圧キャパシタと低電圧キャパシタの両方を与えるＭＩＭキャパシタ構造を示す図。 [0012]本開示の一実施形態による、図２中のＭＩＭキャパシタ構造が作製され得るチップを示す図。 [0013]本開示の別の実施形態による、高電圧キャパシタと低電圧キャパシタの両方を与えるＭＩＭキャパシタ構造を示す図。 [0014]本開示の一実施形態による、図４中のＭＩＭキャパシタ構造が作製され得るチップを示す図。 [0015]本開示の一実施形態による、低電圧回路に結合された低電圧キャパシタの回路図。 [0016]本開示の一実施形態による、高電圧回路に結合された高電圧キャパシタの回路図。 [0017]本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図２中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 [0018]本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 本開示の一実施形態による、図４中のＭＩＭキャパシタ構造を作製するための例示的なプロセスを示す図。 [0019]本開示の一実施形態による、キャパシタ構造を作製するための方法の流れ図。 [0020]本開示の別の実施形態による、キャパシタ構造を作製するための方法の流れ図。 [0021]本開示の一実施形態による、４つの金属層から形成された低電圧キャパシタを示す図。 [0022]本開示の一実施形態による、高電圧キャパシタと低電圧キャパシタの両方を備えるキャパシタ構造を示す図。
[0023]添付の図面に関して以下に記載される詳細な説明は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る唯一の構成を表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。
[0024]通常、電源上の雑音をフィルタで除去するために、減結合キャパシタが使用され、減結合キャパシタは電源の２つの電源レール（たとえば、ＶｄｄおよびＶｓｓ）間に結合される。図１に、減結合キャパシタを実装するために現在使用されている金属絶縁体（ＭＩＭ）キャパシタ構造１１０の一例を示す。ＭＩＭキャパシタ構造１１０は、図１に示されているように、相互接続金属（interconnect metal）Ｍ８と相互接続金属Ｍ９との間のチップのバックエンドオブライン（ＢＥＯＬ：back end of line）部分中に配置され得る。
[0025]ＭＩＭキャパシタ構造１１０は、上部金属層１１５と、下部金属層１２０と、上部金属層１１５と下部金属層１２０との間に配設された誘電体層１１７とを備える。上部金属層１１５は第１のビア１２２によって第１の電源レール１３０に結合され、下部金属層１２０は第２のビア１２７によって第２の電源レール１３２に結合される。第１の電源レール１３０は電源のＶｄｄに結合され得、第２の電源レール１２７は電源のＶｓｓに結合され得る。
[0026]図１に示されたキャパシタ構造１１０は、単一のチップ上の２つの異なるタイプのキャパシタ、すなわち、低いキャパシタンス密度をもつ高電圧キャパシタ、または高いキャパシタンス密度をもつ低電圧キャパシタのうちの１つのみをサポートする。たとえば、高電圧キャパシタは、高電圧適用例において（たとえば、電源がＩ／Ｏデバイスに電力供給するために使用されるとき）使用され得る。高電圧キャパシタを実現するために、誘電体層１１７の厚さは増加され得る。誘電体層１１７をより厚くすることにより、ＭＩＭキャパシタ構造１１０が破壊することなしにより高い電圧に耐えることが可能になる。しかしながら、これによりＭＩＭキャパシタ構造１１０のキャパシタンス密度が減少する。
[0027]低電圧キャパシタは、低電圧適用例において（たとえば、電源がコアデバイスに電力供給するために使用されるとき）使用され得る。高いキャパシタンス密度をもつ低電圧キャパシタを実現するために、誘電体層１１７の厚さは低減され得る。誘電体層１１７をより薄くすることにより、ＭＩＭキャパシタ構造１１０のキャパシタンス密度が増加する。しかしながら、これにより誘電体層１１７の破壊電圧が低下し、それによりＭＩＭキャパシタ構造１１０は高電圧適用例にとって不適当になり得る。
[0028]チップ設計者が、減結合キャパシタをチップ上に実装するためにＭＩＭキャパシタ構造１１０を使用するとき、チップ設計者は、２つのオプション、すなわち、（誘電体層１１７の厚さを増加させることによって）低いキャパシタンス密度をもつ高電圧キャパシタを実装すること、または（誘電体層１１７の厚さを低減することによって）高いキャパシタンス密度をもつ低電圧キャパシタを実装することのうちの１つのみを選択することができる。オプションのうちの１つが選択されると、それは、チップ全体に対して実装されなければならない。この手法の問題は、チップが高電圧デバイス（たとえば、Ｉ／Ｏデバイス）と低電圧デバイス（たとえば、コアデバイス）の両方を含み得ることである。したがって、低いキャパシタンス密度をもつ高電圧キャパシタと高いキャパシタンス密度をもつ低電圧キャパシタの両方を同じチップ上に設けることが可能であることは、ＭＩＭキャパシタ構造のために望ましい。
[0029]本開示の実施形態は、図１に示されたＭＩＭキャパシタ構造１１０と比較して、１つの追加の金属層を使用して、高いキャパシタンス密度をもつ低電圧キャパシタと高電圧キャパシタの両方を同じチップ上に設けることが可能であるＭＩＭキャパシタ構造を提供する。
[0030]以下の図２に、本開示の一実施形態によるＭＩＭキャパシタ構造２１０を示す。ＭＩＭキャパシタ構造２１０は、以下でさらに説明するように、３つの金属層Ｌ１、Ｌ２およびＬ３を使用して低電圧キャパシタ２１２と高電圧キャパシタ２５０の両方を同じチップ上に実装するために使用され得る。各金属層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、銅（Ｃｕ）、別のタイプの金属、またはそれらの任意の組合せを備え得る。
[0031]図２では、第１の金属層Ｌ１および第３の金属層Ｌ３は、それぞれ、３つの金属層Ｌ１、Ｌ２およびＬ３のうちの最下金属層および最上金属層であり、第２の金属層Ｌ２は中間金属層である。この実施形態では、チップのための電源は、（たとえば、コアデバイスに電力供給するための）低い電源電圧Ｖｄｄ−Ｌｏｗと、（たとえば、Ｉ／Ｏデバイスに電力供給するための）高い電源電圧Ｖｄｄ−Ｈｉｇｈとを有し、ただし、Ｖｄｄ−ＨｉｇｈはＶｄｄ−Ｌｏｗよりも高い。たとえば、Ｖｄｄ−ＨｉｇｈはＶｄｄ−Ｌｏｗの２倍高いか、それよりも高いことがある。
[0032]低電圧キャパシタ２１２は、第１の金属層Ｌ１から形成された第１の電極２１５と、第２の金属層Ｌ２形成形成された第２の電極２２０と、第３の金属層Ｌ３から形成された第３の電極２２５とを備える。第１の電極２１５、第２の電極２２０および第３の電極２２５は、第１の電極２１５と第２の電極２２０と第３の電極２２５とを定義するマスク（たとえば、リソグラフィマスク）を使用して第１の金属層Ｌ１と第２の金属層Ｌ２と第３の金属層Ｌ３とをパターニングすることによって形成され得る。金属層から電極を形成するためのプロセスの例が以下で与えられる。低電圧キャパシタ２１２はまた、第１の電極２１５と第２の電極２２０との間に配設された第１の誘電体層２１７、および第２の電極２２０と第３の電極２２５との間に配設された第２の誘電体層２２２を備える。第１の誘電体層２１７と第２の誘電体層２２２とは、ほぼ同じ厚さまたは異なる厚さを有し得る。各誘電体層は、誘電体材料の単一の層、または異なる誘電体材料の複数の層を備え得る。
[0033]第２の電極２２０はビア２３２によって第１の電源レール２４２に結合され、第１の電極２１５および第３の電極２２５は、それぞれ、ビア２３７および２３５によって第２の電源レール２４５に結合される。第１の電源レール２４２は電源のＶｄｄ−Ｌｏｗに結合され得、第２の電源レール２４５は電源のＶｓｓに結合され得、その逆も同様である。各電極２１５、２２０および２２５が、２つ以上のビアによって対応する電源レールに結合され得ることを諒解されたい。
[0034]したがって、低電圧キャパシタ２１２は、３つの金属層Ｌ１、Ｌ２およびＬ３すべてを使用して実装される。低電圧キャパシタ２１２は、図１中のＭＩＭキャパシタ構造１１０と比較して１つの追加の金属層を含む。しかしながら、低電圧キャパシタ２１２は、図１中のＭＩＭキャパシタ構造１１０のキャパシタンス密度のほぼ２倍を与えることができる。これは、低電圧キャパシタ２１２が電極間の表面エリアのほぼ２倍（すなわち、第１の電極２１５と第２の電極２２０との間の表面エリア、および第２の電極２２０と第３の電極２２５との間の表面エリア）を有するからである。したがって、低電圧キャパシタ２１２は、図１中のＭＩＭキャパシタ構造１１０と比較して、１つの追加の金属層のコストでキャパシタンス密度のほぼ２倍を達成することができる。より高いキャパシタンス密度は、減結合キャパシタのために望ましい。これは、電源上の雑音を低減するために減結合キャパシタンス密度の増加を必要とする、集積回路中の（より多くの回路による）より高い電流と（より高い周波数による）より速い電流とのためである。
[0035]高電圧キャパシタ２５０は、第２の金属層Ｌ２（中間金属層）を使用せずに、第１の金属層Ｌ１（最下金属層）と第３の金属層Ｌ３（最上金属層）とを使用して実装される。高電圧キャパシタ２５０は、第１の金属層Ｌ１から形成された第４の電極２５５と、第３の金属層Ｌ３から形成された第５の電極２６０とを備える。第４の電極２５５および第５の電極２６０は、第４の電極２５５と第５の電極２６０とを定義するマスク（たとえば、リソグラフィマスク）を使用して第１の金属層Ｌ１と第３の金属層Ｌ３とをパターニングすることによって形成され得る。
[0036]高電圧キャパシタ２５０はまた、第４の電極２５５と第５の電極２６０との間に配設された第３の誘電体層２６２を備える。第３の誘電体層３６２は、低電圧キャパシタ２１０の第１の誘電体層２１７または第２の誘電体層２２２のいずれかよりも厚く、したがって、破壊することなしにより高い電圧に耐えることが可能である。たとえば、第３の誘電体層２６２は、第１の誘電体層２１７と第２の誘電体層２２２との厚さの和にほぼ等しい厚さを有し得る。
[0037]第４の電極２５５はビア２７５によって第３の電源レール２８５に結合されており、第５の電極２６０はビア２７２によって第４の電源レール２８２に結合されている。第４の電源レール２８２は電源のＶｄｄ−Ｈｉｇｈに結合され得、第３の電源レール２８５は電源のＶｓｓに結合され得、その逆も同様である。
[0038]したがって、ＭＩＭキャパシタ構造２１０は、低電圧キャパシタ２１２を形成するために３つの金属層Ｌ１、Ｌ２およびＬ３すべてを使用することと、高電圧キャパシタ２５０を形成するために第１の金属層Ｌ１および第３の金属層Ｌ３（最下金属層および最上金属層）を使用することとによって、高いキャパシタンス密度をもつ低電圧キャパシタ２１２と高電圧キャパシタ２５０の両方を同じチップ上に設けることが可能である。ＭＩＭキャパシタ構造２１０は、図１中のＭＩＭキャパシタ構造１１０と比較して、１つの追加の金属層を犠牲にしてこれを達成することが可能である。
[0039]説明しやすいように、図２では、低電圧キャパシタ２１０と高電圧キャパシタ２５０とが互いに極めて近接して示されているが、これらのキャパシタはチップ上でより遠く離れて離間され得ることを諒解されたい。さらに、図２では１つの低電圧キャパシタ２１２および１つの高電圧キャパシタ２５０が示されているが、図２に示されているＭＩＭキャパシタ構造２１０に基づくチップ上に任意の数の低電圧キャパシタおよび高電圧キャパシタが作製され得ることを諒解されたい。
[0040]誘電体層２１７、２２２および２６２は、たとえば、ハフニウムベース高ｋ材料、タンタルベース高ｋ材料、またはそれらの任意の組合せなどの高ｋ誘電体材料を備え得る。誘電体層のための高ｋ材料の使用は、所与の誘電体の厚さのためにキャパシタンス密度を増加させる。
[0041]図３に、ＭＩＭキャパシタ構造２１０が作製され得るチップ３０５の例を示す。チップ３０５は、相互接続金属間の絶縁体をもつ少なくとも９つの相互接続金属Ｍ１〜Ｍ９を備える。Ｍ１は最下相互接続金属であり、Ｍ９は、図３に示されている最上相互接続金属である。相互接続金属Ｍ１〜Ｍ９は、チップ３０５の様々な構成要素を相互接続するために使用され得る。説明しやすいように、相互接続金属Ｍ１〜Ｍ９を相互接続する構造（たとえば、ビア）は、図３に示されていない。
[0042]図３に示された例では、ＭＩＭキャパシタ構造２１０はチップ３０５の相互接続金属Ｍ８と相互接続金属Ｍ９との間に位置し、電源レール２４２、２４５、２８２および２８５は相互接続金属Ｍ９の外側に形成される。キャパシタ２１２および２５０は、相互接続金属Ｍ８と相互接続金属Ｍ９との間の絶縁体３１０（たとえば、酸化ケイ素、窒化ケイ素など）内に配設され得る。一実施形態では、絶縁体３１０は、寄生キャパシタンスを最小限に抑えるためにＭＩＭキャパシタ構造２１０の誘電体層２１７、２２２および２６２よりも低い誘電率ｋを有する。たとえば、第３の金属層Ｌ３と相互接続金属Ｍ９との間に配設された絶縁体３１０の部分は、上側電極２２５および２６０と相互接続金属Ｍ９との間の寄生キャパシタンスを最小限に抑えるために、より低い誘電率ｋを有し得る。同様に、第１の金属層Ｌ１と相互接続金属Ｍ８との間に配設された絶縁体３１０の部分は、下側電極２１５および２５５と相互接続金属Ｍ８との間の寄生キャパシタンスを最小限に抑えるために、より低い誘電率ｋを有し得る。
[0043]本開示の実施形態は、図３に示されている例に限定されないことを諒解されたい。たとえば、図３中の例に示されているように、ＭＩＭキャパシタ２１０が、相互接続金属Ｍ９と相互接続金属Ｍ８との間に位置するものに限定されないことと、概して、ＭＩＭキャパシタ構造２１０は、任意の２つの隣接する相互接続金属間に位置し得ることとを諒解されたい。また、隣接する相互接続金属間の間隔と相互接続金属の厚さとはチップ３０５内で変わり得ることを諒解されたい。
[0044]図４に、本開示の別の実施形態によるＭＩＭキャパシタ構造４１０を示す。ＭＩＭキャパシタ構造４１０は、３つの金属層Ｌ１、Ｌ２およびＬ３を使用して低電圧キャパシタ４１２と高電圧キャパシタ４５０の両方を同じチップ上に実装するために使用され得る。図４では、第２の金属層Ｌ２と第３の金属層Ｌ３との間の間隔は、第１の金属層Ｌ１と第２の金属層Ｌ２との間の間隔よりも大きい。
[0045]低電圧キャパシタ４１２は、第１の金属層Ｌ１から形成された第１の電極４１５と、第２の金属層Ｌ２から形成された第２の電極４２０とを備える。第１の電極４１５および第２の電極４２０は、第１の電極４１５と第２の電極４２０とを定義するマスク（たとえば、リソグラフィマスク）を使用して第１の金属層Ｌ１と第２の金属層Ｌ２とをパターニングすることによって形成され得る。低電圧キャパシタ４１２はまた、第１の電極４１５と第２の電極４２０との間に配設された第１の誘電体層４２２を備える。
[0046]第１の電極４１５はビア４３７によって第１の電源レール４４２に結合され、第２の電極はビア４３２によって第２の電源レール４４５に結合される。第１の電源レール４４２は電源のＶｄｄ−Ｌｏｗに結合され得、第２の電源レール４４５は電源のＶｓｓに結合され得る。したがって、低電圧キャパシタ４１２は、電源のＶｄｄ−ＬｏｗとＶｓｓとの間の対であり得る。
[0047]高電圧キャパシタ４５０は、第２の電極４２０と、第３の金属層Ｌ３から形成された第３の電極４２５とを備える。したがって、第２の電極４２０は低電圧キャパシタ４１２と高電圧キャパシタ４５０の両方に共通であり、電源のＶｓｓに結合され得る。高電圧キャパシタ４５０はまた、第２の電極４２０と第３の電極４２５との間に配設された第２の誘電体層４１７を備える。第２の金属層Ｌ２と第３の金属層Ｌ３との間の間隔が第１の金属層Ｌ１と第２の金属層Ｌ２との間の間隔よりも大きいので、第２の誘電体層４１７は、第１の誘電体層４２２よりも大きい厚さを有する。第２の誘電体層４１７の厚さが大きくなると、高電圧キャパシタ４５０は、低電圧キャパシタ４１２と比較して破壊することなしにより高い電圧を維持することが可能になる。
[0048]第３の電極４１５はビア４３５によって第３の電源レール４４７に結合される。第３の電源レール４４７は電源のＶｄｄ−Ｈｉｇｈに結合され得る。上記で説明したように、第２の電極４２０は電源のＶｓｓに結合され得る。したがって、高電圧キャパシタ４５０は、電源のＶｄｄ−ＨｉｇｈとＶｓｓとの間に結合され得る。
[0049] したがって、ＭＩＭキャパシタ構造４１０は、第１の金属層Ｌ１と第２の金属層Ｌ２と第３の金属層Ｌ３との間に異なる間隔を使用することによって、低電圧キャパシタ４１２と高電圧キャパシタ４５０の両方を同じチップ上に設けることが可能である。ＭＩＭキャパシタ構造４１０は、図１中のＭＩＭキャパシタ構造１１０と比較して、１つの追加の金属層を犠牲にしてこれを達成することが可能である。
[0050]図４中の例では、高電圧キャパシタ４５０が低電圧キャパシタ４１２の上側に示されているが、低電圧キャパシタ４１２が高電圧キャパシタ４５０の上側にあり得ることを諒解されたい。これは、高電圧キャパシタ４５０を底部に形成するために第１の金属層Ｌ１と第２の金属層Ｌ２との間の誘電体層を第２の金属層Ｌ２と第３の金属層Ｌ３との間の誘電体層よりも厚くすることによって行われ得る。この場合、高電圧キャパシタ４５０の電極は第１の金属層Ｌ２と第２の金属層Ｌ３とから形成され、低電圧キャパシタ４１２の電極は第２の金属層Ｌ２と第３の金属層Ｌ３とから形成される。第１の金属層Ｌ１から形成された高電圧キャパシタ４５０の電極はＶｄｄ−Ｈｉｇｈに結合され得、第３の金属層Ｌ３から形成された低電圧キャパシタ４１２の電極はＶｄｄ−Ｌｏｗに結合され得る。両方のキャパシタに共通であり、金属層Ｌ２から形成された電極は、前と同様、Ｖｓｓに結合され得る。
[0051]図４では１つの低電圧キャパシタ４１２および１つの高電圧キャパシタ４５０が示されているが、図４に示されたＭＩＭキャパシタ構造４１０に基づくチップ上に任意の数の低電圧キャパシタおよび高電圧キャパシタが作製され得ることを諒解されたい。
[0052]高い電圧での動作を必要としないチップのエリアでは、高電圧キャパシタ４５０は低電圧適用例のために使用され得る。この場合、高電圧キャパシタ４５０は、そのエリア中の低電圧デバイスのために減結合キャパシタンス密度を増加させるために、低電圧キャパシタ４１２と並列に結合され得る。これは、高電圧キャパシタ４５０の第３の電極４２５を、Ｖｄｄ−Ｈｉｇｈではなく電源のＶｄｄ−Ｌｏｗに結合することによって行われ得る。したがって、高電圧キャパシタ４５０は、高い電圧で動作しているチップのエリア（たとえば、Ｉ／Ｏデバイスをもつチップのエリア）中の高電圧適用例のために使用され得、高い電圧での動作を必要としないチップのエリア（たとえば、コアデバイスをもつチップのエリア）中の低電圧適用例のために減結合キャパシタンス密度を増加させるために使用され得る。
[0053]誘電体層４１７および４２２は、たとえば、ハフニウムベース高ｋ材料、タンタルベース高ｋ材料、またはそれらの任意の組合せなど、高ｋ誘電体材料を備え得る。誘電体層のための高ｋ材料の使用は、所与の誘電体の厚さのためにキャパシタンス密度を増加させる。
[0054]図５に、ＭＩＭキャパシタ構造４１０が作製され得るチップ５０５の例を示す。チップ５０５は、相互接続金属間の絶縁体をもつ少なくとも９つの相互接続金属Ｍ１〜Ｍ９を備える。図５に示された例では、ＭＩＭキャパシタ構造４１０はチップ５０５の相互接続金属Ｍ８と相互接続金属Ｍ９との間に位置し、電源レール４４２、４４５および４４７は相互接続金属Ｍ９の外側に形成される。キャパシタ４１２および４５０は、相互接続金属Ｍ８と相互接続金属Ｍ９との間の絶縁体４１０（たとえば、酸化ケイ素、窒化ケイ素など）内に配設され得る。
[0055]一実施形態では、絶縁体５１０は、寄生キャパシタンスを最小限に抑えるためにＭＩＭキャパシタ構造４１０の誘電体層４１７および４２２よりも低い誘電率ｋを有する。たとえば、第３の金属層Ｌ３と相互接続金属Ｍ９との間に配設された絶縁体５１０の部分は、第３の電極４２５と相互接続金属Ｍ９との間の寄生キャパシタンスを最小限に抑えるために、より低い誘電率ｋを有し得る。同様に、第１の金属層Ｌ１と相互接続金属Ｍ８との間に配設された絶縁体５１０の部分は、第１の電極４１５と相互接続金属Ｍ８との間の寄生キャパシタンスを最小限に抑えるために、より低い誘電率ｋを有し得る。本開示の実施形態は、図５に示されている例に限定されないことを諒解されたい。たとえば、図５中の例に示されているように、ＭＩＭキャパシタ４１０が、相互接続金属Ｍ９と相互接続金属Ｍ８との間に位置するものに限定されないことと、概して、ＭＩＭキャパシタ構造４１０は、任意の２つの隣接する相互接続金属間に位置し得ることとを諒解されたい。
[0056]図６に、本開示の一実施形態による、チップ中の低電圧回路６１０のための減結合キャパシタとして使用される低電圧キャパシタ６１２の回路図を示す。低電圧キャパシタ６１２は、図２中の低電圧キャパシタ２１２または図４中の低電圧キャパシタ４１２を使用して実装され得る。低電圧キャパシタ６１２は、１つまたは複数の相互接続金属を備える電源レール６１５を介して低電圧回路６１０に結合され得る。低電圧キャパシタ６１２は電源レール６１５上の雑音を減衰させる。雑音は、電源レール６１５に結合された他の回路（図示せず）から電源レール６１５中にもたらされ得る。
[0057]電源レール６１５は、図６中の抵抗器６２０によって表される、低電圧キャパシタ６１２と低電圧回路６１０との間の抵抗を含み得る。抵抗は、それが低電圧回路６１０に電流を供給するための応答時間を遅くするＲＣ時定数をもたらすので、望ましくない。抵抗は、低電圧キャパシタ６１２と低電圧回路６１０との間の電源レール６１５の長さを最小限に抑えるために低電圧回路６１０にできるだけ近接するように低電圧キャパシタ６１２を作製することによって低減され得る。この点について、金属層Ｌ１、Ｌ２およびＬ３はチップ全体にわたって利用可能であり、金属層Ｌ１、Ｌ２およびＬ３のうちの２つまたはそれ以上を使用して低電圧キャパシタ６１２が低電圧回路に極めて近接して作製されることを可能にし得る。
[0058]低電圧キャパシタ６１２はまた、電源レール６１５を介して電源のＶｄｄ−Ｌｏｗ（たとえば、０．９Ｖ）に結合される。電源レール６１５は電源と低電圧キャパシタ６１２との間の追加の抵抗を含み得る。また、１つまたは複数の減結合キャパシタ（図示せず）および／あるいは１つまたは複数の回路（図示せず）は、電源と低電圧キャパシタ６１２との間の電源レール６１５に結合され得る。低電圧回路６１０は、Ｖｄｄ−Ｌｏｗよりもはるかに高い電圧に露出された場合に損傷を与えられ得る１つまたは複数のコアデバイス（たとえば、比較的薄いゲート酸化物をもつコアトランジスタ）を含み得る。
[0059]図７に、本開示の一実施形態による、チップ中の高電圧回路７１０のための減結合キャパシタとして使用される高電圧キャパシタ７５０の回路図を示す。高電圧キャパシタ７５０は、図２中の高電圧キャパシタ２５０または図４中の高電圧キャパシタ４５０を使用して実装され得る。高電圧キャパシタ７５０は、１つまたは複数の相互接続金属を備える電源レール７１５を介して高電圧回路７１０に結合され得る。高電圧キャパシタ７５０は電源レール７１５上の雑音を減衰させる。雑音は、電源レール７１５に結合された他の回路（図示せず）から電源レール７１５中にもたらされ得る。
[0060]電源レール７１５は、図７中の抵抗器７２０によって表される、高電圧キャパシタ７５０と高電圧回路７１０との間の抵抗を含み得る。抵抗は、高電圧キャパシタ７１０と高電圧回路７１０との間の電源レール７１５の長さを最小限に抑えるために高電圧回路７１０にできるだけ近接するように高電圧キャパシタ７５０を作製することによって低減され得る。この点について、金属層Ｌ１、Ｌ２およびＬ３はチップ全体にわたって利用可能であり、金属層Ｌ１、Ｌ２およびＬ３のうちの２つ（たとえば、図２中の高電圧キャパシタ２５０の場合は金属層Ｌ１およびＬ３、ならびに図４中の高電圧キャパシタ４５０の場合は金属層Ｌ２およびＬ３）を使用して高電圧キャパシタ７５０が低電圧回路に極めて近接して作製されることを可能にする。
[0061]高電圧キャパシタ７５０はまた、電源レール７１５を介して電源のＶｄｄ−Ｈｉｇｈ（たとえば、１．８Ｖ〜５．０Ｖ）に結合される。電源レール７１５は電源と高電圧キャパシタ７５０との間の追加の抵抗を含み得る。また、１つまたは複数の減結合キャパシタ（図示せず）および／あるいは１つまたは複数の回路（図示せず）は、電源と高電圧キャパシタ７５０との間の電源レール７１５に結合され得る。
[0062]高電圧回路７１０は、チップを１つまたは複数の外部デバイス（オフチップデバイス）にインターフェースするための１つまたは複数のＩ／Ｏデバイスを含み得る。たとえば、Ｉ／Ｏデバイスはチップ中のコアトランジスタよりも厚いゲート酸化物を有するＩ／Ｏトランジスタを含み得、したがって、コアトランジスタよりも高い電圧を維持することが可能である。Ｉ／Ｏデバイスはチップの周辺の近くに位置し得、１つまたは複数の外部デバイスに高電圧信号を駆動するか、および／あるいは１つまたは複数の外部デバイスから高電圧信号を受信するために使用され得る。Ｉ／Ｏデバイスは、高電圧信号を低電圧信号に変換し、その逆も同様である１つまたは複数の電圧レベルシフタ（図示せず）であるがチップ中のコアデバイスと通信し得る。
[0063]図８Ａ〜図８Ｋに、本開示の一実施形態による、図２中のＭＩＭキャパシタ構造２１０を作製するための例示的なプロセスを示す。図８Ａに、下側絶縁層８１０と、絶縁層８１０上に堆積された第１の金属層Ｌ１とを示す。下側絶縁層８１０は、ＭＩＭキャパシタ構造２１０の誘電体層２１７、２２２および２６２よりも低い誘電率ｋを有し得、相互接続金属Ｍ８（図示せず）または別の相互接続金属上に形成され得る。第１の金属層Ｌ１は、任意の堆積技法（たとえば、スパッタリング、化学気相堆積（ＣＶＤ：chemical vapor deposition）など）を使用して下側絶縁層８１０上に堆積され得る。
[0064]図８Ｂに、低電圧キャパシタ２１２の第１の電極２１５と高電圧キャパシタ２５０の第４の電極２５５とを形成するために第１の金属層Ｌ１がパターニングされ、エッチングされた後の第１の金属層Ｌ１を示す。第１の金属層Ｌ１は、従来のフォトリソグラフィまたは別の技法を使用してパターニングされ、エッチングされ得る。
[0065]図８Ｃに、第１の電極２１５と第４の電極２５５との上に堆積された下側誘電体層８１５を示す。下側誘電体層８１５は、ＣＶＤまたは別の技法を使用して堆積され得、下側絶縁層８１０よりも高い誘電率Ｋを有し得る。
[0066]図８Ｄに、下側誘電体層８１５上に堆積された第２の金属層Ｌ２を示す。第２の金属層Ｌ２は、任意の堆積技法（たとえば、スパッタリング、化学気相堆積（ＣＶＤ）など）を使用して下側誘電体層８１５上に堆積され得る。
[0067]図８Ｅに、（たとえば、フォトリソグラフィまたは別の技法を使用して）低電圧キャパシタ２１２の第２の電極２２０を形成するために第２の金属層Ｌ２がパターニングされ、エッチングされた後の第２の金属層Ｌ２を示す。第２の金属層Ｌ２は高電圧キャパシタ２５０のために使用されないので、高電圧キャパシタ２５０の第４の電極２５５に重なる第２の金属層Ｌ２の部分は除去される（エッチング除去される）。第１の電極２１５と第２の電極２２０との間の誘電体層８１５の部分は、低電圧キャパシタ２１２の第１の誘電体層２１７を形成する。
[0068]図８Ｆに、（たとえば、ＣＶＤまたは別の技法を使用して）第２の電極２２０上に堆積された上側誘電体層８２０と下側誘電体層８１５とを示す。上側誘電体層８２０は、下側絶縁層８１０よりも高い誘電率Ｋを有し得る。
[0069]図８Ｇに、（たとえば、スパッタリング、化学気相堆積（ＣＶＤ）などを使用して）誘電体層８２０上に堆積された第３の金属層Ｌ３を示す。図８Ｈに、（たとえば、フォトリソグラフィまたは別の技法を使用して）低電圧キャパシタ２１２の第３の電極２２５と高電圧キャパシタ２５０の第５の電極２６０とを形成するために第３の金属層Ｌ３がパターニングされ、エッチングされた後の第３の金属層Ｌ３を示す。第２の電極２２０と第３の電極２２５との間の上側誘電体層８２０の部分は低電圧キャパシタ２１２の第２の誘電体層２２２を形成し、第４の電極２５５と第５の電極２６０との間の下側誘電体層８１５と上側誘電体層８２０との部分は、高電圧キャパシタ２５０の第３の誘電体層２６２を形成する。
[0070]図８Ｉに、（たとえば、ＣＶＤまたは別の技法を使用して）第３の電極２２５と第５の電極２６０との上に堆積された上側絶縁層８２５を示す。上側絶縁層８２５は、ＭＩＭキャパシタ構造２１０の誘電体層２１７、２２２および２６２よりも低い誘電率Ｋを有し得る。
[0071]図８Ｊに、電極２２０、２２５、２１５、２６０および２５５にそれぞれ電気的接続を与えるために、誘電体層８１５および８２０と絶縁層８２５とを通して形成されたビア２３２、２３５、２３７、２７２および２７５を示す。また、図８Ｊに（たとえば、スパッタリング、ＣＶＤなどを使用して）絶縁層８２５上に堆積された相互接続金属８３０を示す。相互接続金属８３０はビアの形成の後に堆積され、図２中の例に示された相互接続金属Ｍ９または別の相互接続金属に対応し得る。
[0072]ビア２３２、２３５、２３７、２７２および２７５は、誘電体層８１５および８２０と絶縁層８２５との中にホールをエッチングし、ホール中に（１つまたは複数の）導電性材料を堆積させることによって形成され得る。ビア２３２、２３５、２３７、２７２および２７５が複数のプロセスステップによって形成され得ることを諒解されたい。たとえば、ビア２３２、２３５、２３７、２７２および２７５は、別個のプロセスステップにおいて誘電体層８１５および８２０と絶縁層８２５との各々中にホールをエッチングし、別個のプロセスステップにおいて誘電体層８１５および８２０と絶縁層８２５との各々のホール中に（１つまたは複数の）導電性材料を堆積させることによって形成され得る。図８Ｊは、ビア２３２、２３５、２３７、２７２および２７５が電極２１５、２２０、２２５、２５５および２６０の形成の後に形成されることを示しているが、これらのビアは、電極２１５、２２０、２２５、２５５および２６０を形成するためのプロセスステップが点在している複数のプロセスステップによって形成され得ることを諒解されたい。
[0073]図８Ｋに、（たとえば、フォトリソグラフィまたは別の技法を使用して）電源レール２４２、２４５、２８２および２８５を形成するために相互接続金属８３０がパターニングされ、エッチングされた後の相互接続金属８３０を示す。
[0074]図８Ａ〜図８Ｋに示されたステップの順序は例にすぎず、ステップは異なる順序で実行され得ることを諒解されたい。たとえば、下側誘電体層８１５は、第１の電極２１５と第４の電極２５５との形成の前に第１の金属層Ｌ１上に堆積され得る。この例では、第１の電極２１５と第４の電極２５５とを形成するために除去されべきである第１の金属層Ｌ１の部分を露出するために、下側誘電体層８１５の部分が選択的にエッチング除去され得る。第１の金属層Ｌ１の露出部分は、次いで、第１の電極２１５と第４の電極２５５とを形成するためにエッチング除去され得る。
[0075]さらに、電極２１５、２２０、２２５、２５５および２６０の各々が、上記の例示的な技法以外の技法を使用してそれぞれの金属層から形成され得ることを諒解されたい。たとえば、第１の電極２１５は、第１の電極に対応する絶縁層８１０中にトレンチをエッチングすることによって形成され得る。トレンチは、その中に形成されるべき第１の電極２１５の同じ次元を有し得る。次いで、第１の金属層Ｌ１は絶縁層８１０上に堆積され得、絶縁層８１０では、第１の金属層Ｌ１の一部分がトレンチを充填し、第１の電極２１５を形成する。次いで、トレンチの上の第１の金属層Ｌ１の余分の部分は、化学機械研磨（ＣＭＰ）または別の平坦化技法を使用して除去され得る。
[0076]図９Ａ〜図９Ｋに、本開示の一実施形態による、図４中のＭＩＭキャパシタ構造４１０を作製するための例示的なプロセスを示す。図９Ａに、下側絶縁層９１０と、下側絶縁層９１０上に堆積された第１の金属層Ｌ１とを示す。下側絶縁層９１０は、ＭＩＭキャパシタ構造４１０の誘電体層４１７および４２２よりも低い誘電率ｋを有し得、相互接続金属Ｍ８（図示せず）または別の相互接続金属上に形成され得る。第１の金属層Ｌ１は、任意の堆積技法（たとえば、スパッタリング、化学気相堆積（ＣＶＤ）など）を使用して下側絶縁層９１０上に堆積され得る。
[0077]図９Ｂに、第１の電極４１５を形成するために第１の金属層Ｌ１がパターニングされ、エッチングされた後の第１の金属層Ｌ１を示す。第１の金属層Ｌ１は、従来のフォトリソグラフィまたは別の技法を使用してパターニングされ、エッチングされ得る。
[0078]図９Ｃに、第１の電極４１５上に堆積された下側誘電体層９１５を示す。下側誘電体層９１５は、ＣＶＤまたは別の技法を使用して堆積され得、絶縁層９１０よりも高い誘電率Ｋを有し得る。
[0079]図９Ｄに、下側誘電体層９１５上に堆積された第２の金属層Ｌ２を示す。第２の金属層Ｌ２は、任意の堆積技法（たとえば、スパッタリング、化学気相堆積（ＣＶＤ）など）を使用して下側誘電体層９１５上に堆積され得る。
[0080]図９Ｅに、（たとえば、フォトリソグラフィまたは別の技法を使用して）第２の電極４２０を形成するために第２の金属層Ｌ２がパターニングされ、エッチングされた後の第２の金属層Ｌ２を示す。第１の電極４１５と第２の電極４２０との間の下側誘電体層９１５の部分は、図４に示されている第１の誘電体層４２２を形成する。
[0081]図９Ｆに、（たとえば、ＣＶＤまたは別の技法を使用して）第２の電極４２０上に堆積された上側誘電体層９２０を示す。上側誘電体層９２０は、下側絶縁層９１０よりも高い誘電率Ｋを有し得る。誘電体層９２０はまた、誘電体層９１５の厚さよりも大きい厚さを有し得る。
[0082]図９Ｇに、（たとえば、スパッタリング、化学気相堆積（ＣＶＤ）などを使用して）上側誘電体層９２０上に堆積された第３の金属層Ｌ３を示す。図９Ｈに、（たとえば、フォトリソグラフィまたは別の技法を使用して）第３の電極４２５を形成するために第３の金属層Ｌ３がパターニングされ、エッチングされた後の第３の金属層Ｌ３を示す。第２の電極９２０と第３の電極９２５との間の上側誘電体層９２０の部分は、第２の誘電体層４１７を形成する。
[0083]図９Ｉに、（たとえば、ＣＶＤまたは別の技法を使用して）第３の電極９２５上に堆積された上側絶縁層９２５を示す。上側絶縁層９２５は、ＭＩＭキャパシタ構造４１０の誘電体層４１７および４２２よりも低い誘電率Ｋを有し得る。
[0084]図９Ｊに、電極４２０、４２５および４１５にそれぞれ電気的接続を与えるために、誘電体層９１５および９２０と絶縁層９２５とを通して形成されたビア４３２、４３５および４３７を示す。また、図９Ｊに（たとえば、スパッタリング、ＣＶＤなどを使用して）絶縁層９２５上に堆積された相互接続金属９３０を示す。相互接続金属９３０はビアの形成の後に堆積され、図４中の例に示された相互接続金属Ｍ９または別の相互接続金属に対応し得る。
[0085]図９Ｋに、（たとえば、フォトリソグラフィまたは別の技法を使用して）電源レール４４５、４４７および４４２を形成するために相互接続金属９３０がパターニングされ、エッチングされた後の相互接続金属９３０を示す。
[0086]図１０に、本開示の一実施形態による、キャパシタ構造（たとえば、ＭＩＭキャパシタ構造２１０）を作製するための方法１０００を示す。
[0087]ステップ１０１０において、絶縁層上に第１の金属層を堆積させる。たとえば、第１の金属層（たとえば、第１の金属層Ｌ１）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して絶縁層（たとえば、下側絶縁層８１０）上に堆積され得る。
[0088]ステップ１０２０において、第１の金属層から第１の電極と第２の電極とを形成する。たとえば、第１の電極（たとえば、第１の電極２１５）および第２の電極（たとえば、第４の電極２５５）は、従来のフォトリソグラフィまたは別の技法を使用して、後で第１の金属をパターニングし、エッチングすることによって形成され得る。
[0089]ステップ１０３０において、第１の電極と第２の電極との上に第１の誘電体層を堆積させる。たとえば、第１の誘電体層（たとえば、下側誘電体層８１５）は、ＣＶＤまたは別の技法を使用して堆積され得、絶縁層よりも高い誘電率Ｋを有し得る。
[0090]ステップ１０４０において、第１の誘電体層上に第２の金属層を堆積させる。たとえば、第２の金属層（たとえば、第２の金属層Ｌ２）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して第１の誘電体層上に堆積され得る。
[0091]ステップ１０５０において、第２の金属層から第３の電極を形成し、第３の電極が第１の電極に重なる。たとえば、第３の電極（たとえば、第２の電極２２０）は、第２の金属層エッチングをパターニングすることによって形成され得る。
[0092]ステップ１０６０において、第２の電極に重なる第２の金属層の部分を除去する。たとえば、第２の金属層のこの部分は、第２の金属層から第３の電極を形成するために使用される同じエッチングプロセスにおいて除去され得る。
[0093]ステップ１０７０において、第３の電極と第１の誘電体層との上に第２の誘電体層を堆積させる。たとえば、第２の誘電体層（たとえば、上側誘電体層８２０）は、ＣＶＤまたは別の技法を使用して堆積され得、絶縁層よりも高い誘電率Ｋを有し得る。
[0094]ステップ１０８０において、第２の誘電体層上に第３の金属層を堆積させる。たとえば、第３の金属層（たとえば、第３の金属層Ｌ３）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して第１の誘電体層上に堆積され得る。
[0095]ステップ１０９０において、第３の金属層から第４の電極と第５の電極とを形成し、第４の電極が第１の電極と第３の電極とに重なり、第５の電極が第２の電極に重なる。たとえば、第４の電極および第５の電極（たとえば、第３の電極２２５および第５の電極２６０）は、第３の金属層をパターニングまたはエッチングすることによって形成され得る。
[0096]図１１に、本開示の別の実施形態による、キャパシタ構造（たとえば、ＭＩＭキャパシタ構造４１０）を作製するための方法１１００を示す。
[0097]ステップ１１１０において、絶縁層上に第１の金属層を堆積させる。たとえば、第１の金属層（たとえば、第１の金属層Ｌ１）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して絶縁層（たとえば、下側絶縁層９１０）上に堆積され得る。
[0098]ステップ１１２０において、第１の金属層から第１の電極を形成する。たとえば、第１の電極（たとえば、第１の電極４１５）は、従来のフォトリソグラフィまたは別の技法を使用して、後で第１の金属をパターニングし、エッチングすることによって形成され得る。
[0099]ステップ１１３０において、第１の電極上に第１の誘電体層を堆積させる。たとえば、第１の誘電体層（たとえば、下側誘電体層９１５）は、ＣＶＤまたは別の技法を使用して堆積され得、絶縁層よりも高い誘電率Ｋを有し得る。
[0100]ステップ１１４０において、第１の誘電体層上に第２の金属層を堆積させる。たとえば、第２の金属層（たとえば、第２の金属層Ｌ２）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して第１の誘電体層上に堆積され得る。
[0101]ステップ１１５０において、第２の金属層から第２の電極を形成する。たとえば、第２の電極（たとえば、第２の電極４２０）は、従来のフォトリソグラフィまたは別の技法を使用して、後で第２の金属をパターニングし、エッチングすることによって形成され得る。
[0102]ステップ１１６０において、第２の電極上に第２の誘電体層を堆積させ、ここにおいて、第１の誘電体層と第２の誘電体層とが異なる厚さを有する。たとえば、第２の誘電体層（たとえば、上側誘電体層９２０）は、第１の誘電体層（たとえば、下側誘電体層９１５）よりも（たとえば、５０パーセント以上）厚いことがある。
[0103]ステップ１１７０において、第２の誘電体層上に第３の金属層を堆積させる。たとえば、第３の金属層（たとえば、第３の金属層Ｌ３）は、スパッタリング、ＣＶＤまたは別の堆積技法を使用して第２の誘電体層上に堆積され得る。
[0104]ステップ１１８０において、第３の金属層から第３の電極を形成する。たとえば、第３の電極（たとえば、第３の電極４２５）は、従来のフォトリソグラフィまたは別の技法を使用して、後で第２の金属をパターニングし、エッチングすることによって形成され得る。
[0105]上記で説明した方法１０００および１１００が、図１０および図１１に示されたステップの順序に限定されないこと、およびステップのうちのいくつかは異なる順序で行われ得ることを諒解されたい。さらに、ステップのうちの１つがステップの別の１つと実質的に同時に実行され得ることを諒解されたい。
[0106]本開示の実施形態について、３つの金属層Ｌ１、Ｌ２およびＬ３の例を使用して上記で説明したが、本開示はこの例に限定されないことを諒解されたい。たとえば、一実施形態では、第４の金属層Ｌ４は第３の金属層Ｌ３上に付加され得る。この実施形態では、低電圧キャパシタ１２１２が、４つの金属層Ｌ１、Ｌ２、Ｌ３およびＬ４すべてから形成された４つの電極を含み得、それの例が図１２に示されている。図２に示された低電圧キャパシタ２１２と比較して、この例における低電圧キャパシタ１２１２は、第４の金属層Ｌ４から形成された追加の電極１２２５、および第３の金属層Ｌ３と第４の金属層Ｌ４とから形成された、電極２２５と電極１２２５との間の追加の誘電体層１２１７を備える。追加の電極１２２５はビア１２３２によって第１の電源２４２に結合され得る。この例における低電圧キャパシタ１２１２は、２つの追加の金属層を犠牲にして図１中のＭＩＭキャパシタ１１０と比較してキャパシタンス密度の３倍の増加を与える。
[0107]また、この実施形態では、高電圧キャパシタ１３５０と低電圧キャパシタ１３１２の両方は、第３の金属層Ｌ３を（使用することでなく）除去することによって形成され得、それの例が図１３に示されている。この例では、高電圧キャパシタ１３５０は、第２の金属層Ｌ２と第４の金属層Ｌ４とから形成された電極２２０および１３２５を含み得、低電圧キャパシタ１３１２は、第１の金属層Ｌ１と第２の金属層Ｌ２とから形成された電極２１５および２２０を含む。高電圧キャパシタ１３５０は、第２の金属層Ｌ２と第４の金属層Ｌ４との間の第３の金属層Ｌ３の除去により低電圧キャパシタ１３１２よりも厚い誘電体層１３１７を有する。高電圧キャパシタ１３５０の上部電極はビア１３３２によって追加電源レール１３４２に結合され得る。この例では、キャパシタ１３１２とキャパシタ１３５０の両方に共通の電極２２０は電源のＶｓｓに結合され得、高電圧キャパシタ１３５０の上部電極１３２５は電源のＶｄｄ−Ｈｉｇｈに結合され得、低電圧キャパシタ１３１２の下部電極２１５は電源のＶｄｄ−Ｌｏｗに結合され得る。図１２および図１３に示されたキャパシタは、同じチップ上に作製され得る。
[0108]図１３に示された例では、高キャパシタ１３５０は低電圧キャパシタ１３１２の上に示されている。高電圧キャパシタ１３５０は、第３の金属層Ｌ３ではなく第２の金属層Ｌ２を除去することによって底部に配置され得ることを諒解されたい。この場合、高電圧キャパシタは、第１の金属層Ｌ１と第３の金属層Ｌ３とから形成された電極を含み得、低電圧キャパシタは、第３の金属層Ｌ３と第４の金属層Ｌ４とから形成された電極を含み得る。
[0109]上記で説明したように、本開示の態様は４つの金属層Ｌ１、Ｌ２、Ｌ３およびＬ４に拡張され得る。概して、本開示の態様は任意の数の金属層に拡張され得る。たとえば、概して、低電圧キャパシタは、任意の数の金属層を使用して形成され得、奇数番号の金属層から形成された電極はＶｓｓに結合され得、偶数番号の金属層からからである電極はＶｄｄ−Ｌｏｗ結合され得、その逆も同様である。概して、高電圧キャパシタは、低電圧キャパシタのために使用される金属層のうちの１つまたは複数を（使用せずに）除去することによって形成され得る。
[0110]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
低電圧キャパシタと、ここにおいて、前記低電圧キャパシタが、
第１の金属層から形成された第１の電極と、
第２の金属層から形成された第２の電極と、
第３の金属層から形成された第３の電極と、
前記第１の電極と前記第２の電極との間の第１の誘電体層と、
前記第２の電極と前記第３の電極との間の第２の誘電体層と
を備える、
高電圧キャパシタと、ここにおいて、前記高電圧キャパシタが、
前記第１の金属層から形成された第４の電極と、
前記第３の金属層から形成された第５の電極と、
前記第４の電極と前記第５の電極との間の第３の誘電体層と、
ここにおいて、前記第３の誘電体層が前記第１の誘電体層または前記第２の誘電体層のいずれかよりも厚い、
を備える、
を備える、キャパシタ構造。
［Ｃ２］
前記キャパシタ構造が第１の相互接続金属と第２の相互接続金属との間の絶縁体内に配設され、前記絶縁体が、前記第１の誘電体層、前記第２の誘電体層および前記第３の誘電体層の各々よりも低い誘電率ｋを有する、Ｃ１に記載のキャパシタ構造。
［Ｃ３］
前記第１の電極と前記第３の電極とが第１の電源レールに結合され、前記第２の電極が第２の電源レールに結合された、Ｃ１に記載のキャパシタ構造。
［Ｃ４］
前記第４の電極が第３の電源レールに結合され、前記第５の電極が第４の電源レールに結合された、Ｃ３に記載のキャパシタ構造。
［Ｃ５］
前記第３の電源レールおよび前記第４の電源レールのうちの１つが、前記第１の電源レールおよび前記第２の電源レールのうちのいずれかよりも高い電源電圧を有する、Ｃ４に記載のキャパシタ構造。
［Ｃ６］
前記低電圧キャパシタが第１のトランジスタに結合され、前記高電圧キャパシタが第２のトランジスタに結合され、前記第２のトランジスタが、前記第１のトランジスタよりも厚いゲート酸化物を有する、Ｃ１に記載のキャパシタ構造。
［Ｃ７］
前記第３の誘電体層が、少なくとも前記第１の誘電体層と前記第２の誘電体層との厚さの和に等しい厚さを有する、Ｃ１に記載のキャパシタ構造。
［Ｃ８］
第１の金属層から形成された第１の電極と、
第２の金属層から形成された第２の電極と、
第３の金属層から形成された第３の電極と、ここにおいて、第２の電極と第３の電極とが前記第１の電極と前記第２の電極とよりも遠く離れて離間される、
前記第１の電極と前記第２の電極との間の第１の誘電体層と、
前記第２の金属層と前記第３の金属層との間の第２の誘電体層と、ここにおいて、前記第２の誘電体層が、前記第１の誘電体層よりも大きい厚さを有する、
を備える、キャパシタ構造。
［Ｃ９］
前記第１の電極が第１の電源レールに結合され、前記第２の電極が第２の電源レールに結合され、前記第３の電極が第３の電源レールに結合され、前記第３の電源レールが、前記第１の電源レールよりも高い電源電圧を有する、Ｃ８に記載のキャパシタ構造。
［Ｃ１０］
前記キャパシタ構造が第１の相互接続金属と第２の相互接続金属との間の絶縁体内に配設され、前記絶縁体が、前記第１の誘電体層および前記第２の誘電体層の各々よりも低い誘電率ｋを有する、Ｃ８に記載のキャパシタ構造。
［Ｃ１１］
前記第１の電極が第１のトランジスタに結合され、前記第３の電極が第２のトランジスタに結合され、前記第２のトランジスタが、前記第１のトランジスタよりも厚いゲート酸化物を有する、Ｃ８に記載のキャパシタ構造。
［Ｃ１２］
キャパシタ構造を作製するための方法であって、
第１の絶縁層上に第１の金属層を堆積させることと、
前記第１の金属層から第１の電極と第２の電極とを形成することと、
前記第１の電極と前記第２の電極との上に第１の誘電体層を堆積させることと、
前記第１の誘電体層上に第２の金属層を堆積させることと、
前記第２の金属層から第３の電極を形成することと、ここにおいて、前記第３の電極が前記第１の電極に重なる、
前記第２の電極に重なる前記第２の金属層の部分を除去することと、
前記第３の電極と前記第１の誘電体層との上に第２の誘電体層を堆積させることと、
前記第２の誘電体層上に第３の金属層を堆積させることと、
前記第３の金属層から第４の電極と第５の電極とを形成することと、ここにおいて、前記第４の電極が前記第１の電極と前記第３の電極とに重なり、前記第５の電極が前記第２の電極に重なる、
を備える、方法。
［Ｃ１３］
前記第４の電極と前記第５の電極との上に第２の絶縁層を堆積させることをさらに備え、ここにおいて、前記第１の絶縁層および前記第２の絶縁層の各々が、前記第１の誘電体層および前記第２の誘電体層の各々よりも低い誘電率ｋを有する、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１の絶縁層と前記第２の絶縁層とが第１の相互接続金属と第２の相互接続金属との間に配設された、Ｃ１３に記載の方法。
［Ｃ１５］
前記第２の絶縁層上に第１の電源レールと第２の電源レールとを形成することと、
第１のビアと、第２のビアと、第３のビアとを形成することと、ここにおいて、前記第１のビアが前記第３の電極を前記第１の電源レールに結合し、前記第２のビアおよび前記第３のビアが、前記１の電極および前記第４の電極を、それぞれ前記第２の電源レールに結合する、
をさらに備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記第２の絶縁層上に第３の電源レールと第４の電源レールとを形成することと、
第４のビアと第５のビアとを形成することと、ここにおいて、前記第４のビアが前記第２の電極を前記第３の電源レールに結合し、前記第５のビアが前記第５の電極を前記第４の電源レールに結合する、
をさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
キャパシタ構造を作製するための方法であって、
第１の絶縁層上に第１の金属層を堆積させることと、
前記第１の金属層から第１の電極を形成することと、
前記第１の電極上に第１の誘電体層を堆積させることと、
前記第１の誘電体層上に第２の金属層を堆積させることと、
前記第２の金属層から第２の電極を形成することと、
前記第２の電極上に第２の誘電体層を堆積させることと、ここにおいて、前記第１の誘電体層と前記第２の誘電体層とが異なる厚さを有する、
前記第２の誘電体層上に第３の金属層を堆積させることと、
前記第３の金属層から第３の電極を形成することと
を備える、方法。
［Ｃ１８］
前記第３の電極上に第２の絶縁層を堆積させることをさらに備え、ここにおいて、前記第１の絶縁層および前記第２の絶縁層の各々が、前記第１の誘電体層および前記第２の誘電体層の各々よりも低い誘電率ｋを有する、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１の絶縁層と前記第２の絶縁層とが第１の相互接続金属と第２の相互接続金属との間に配設された、Ｃ１８に記載の方法。
［Ｃ２０］
前記第２の絶縁層上に第１の電源レールと、第２の電源レールと、第３の電源レールとを形成することと、
第１のビアと、第２のビアと、第３のビアとを形成することと、ここにおいて、前記第１のビアが前記第１の電極を前記第１の電源レールに結合し、前記第２のビアが前記第２の電極を前記第２の電源レールに結合し、前記第３のビアが前記第３のビアを前記第３の電源レールに結合する、
をさらに備える、Ｃ１８に記載の方法。
［Ｃ２１］
第１の電源レール上の雑音を減衰させるための手段と、
第２の電源レール上の雑音を減衰させるための手段と、ここにおいて、両方の手段がチップ上に集積され、前記第２の電源レールが、前記第１の電源レールよりも高い電源電圧に結合された、
を備える、装置。
［Ｃ２２］
前記第１の電源レール上の雑音を減衰させるための前記手段と、前記第２の電源レール上の雑音を減衰させるための前記手段とが共通電極を共有する、Ｃ２１に記載の装置。
［Ｃ２３］
前記第１の電源レール上の雑音を減衰させるための前記手段が、
第１の電極と、
前記第１の電極と前記共通電極との間の第１の誘電体層と
を備える、Ｃ２２に記載の装置。
［Ｃ２４］
前記第２の電源レール上の雑音を減衰させるための前記手段が、
第２の電極と、
前記第２の電極と前記共通電極との間の第２の誘電体層と、ここにおいて、前記第２の誘電体層が前記第１の誘電体層よりも厚い、
を備える、Ｃ２３に記載の装置。
［Ｃ２５］
前記第１の電源レール上の雑音を減衰させるための前記手段が、
第１の電極、第２の電極および第３の電極と、
前記第１の電極と前記第２の電極との間の第１の誘電体層と、
前記第２の電極と前記第３の電極との間の第２の誘電体層と
を備える、Ｃ２１に記載の装置。
［Ｃ２６］
前記第２の電源レール上の雑音を減衰させるための前記手段が、
第４の電極および第５の電極と、
前記第４の電極と前記第５の電極との間の第３の誘電体層と、ここにおいて、前記第３の誘電体層が前記第１の誘電体層または前記第２の誘電体層のいずれかよりも厚い、
を備える、Ｃ２５に記載の装置。

Claims (9)

  1. 低電圧キャパシタと、ここにおいて、前記低電圧キャパシタが、
    第１の金属層から形成された第１の電極と、
    前記第１の金属層の上方に堆積される第２の金属層から形成された第２の電極と、
    前記第２の金属層の上方に堆積される第３の金属層から形成された第３の電極と、
    前記第１の電極と前記第２の電極との間の第１の誘電体層と、
    前記第２の電極と前記第３の電極との間の第２の誘電体層と、
    を備える、
    高電圧キャパシタと、ここにおいて、前記高電圧キャパシタが、
    前記第１の金属層から形成された第４の電極と、
    前記第３の金属層から形成された第５の電極と、
    前記第４の電極と前記第５の電極との間の第３の誘電体層と、
    ここにおいて、前記第３の誘電体層が前記第１の誘電体層または前記第２の誘電体層のいずれかよりも厚く、前記第１の電極と前記第３の電極とが第１の電源レールに結合され、前記第２の電極が第２の電源レールに結合される、
    のみからなる、
    を備える、キャパシタ構造。
  2. 前記キャパシタ構造が第１の相互接続金属と第２の相互接続金属との間の絶縁体内に配設され、前記絶縁体が、前記第１の誘電体層、前記第２の誘電体層および前記第３の誘電体層の各々１つよりも低い誘電率ｋを有する、請求項１に記載のキャパシタ構造。
  3. 前記第４の電極が第３の電源レールに結合され、前記第５の電極が第４の電源レールに結合された、請求項１に記載のキャパシタ構造。
  4. 前記第３の電源レールおよび前記第４の電源レールのうちの１つが、前記第１の電源レールおよび前記第２の電源レールのうちのいずれかよりも高い電源電圧を有する、請求項３に記載のキャパシタ構造。
  5. 前記低電圧キャパシタが第１のトランジスタに結合され、前記高電圧キャパシタが第２のトランジスタに結合され、前記第２のトランジスタが、前記第１のトランジスタよりも厚いゲート酸化物を有する、請求項１に記載のキャパシタ構造。
  6. 低電圧キャパシタと、ここにおいて、前記低電圧キャパシタが、
    第１の金属層から形成された第１の電極と、
    前記第１の金属層の上方に堆積される第２の金属層から形成された第２の電極と、
    前記第２の金属層の上方に堆積される第３の金属層から形成された第３の電極と、
    前記第１の電極と前記第２の電極との間の第１の誘電体層と、
    前記第２の電極と前記第３の電極との間の第２の誘電体層と、
    を備え、ここにおいて、前記第１の電極と前記第３の電極とが第１の電源レールに結合され、前記第２の電極が第２の電源レールに結合される、
    高電圧キャパシタと、ここにおいて、前記高電圧キャパシタが、
    前記第１の金属層から形成された第４の電極と、
    前記第３の金属層から形成された第５の電極と、
    前記第４の電極と前記第５の電極との間の第３の誘電体層と、
    ここにおいて、前記第３の誘電体層が、前記第１の誘電体層または前記第２の誘電体層のいずれかよりも厚く、前記第３の誘電体層が、少なくとも前記第１の誘電体層と前記第２の誘電体層との厚さの和に等しい厚さを有する、
    のみからなる、
    を備える、キャパシタ構造。
  7. 前記キャパシタ構造が第１の相互接続金属と第２の相互接続金属との間の絶縁体内に配設され、前記絶縁体が、前記第１の誘電体層、前記第２の誘電体層および前記第３の誘電体層の各々１つよりも低い誘電率ｋを有する、請求項６に記載のキャパシタ構造。
  8. 前記低電圧キャパシタが第１のトランジスタに結合され、前記高電圧キャパシタが第２のトランジスタに結合され、前記第２のトランジスタが、前記第１のトランジスタよりも厚いゲート酸化物を有する、請求項６に記載のキャパシタ構造。
  9. 第１の電源レール上の雑音を減衰させるための手段と、
    第２の電源レール上の雑音を減衰させるための手段と、ここにおいて、両方の手段がチップ上に集積され、前記第２の電源レールが、前記第１の電源レールよりも高い電源電圧に結合される、
    ここにおいて、前記第１の電源レール上の雑音を減衰させるための前記手段が、
    第１の電極、第２の電極および第３の電極と、ここにおいて、前記第２の電極は、前記第１の電極の上方に堆積され、前記第３の電極は、前記第２の電極の上方に堆積される、
    前記第１の電極と前記第２の電極との間の第１の誘電体層と、
    前記第２の電極と前記第３の電極との間の第２の誘電体層と、
    ここにおいて、前記第２の電極が前記第１の電極と前記第３の電極との間にあり、
    ここにおいて、前記第１の電極と前記第３の電極とが前記第１の電源レールに結合され、前記第２の電極が第３の電源レールに結合されるか、または前記第１の電極と前記第３の電極とが前記第３の電源レールに結合され、前記第２の電極が前記第１の電源レールに結合される、
    を備え、
    ここにおいて、前記第２の電源レール上の雑音を減衰させるための前記手段が、
    第４の電極および第５の電極と、ここにおいて、前記第４の電極は、前記第１の電極と同一の金属層から形成され、前記第５の電極は、前記第３の電極と同一の金属層から形成される、
    前記第４の電極と前記第５の電極との間の第３の誘電体層と、ここにおいて、前記第３の誘電体層が前記第１の誘電体層または前記第２の誘電体層のいずれかよりも厚い、
    のみからなる、
    を備える、装置。
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