KR20130081505A - 반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법 Download PDF

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KR20130081505A
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Abstract

반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치는 기판 내에 형성되고, 액티브 영역을 정의하는 소자 분리 영역, 상기 액티브 영역 상에 형성된 도전층, 상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막, 및 상기 액티브 영역과 상기 도전층 사이에, 액티브 영역과 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제1 두께보다 두꺼운 제2 두께의 제2 절연막을 포함한다.

Description

반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법{Semiconductor device, semiconductor system and fabricating method of the semiconductor device}
본 발명은 반도체 장치, 반도체 시스템, 상기 반도체 장치의 제조 방법에 관한 것이다.
전자 산업이 발전함에 따라 반도체 장치의 신뢰성, 예를 들어, 동작 지속성, 동작 균일성, 외부 환경에 대한 내구성 등에 대한 요구치가 점점 증가되고 있다.
그런데, 반도체 장치 내의 각 구성 요소의 특성이 열화되거나, 여러가지 구성 요소 사이의 간섭 때문에, 반도체 장치의 신뢰성이 떨어질 수 있다. 또한, 예를 들어, 반도체 장치를 제조할 때, 플라즈마 공정(예를 들어, PVD(physical vapor deposition) 공정, 스퍼터링 공정 등)을 사용하게 된다. 그런데, 플라즈마 공정 중에 발생한 전하가 반도체 장치 내에 차징(charging)될 수 있다. 이와 같이 차징된 전하는 여러가지 불량을 발생시킬 수 있다. 예를 들어, 모스형 커패시터(MOS type capacitor)의 게이트 절연막의 신뢰성을 떨어뜨릴 수 있다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성이 향상된 반도체 시스템을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판 내에 형성되고, 액티브 영역을 정의하는 소자 분리 영역, 상기 액티브 영역 상에 형성된 도전층, 상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막, 및 상기 액티브 영역과 상기 도전층 사이에, 액티브 영역과 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제1 두께보다 두꺼운 제2 두께의 제2 절연막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 커패시터와, 제1 모스 트랜지스터와, 제2 모스 트랜지스터를 포함하되, 상기 제1 모스 트랜지스터의 동작 전압은, 상기 제2 모스 트랜지스터의 동작 전압보다 크고, 상기 커패시터는 제1 절연막과 제2 절연막을 커패시터 절연막으로 사용하고, 상기 제1 절연막의 제1 두께는 상기 제2 모스 트랜지스터의 제2 게이트 절연막과 동일하고, 상기 제2 절연막의 제2 두께는 상기 제1 모스 트랜지스터의 제1 게이트 절연막과 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 다수의 커패시터와, 플라즈마 공정에 의해서 생성된 전하를 방출하여 상기 다수의 커패시터를 보호하는 적어도 하나의 보호 다이오드를 포함하되, 상기 커패시터는 기판 내에 형성되고 액티브 영역을 정의하는 소자 분리 영역과, 상기 액티브 영역 상에 형성된 도전층과, 상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막과, 상기 액티브 영역과 상기 도전층 사이에, 액티브 영역과 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제 1두께보다 두꺼운 제2 두께의 제2 절연막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 태양은 서로 전기적으로 연결된 반도체 칩과 모듈(module)을 포함하고, 상기 반도체 칩은 내부 전압을 전달하기 위한 적어도 하나의 내부 배선과, 상기 적어도 하나의 내부 배선과 전기적으로 연결되고 상기 전달되는 내부 전압을 안정화시키는 적어도 하나의 커패시터를 포함하고, 상기 커패시터는 기판 내에 형성되고, 액티브 영역을 정의하는 소자 분리 영역과, 상기 액티브 영역 상에 형성된 도전층과, 상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막과, 상기 액티브 영역과 상기 도전층 사이에, 액티브 영역과 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제 1두께보다 두꺼운 제2 두께의 제2 절연막을 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 기판 내에 소자 분리 영역을 형성하여 액티브 영역을 정의하고, 상기 소자 분리 영역과 상기 액티브 영역의 경계의 적어도 일부 상에, 제2 두께의 제2 절연막을 형성하고, 상기 제2 절연막에 의해 노출된 상기 액티브 영역 상에, 제2 두께보다 얇은 제1 두께의 제1 절연막을 형성하고, 상기 제1 절연막 및 상기 제2 절연막 상에 도전층을 형성한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 태양은 기판 내에 소자 분리 영역을 형성하고, 커패시터, 제1 모스 트랜지스터, 제2 모스 트랜지스터가 각각 형성될 제1 내지 제3 영역을 정의하고, 상기 기판 상에 제2 두께의 제4 절연막을 형성하되, 상기 제4 절연막은 상기 제1 영역 내에서 소자 분리 영역과 액티브 영역의 경계의 적어도 일부를 덮고, 제2 영역 전체를 덮고, 제3 영역 전체를 노출하고, 상기 기판 상에 제2 두께보다 얇은 제1 두께의 제3 절연막을 형성하되, 상기 제3 절연막은 상기 제1 영역 및 상기 제3 영역의 노출된 영역을 덮고, 상기 제3 절연막 및 상기 제4 절연막 상에 전극용 도전층을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A 를 따라 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 4은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 8은 도 7의 회로도를 구현한 예시적 레이아웃도이다.
도 9는 도 7의 회로도를 구현한 예시적 단면도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 14 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17 내지 도 20은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A 를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 소자 분리 영역(118), 제1 웰(112), 도전층(120), 제1 절연막(132), 제2 절연막(130), 제1 컨택(180), 제2 컨택(190) 등을 포함할 수 있다.
소자 분리 영역(118)은 기판(100) 내에 형성되어, 액티브 영역(110)을 정의한다. 소자 분리 영역(118)은 STI(Shallow Trench Isolation)일 수 있으나, 이에 한정되지 않는다.
제1 웰(112)은 액티브 영역(110) 내에 형성된다. 도시된 것과 같이, 제1 웰(112)의 깊이는 소자 분리 영역(118)의 깊이보다 얇을 수 있다.
도전층(120)은 액티브 영역(110) 상에 형성된다. 도시된 것과 같이, 도전층(120)은 소자 분리 영역(118)의 적어도 일부와 오버랩되도록 형성될 수 있다. 즉, 도전층(120)은 소자 분리 영역(118)과 액티브 영역(110)의 경계(B)의 적어도 일부 상에 형성될 수 있다. 도전층(120)은 예를 들어, 폴리실리콘, 금속, 이들의 적층물일 수 있으나, 이에 한정되는 것은 아니다.
제1 컨택(180)은 도전층(120) 상에 형성된다. 구체적으로, 제1 컨택(180)은 소자 분리 영역(118)과 오버랩되는 도전층(120) 상에 형성될 수 있다. 이는 제1 컨택(180)을 형성할 때 발생할 수 있는 데미지(damage)를 최소화하기 위함이다. 제1 전압(V1)은 제1 컨택(180)을 통해서 도전층(120)에 인가될 수 있다.
제2 컨택(190)은 액티브 영역(110)(즉, 제1 웰(112)) 상에, 제1 웰(112)과 전기적으로 연결되도록 형성된다. 제2 전압(V2)은 제2 컨택(190)을 통해서 제1 웰(112)에 인가될 수 있다.
도면에서는, 제1 컨택(180) 및 제2 컨택(190)은 각각 4개씩 형성하는 것을 도시하였으나, 이에 한정되는 것은 아니다.
제1 절연막(132)은 액티브 영역(110)과 도전층(120) 사이에 형성되고, 제1 두께를 갖는다. 예를 들어, 제1 절연막(132)은 열산화막일 수 있으나, 이에 한정되는 것은 아니다.
제2 절연막(130)은 액티브 영역(110)과 도전층(120) 사이에, 액티브 영역(110)와 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 형성될 수 있다.
예를 들어, 액티브 영역(110)은 직사각형 형상일 수 있다. 즉, 액티브 영역(110)은 마주보는 제1 변(예를 들어, 도 1의 110의 좌측변)과 제2 변(예를 들어, 도 1의 110의 우측변)을 포함할 수 있다. 여기서, 제2 절연막(130)은 제1 변의 적어도 일부를 덮는 제1 부분 절연막(예를 들어, 도 2에서 좌측에 위치한 130)과, 제2 변의 적어도 일부를 덮는 제2 부분 절연막(예를 들어, 도 2의 우측에 위치한 130)을 포함할 수 있다.
도면에서는, 제2 절연막(130)은 액티브 영역(110)과 소자 분리 영역(118)의 경계(B)의 일부만을 덮는 것을 도시하고 있다. 왜냐하면, 제2 컨택(190)이 컨택할 수 있는 제1 웰(112)의 영역을 오픈하기 위해서이다. 따라서, 제2 컨택(190)을 이용한 방식이 아닌 다른 방식으로, 제1 웰(112)에 제2 전압(V2)을 인가할 수 있는 경우에는, 제2 절연막(130)은 경계(B) 전체를 덮을 수 있다.
또한, 제2 절연막(130)의 제2 두께는 제1 절연막(132)의 제1 두께보다 두꺼울 수 있다. 예를 들어, 제2 절연막(130)은 CVD 산화막일 수 있으나, 이에 한정되는 것은 아니다.
한편, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 커패시터일 경우, 제1 절연막(132)과 제2 절연막(130)은 커패시터 절연막의 역할을 할 수 있다. 이와 같이 커패시터 절연막으로 서로 다른 두께의 절연막(130, 132)을 사용하는 이유, 즉, 액티브 영역(110)과 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 제2 절연막(130)을 형성하는 이유는 다음과 같다.
열산화 방식으로 커패시터 절연막을 형성하면, STI 스트레스 효과(STI stress effect) 때문에, 액티브 영역(110)과 소자 분리 영역(118)의 경계(B)에 형성되는 커패시터 절연막은, 다른 영역에 형성되는 커패시터 절연막에 비해 얇게 형성될 수 있다. 이를 STI thinning 현상이라 한다. 한편, 플라즈마 공정 중에 발생한 전하는, 이와 같이 얇게 형성된 커패시터 절연막에도 차징될 수 있다. 커패시터의 양 단자(즉, 도전층(120)과, 제1 웰(112))에 전압(V1, V2)이 인가되었을 때, 얇게 형성된 커패시터 절연막은 쉽게 파괴될 수 있다. 제1 컨택(180)을 통해서 도전층(120)에 높은 전압이 인가된다면, 제1 컨택(180)에 가까운 위치에 있는 커패시터 절연막은 더욱 쉽게 파괴될 수 있다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 액티브 영역(110)과 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 제2 절연막(130)을 형성한다. 제2 절연막(130)을 충분한 두께로 형성하기 때문에, 전술한 것과 같이, 경계(B)에 커패시터 절연막이 얇게 형성됨으로써 발생할 수 있는 불량을 줄일 수 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 신뢰성을 향상할 수 있다.
또한, STI 스트레스 효과 때문에, 경계(B) 영역에서는 열산화 방법으로 커패시터 절연막을 충분한 두께로 성장시키기 어렵다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 경계(B) 상에 제2 절연막(130)을 CVD 방식을 이용하여 충분한 두께로 성장시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 전술한 본 발명의 제1 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 액티브 영역(110)은 안쪽 방향으로 들어간 그루브(groove)(G)를 포함할 수 있다. 도면에서는, 그루브(G)는 양측면에서부터 안쪽 방향으로 들어가는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
또한, 도전층(120)은 제1 폭(W1)을 갖는 제1 부분 도전층(120a), 제1 폭과 다른 제2 폭(W2)을 갖는 제2 부분 도전층(120b)을 포함할 수 있다. 도면에서와 같이, 제1 폭(W1)이 제2 폭(W2)보다 넓을 수 있으나, 이에 한정되는 것은 아니다.
제1 부분 도전층(120a) 전체는 액티브 영역(110)과 오버랩되고, 제2 부분 도전층(120b)은 소자 분리 영역(118)과 오버랩되도록 길게 연장되어 형성될 수 있다. 특히, 제2 부분 도전층(120b)은 그루브(G)와 오버랩되도록 형성될 수 있다. 제2 부분 도전층(120b) 상에 제1 컨택(180)이 형성될 수 있다.
제2 절연막(130)은, 제2 부분 도전층(120b)과 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 형성될 수 있다.
도 4은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 전술한 본 발명의 제2 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 액티브 영역(110)은 그루브(도 3의 G 참조)를 포함하지 않을 수 있다. 도전층(120)은 제1 폭(W1)을 갖는 제1 부분 도전층(120a), 제1 폭과 다른 제2 폭(W2)을 갖는 제2 부분 도전층(120b)을 포함할 수 있다. 제2 절연막(130)은, 제2 부분 도전층(120b)과 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 형성될 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 전술한 본 발명의 제1 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제2 절연막(130)의 측면 프로파일의 일부(C1, C2)와, 액티브 영역(110)의 측면 프로파일의 일부(C1, C2)는 서로 얼라인(align) 될 수 있다. 도 17 내지 도 20을 이용하여 후술하겠으나, 이와 같이 함으로써, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 만들기 위해 사용되는 마스크의 숫자를 줄일 수 있다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 영역(I)에 형성된 커패시터(4), 제2 영역(II)에 형성된 제1 모스 트랜지스터(21), 제3 영역(III)에 형성된 제2 모스 트랜지스터(22)를 포함한다. 도시된 것과 같이, 커패시터(4)는 전술한 본 발명의 제1 내지 제4 실시예에 따른 반도체 장치(1~4) 중 적어도 하나일 수 있다.
구체적으로, 커패시터(4)는 모스형 커패시터일 수 있다. 즉, 커패시터(4)는 소자 분리 영역(118)에 의해서 정의된 액티브 영역(110)과, 액티브 영역(110) 내에 형성된 제1 웰(112)과, 액티브 영역(110) 상에 형성된 도전층(120)을 포함한다. 제1 절연막(132) 및 제2 절연막(130)을 커패시터 절연막으로 사용할 수 있다. 제1 절연막(132)은 제1 웰(112)과 도전층(120) 사이에 형성되고, 제2 절연막(130)은 제1 웰(112)과 도전층(120) 사이에, 소자 분리 영역(118)과 액티브 영역(110)의 경계의 적어도 일부 상에 형성될 수 있다.
또한, 제1 모스 트랜지스터(21)는 고전압 트랜지스터일 수 있고, 제2 모스 트랜지스터(22)는 중전압 트랜지스터 또는 저전압 트랜지스터일 수 있다.
고전압 트랜지스터의 동작 전압은 8~200V일 수 있고, 더 구체적으로 예를 들면, 20V, 30V, 45V 등일 수 있다. 중전압 트랜지스터의 동작 전압은 3V~8V일 수 있고, 더 구체적으로 예를 들면, 3V, 5.5V일 수 있다. 저전압 트랜지스터의 동작 전압은 3V 이하일 수 있다.
고전압 트랜지스터는 중전압 트랜지스터 또는 저전압 트랜지스터에 비해서 동작 전압이 상대적으로 높기 때문에, 제1 게이트 절연막(330)의 두께는 제2 게이트 절연막(332)의 두께보다 두껍다. 예를 들어, 제1 게이트 절연막(330)의 두께가 300Å ~1200Å 이라면, 제2 게이트 절연막(332)의 두께는 10Å ~300Å일 수 있다.
또한, 제1 게이트 절연막(330)은 CVD산화막일 수 있고, 제2 게이트 절연막(332)은 열산화막일 수 있다.
또한, 고전압 트랜지스터는 중전압 트랜지스터 또는 저전압 트랜지스터에 비해서 동작 전압이 상대적으로 높기 때문에, 제2 웰(312)의 깊이는 제3 웰(362)의 깊이보다 깊을 수 있다.
고전압 트랜지스터의 소오스/드레인은 예를 들어, MIDDD(Mask Islanded Double Diffused Drain) 구조일 수 있고, 중전압 트랜지스터 또는 저전압 트랜지스터의 소오스/드레인은 예를 들어, LDD(Lightly Diffused Drain) 구조일 수 있으나, 이에 한정되는 것은 아니다.
도시된 것과 같이, 커패시터(4)의 제1 웰(112)은 제2 모스 트랜지스터(22)의 제3 웰(362)과 동일한 도펀트로 도핑되고, 동일한 깊이를 가질 수 있다. 또한, 커패시터(4)의 제1 절연막(132)은 제2 모스 트랜지스터(22)의 제2 게이트 절연막(332)과 동일 물질 및 동일 두께로 형성될 수 있다. 또한, 커패시터(4)의 제2 절연막(130)은 제1 모스 트랜지스터(21)의 제1 게이트 절연막(330)과 동일 물질 및 동일 두께로 형성될 수 있다. 즉, 제1 모스 트랜지스터(21)와 제2 모스 트랜지스터(22)를 제조하면서, 커패시터(1)는 같이 제조될 수 있다.
도 7은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 8은 도 7의 회로도를 구현한 예시적 레이아웃도이다. 도 9는 도 7의 회로도를 구현한 예시적 단면도이다.
우선 도 7을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)은 다수의 커패시터 그룹(41)와 다수의 보호 다이오드(protection diode)(31)를 포함할 수 있다. 각 커패시터 그룹(41)은 다수의 커패시터(1)를 포함할 수 있다. 각 커패시터 그룹(41)마다 적어도 하나의 커패시터(1)가 배치될 수 있다. 커패시터(1)는 전술한 몇몇 실시예에 따른 반도체 장치(1~4) 중 적어도 하나를 사용할 수 있다.
구체적으로, 반도체 장치를 제조할 때, 플라즈마 공정(예를 들어, PVD(physical vapor deposition) 공정, 스퍼터링 공정 등)을 사용하게 된다. 그런데, 플라즈마 공정 중에 발생한 전하(양전하, 음전하)가 반도체 장치 내에 차징(charging)될 수 있고, 차징된 전하는 여러가지 불량을 일으킬 수 있다. 그런데, 보호 다이오드(31)는 이와 같이 차징된 전하를 방출할 수 있다. 따라서, 차징된 전하의 불량을 줄일 수 있다.
또한, 하나의 커패시터 그룹(41)마다(즉, 몇몇 개의 커패시터(1)마다) 보호 다이오드(31)를 배치시켜서, 커패시터(1)에 영향을 줄 수 있는 차징된 전하를 신속하게 방출할 수 있다.
도면에서는 2개의 커패시터(1)마다 보호 다이오드(31)가 하나씩 배치되는 것으로 도시하였는데, 이에 한정되는 것은 아니다.
도시된 것과 같이, 다수의 커패시터(1)는 서로 병렬로 연결될 수 있다.
여기서, 도 8을 참조하면, 다수의 커패시터(1)가 제1 방향(DR1)으로 인접하여 배치될 수 있다.
또한, 커패시터(1)는 소자 분리 영역(118)에 의해서 정의된 액티브 영역(110)과, 액티브 영역(110) 내에 형성된 제1 웰(112)과, 액티브 영역(110) 상에 형성된 도전층(120)을 포함한다. 제1 절연막(132) 및 제2 절연막(130)을 커패시터 절연막으로 사용할 수 있다. 제1 절연막(132)은 제1 웰(112)과 도전층(120) 사이에 형성되고, 제2 절연막(130)은 제1 웰(112)과 도전층(120) 사이에, 소자 분리 영역(118)과 액티브 영역(110)의 경계의 적어도 일부 상에 형성될 수 있다. 제1 컨택(180)은 도전층(120) 상에 형성된다. 제2 컨택(190)은 액티브 영역(즉, 제1 웰(112)) 상에, 제1 웰(112)과 전기적으로 연결되도록 형성된다.
보호 다이오드(31)는 제1 도전형의 웰(612)과, 제1 도전형의 정션 영역(615)을 포함할 수 있다. 도 9에서는 예시적으로, p형 웰(612)과 p+ 정션 영역(615)으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 보호 다이오드(31)는 n형 웰 내에 n+ 정션 영역을 포함하여도 무방하다.
다수의 커패시터(1)와 적어도 하나의 보호 다이오드(31)는 동일한 기판(100) 에 형성될 수 있다.
제1 메탈 라인(620)은 다수의 제1 컨택(180)을 서로 연결하도록 형성될 수 있다. 제1 메탈 라인(620)은 제1 방향(DR1)으로 연장된 제1 부분(620a)과, 제1 부분(620a)으로부터 제2 방향(DR2)으로 분지된 제2 부분(620b)을 포함할 수 있다.
제2 메탈 라인(630)은 다수의 제2 컨택(190)을 서로 연결하도록 형성될 수 있다. 제2 메탈 라인(630)은 제1 방향(DR1)으로 연장된 제3 부분(630a)과, 제3 부분(630a)으로부터 제2 방향(DR2)으로 분지된 제4 부분(630b)을 포함할 수 있다.
제1 메탈 라인(620)과 제2 메탈 라인(630)을 통해서, 다수의 커패시터(1)는 서로 병렬로 연결될 수 있다.
도 9에 도시된 것과 같이, 다수의 커패시터(1)와 다수의 보호 다이오드(31) 상에는 다층의 메탈 라인(MTL1~MTL4)이 순차적으로 적층될 수 있다. 다층의 메탈 라인(MTL1~MTL4)은 예시적인 것으로, 본 발명의 권리범위가 이에 한정되는 것은 아니다.
제1 메탈 라인(620)은 다층의 메탈 라인(MTL1~MTL4) 중 제1 레벨의 메탈 라인(MTL1)일 수 있다. 제2 메탈 라인(630)도 제1 레벨의 메탈 라인(MTL1)일 수 있으나, 이에 한정되지 않는다.
한편, 플라즈마 공정에 의해서 생성된 전하가 도전층(120) 또는 제1 절연막(132), 제2 절연막(130) 등에 차징될 수 있다. 이와 같이 차징된 전하는 제1 컨택(180), 제1 메탈 라인(620, MTL1)을 통해서, 보호 다이오드(31)로 방출될 수 있다. 즉, 차징된 전하는 도시된 방출 경로(550)를 따라서, 방출될 수 있다.
특히, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 차징된 전하는 제1 레벨의 메탈 라인(MTL1)을 따라서 보호 다이오드(31)로 방출될 수 있다. 즉, 차징된 전하가 제2 레벨 이상의 메탈 라인(MTL2~TML4)을 따라서 방출되지 않는다. 따라서, 차징된 전하는 상당히 짧은 경로를 따라 방출되고, 방출 효율이 매우 높다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 설명의 편의상, 전술한 본 발명의 제6 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 몇몇 개의 커패시터(1)마다 배치된 보호 다이오드(31)를 포함하지만, 본 발명의 제7 실시예에 따른 반도체 장치(7)는, 하나의 제1 메탈 라인(620)마다 하나의 보호 다이오드(31)만을 연결시킬 수 있다. 본 발명의 제7 실시예에 따른 반도체 장치(7)는 사용되는 보호 다이오드(31)의 개수가 상당히 적다. 따라서, 보호 다이오드(31)를 만드는 데 사용되는 레이아웃 면적을 줄일 수 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 전술한 본 발명의 제6 실시예에 따른 반도체 장치와 다른 점을 위주로 설명한다.
도 11을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 플라즈마 공정에 의해서 생성된 전하가 도전층(120) 또는 제1 절연막(132), 제2 절연막(130) 등에 차징될 수 있다. 이와 같이 차징된 전하는 제1 컨택(180), 다층의 메탈 라인(MTL1, MTL2, MTL3)을 통해서, 보호 다이오드(31)로 방출될 수 있다. 즉, 차징된 전하는 도시된 방출 경로(551)를 따라서, 방출될 수 있다.
다수의 커패시터(1)와 보호 다이오드(31)를 인접하여 구현하기 어려운 경우, 또는, 다수의 커패시터(1)와 보호 다이오드(31)를 제1 레벨의 메탈 라인(MTL1)으로 연결하기 어려운 경우에, 본 발명의 제8 실시예에 따른 반도체 장치(8)를 이용할 수 있다.
도면에서는 MTL1~MTL3을 이용하여 방출 경로(551)를 구현하였으나, MTL1~MTL4를 이용하거나 MTL1, MTL2를 이용하여 방출 경로(551)를 구현할 수도 있다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 제1 실시예에 따른 반도체 시스템(11)은, 서로 전기적으로 연결된 반도체 칩(210)과 모듈(module)(220)을 포함할 수 있다.
반도체 칩(210)은 예를 들어, SOC(System On Chip), MCU(MicroController Unit), DDI(Display Driver IC)와 같이, 프로세서, 메모리, 그리고 논리 회로, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로 등을 구비하는 칩일 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체 칩(210) 내에는 다양한 구동 전압을 가지는 모스 트랜지스터, 예를 들어, 고전압 트랜지스터, 중전압 트랜지스터, 저전압 트랜지스터 등이 공존할 수 있다.
이러한 반도체 칩(210)은 외부 전압(Va)를 제공받아 저어도 하나의 내부 전압(Vb1~Vb3)을 생성하는 전압 생성기(212)를 포함할 수 있다. 또한, 반도체 칩(210)은 적어도 하나의 내부 전압(Vb1~Vb3)을 전달하기 위한 적어도 하나의 내부 배선(214a, 216a, 218a)을 포함할 수 있다.
한편, 내부 배선(214a, 216a, 218a)에는 내부 전압(Vb1~Vb3)을 안정적으로 전달하기 위한 커패시터(1)가 연결될 수 있다. 또한, 외부 배선(214, 216, 218)에도 내부 전압(Vb1~Vb3)을 안정적으로 전달하기 위한 커패시터(9)가 연결될 수 있다. 커패시터(1)는 반도체 칩(210) 내에 내장되는 내장형 커패시터이고, 커패시터(9)는 반도체 칩(210) 밖에 실장되는 외장형 커패시터일 수 있다. 커패시터(1)는 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치(1~8) 중 어느 하나일 수 있다. 도면에서는 각 내부 배선(214a, 216a, 218a), 외부 배선(214, 216, 218)에 내장형 커패시터(1), 외장형 커패시터(9) 하나씩만 도시하였으나, 이에 한정되는 것은 아니다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다. 도 13의 반도체 시스템(12)은, 도 12의 반도체 시스템(11)을 보다 구체화한 것이다. 도 13의 반도체 시스템(12)은, 디스플레이 장치일 수 있다. 예를 들어, 도 12의 반도체 칩(210)은 게이트 드라이버(500)에 대응되고, 모듈(220)은 패널(700)에 대응될 수도 있다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템(12)은 타이밍 컨트롤러(400), 게이트 드라이버(500), 소오스 드라이버(600), 패널(700) 등을 포함할 수 있다.
패널(700)은 다수의 게이트 라인(G1~Gm), 다수의 소스 라인(S1~Sn), 및 다수의 픽셀(미도시)을 포함한다. 다수의 픽셀 각각은 다수의 게이트 라인(G1~Gm) 중에서 대응하는 게이트 라인, 및 상기 다수의 소스 라인(S1~Sn) 중에서 대응하는 소스 라인에 전기적으로 연결된다.
타이밍 컨트롤러(400)는 데이터(DATA1), 데이터 인에이블 신호(Data Enable Signal)(DE), 및 클럭신호(CLK)에 기초하여, 제1 제어 신호(CS1), 제2 제어 신호(CS2), 데이터(DATA2) 및 극성 제어 신호(POL) 등을 발생할 수 있다.
게이트 라인 드라이버(500)는 제2 제어 신호(CS2)에 응답하여, 다수의 게이트 라인(G1~Gm)을 구동한다. 소스 드라이버(600)는 제1 제어 신호(CS1), 데이터(DATA2), 및 극성 제어 신호(POL)에 응답하여, 다수의 소스 라인 (S1~Sn)으로 아날로그 전압을 출력한다. 아날로그 전압은 극성 제어 신호(POL)에 응답하여, 패널(350)의 공통 전압을 기준으로 반전된다.
한편, 게이트 드라이버(500) 내에는 커패시터(1)가 내장될 수 있다. 커패시터(1)는 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치(1~8) 중 어느 하나일 수 있다.
또한, 도 13에서는 커패시터(1)가 게이트 드라이버(500)에 내장되어 있는 것으로 도시하였으나, 소오스 드라이버(600), 타이밍 컨트롤러(400) 또는 도시되지 않는 다른 반도체 칩 내에 내장되어 있을 수 있다.
이하에서 도 14 내지 도 16, 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 14 내지 도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14을 참조하면, 기판(100) 내에 소자 분리 영역(118)을 형성하여, 액티브 영역(110)을 정의한다. 액티브 영역(110) 내에 제1 웰(112)을 형성한다.
도 15을 참조하면, 제2 두께의 제2 절연막(130)을 액티브 영역(110)과 소자 분리 영역(118)의 경계(B)의 적어도 일부 상에 형성한다. 예를 들어, 도 14의 결과물 상에, CVD 방식으로 300Å~1200Å 정도의 두께로 제4 절연막(예를 들어, 산화막)을 형성한 후, 제4 절연막을 패터닝하여 제2 절연막(130)을 형성할 수 있다.
도 16을 참조하면, 제2 절연막(130)에 의해서 노출된 액티브 영역(110) 상에, 제1 두께의 제1 절연막(132)을 형성한다. 예를 들어, 열산화 방식으로 10Å~300Å 정도의 두께로 제1 절연막(132)을 형성한다.
여기서, 도 2를 참조하면, 제1 절연막(132) 및 제2 절연막(130) 상에 도전층(120)을 형성하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 완성한다. 예를 들어, 도 16의 결과물 상에, 프리(pre)도전층을 형성한 후, 전극용 도전층을 패터닝하여 커패시터의 전극 역할을 하는 도전층(120)을 완성한다.
이하에서 도 17 내지 도 20, 도 6를 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 20은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17을 참조하면, 기판(100) 내에 소자 분리 영역(118)을 형성하여, 제1 내지 제3 영역(I, II, III)을 정의한다. 제1 영역(I)은 커패시터(1)가 형성될 영역이고, 제2 영역(II)은 제1 모스 트랜지스터(21)가 형성될 영역이고, 제3 영역(III)은 제2 모스 트랜지스터(22)가 형성될 영역이다. 제1 모스 트랜지스터(21)는 고전압 트랜지스터이고, 제2 모스 트랜지스터(22)는 중전압 트랜지스터 또는 저전압 트랜지스터일 수 있다.
제1 영역(I) 내에는 제1 웰(112)가 형성되고, 제2 영역(II) 내에는 제2 웰(312)가 형성되고, 제3 영역(III) 내에는 제3 웰(362)가 형성될 수 있다. 제1 웰(112)과 제3 웰(362)은, 동일한 도펀트를 이용하여 동시에 형성된다.
이어서, 제1 내지 제3 영역(I, II, III) 상에, CVD 방식으로 제2 두께로(예를 들어, 300~1200Å 정도) 제4 절연막(130b)을 형성한다.
도 18을 참조하면, 제4 절연막(130b) 상에 마스크(미도시)를 형성하고, 마스크를 이용하여 제4 절연막(130b)을 패터닝하여, 제4 절연막(130a, 330a)를 형성한다. 구체적으로, 제4 절연막(130a, 330a)은 제1 영역(I)에서 소자 분리 영역(118)과 액티브 영역(110)의 경계(B)의 적어도 일부를 덮고, 제2 영역(II) 전체를 덮고, 제3 영역(III) 전체를 노출할 수 있다.
도 19을 참조하면, 기판(100) 상에 제2 두께보다 얇은 제1 두께의 제3 절연막(132, 332a)을 형성하되, 제3 절연막(132, 332a)은 제1 영역(I) 및 제3 영역(III)의 노출된 기판(100)을 덮는다. 제3 절연막(132, 332a)을 형성하는 것은, 열산화 방식을 이용할 수 있다.
도 20을 참조하면, 제3 절연막(132, 332a), 제4 절연막(130a, 330a)이 형성된 기판(100) 상에, 전극용 도전층(120a)을 형성한다.
여기서, 도 6을 참조하면, 전극용 도전층(120a)과, 제3 절연막(132, 332a), 제4 절연막(130a, 330a)을 패터닝하여, 도전층(120), 제2 절연막(130), 제1 게이트 전극(320), 제1 게이트 절연막(330), 제2 게이트 전극(370), 제2 게이트 절연막(332)을 형성한다.
도 17 내지 도 20, 도 6를 참조하여 설명한 것과 같이, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 제조하기 위한 추가적인 마스크가 불필요하다. 즉, 제1 모스 트랜지스터(21)와 제2 모스 트랜지스터(22)를 제조하는 데 사용되는 마스크를 이용하여, 반도체 장치(4)를 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112: 제1 웰
118: 소자 분리 영역 120: 도전층
130: 제2 절연막 132: 제1 절연막
180: 제1 컨택 190: 제2 컨택

Claims (41)

  1. 기판 내에 형성되고, 액티브 영역을 정의하는 소자 분리 영역;
    상기 액티브 영역 상에 형성된 도전층;
    상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막; 및
    상기 액티브 영역과 상기 도전층 사이에, 액티브 영역와 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제 1두께보다 두꺼운 제2 두께의 제2 절연막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 절연막은 열산화막을 포함하고, 상기 제2 절연막은 CVD산화막을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 도전층의 일부 영역은 상기 소자 분리 영역과 오버랩되고,
    상기 오버랩되는 상기 도전층의 일부 영역 상에, 컨택이 형성되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 액티브 영역은 마주보는 제1 변과 제2 변을 포함하고,
    상기 제2 절연막은 상기 제1 변의 적어도 일부를 덮는 제1 부분 절연막과, 상기 제2 변의 적어도 일부를 덮는 제2 부분 절연막을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 도전층은 제1 폭을 갖는 제1 부분 도전층과, 상기 제1 폭과 다른 제2 폭을 갖는 제2 부분 도전층을 포함하고,
    상기 제2 부분 도전층은 상기 소자 분리 영역과 오버랩되는 반도체 장치.
  6. 제 5항에 있어서,
    상기 액티브 영역은 안쪽 방향으로 들어간 그루브(groove)를 포함하고, 상기 제2 부분 도전층은 상기 그루브와 오버랩되는 반도체 장치.
  7. 제 5항에 있어서,
    상기 제1 부분 도전층 전체는 상기 액티브 영역과 오버랩되는 반도체 장치.
  8. 제 1항에 있어서,
    제1 동작 전압을 갖는 제1 모스 트랜지스터와,
    상기 제1 동작 전압보다 작은 제2 동작 전압을 갖는 제2 모스 트랜지스터를 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 동작 전압보다 작은 제3 동작 전압을 갖는 제3 모스 트랜지스터를 더 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 모스 트랜지스터의 제1 게이트 절연막의 두께는, 상기 제2 절연막의 제2 두께와 동일하고,
    상기 제2 모스 트랜지스터의 제2 게이트 절연막의 두께는, 상기 제1 절연막의 제1 두께와 동일한 반도체 장치.
  11. 제 8항에 있어서,
    상기 액티브 영역 내에 제1 웰이 형성되고,
    상기 제1 모스 트랜지스터는 제2 웰을 포함하고, 상기 제2 모스 트랜지스터는 제3 웰을 포함하고,
    상기 제1 웰과 상기 제3 웰은 동일한 도펀트로 도핑되는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 웰과 상기 제3 웰은 동일한 깊이로 형성되는 반도체 장치.
  13. 제 1항에 있어서,
    상기 도전층의 측면 프로파일의 일부와 상기 제2 절연막의 측면 프로파일의 일부가 서로 얼라인(align)되는 반도체 장치.
  14. 제 1항에 있어서,
    상기 도전층은 메탈 라인과 전기적으로 연결되고,
    상기 메탈 라인은 상기 기판 내에 형성된 보호 다이오드와 전기적으로 연결되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 메탈 라인은 제1 레벨의 메탈 라인인 반도체 장치.
  16. 제 1항에 있어서,
    상기 소자 분리 영역은 STI를 포함하는 반도체 장치.
  17. 제 1항에 있어서,
    상기 반도체 장치는 커패시터인 반도체 장치.
  18. 커패시터와, 제1 모스 트랜지스터와, 제2 모스 트랜지스터를 포함하되,
    상기 제1 모스 트랜지스터의 동작 전압은, 상기 제2 모스 트랜지스터의 동작 전압보다 크고,
    상기 커패시터는 제1 절연막과 제2 절연막을 커패시터 절연막으로 사용하고,
    상기 제1 절연막의 제1 두께는 상기 제2 모스 트랜지스터의 제2 게이트 절연막과 동일하고, 상기 제2 절연막의 제2 두께는 상기 제1 모스 트랜지스터의 제1 게이트 절연막과 동일한 반도체 장치.
  19. 제 18항에 있어서,
    상기 커패시터는 모스형 커패시터인 반도체 장치.
  20. 제 19항에 있어서,
    상기 커패시터는 소자 분리 영역에 의해서 정의된 액티브 영역 상에 형성되고,
    상기 제2 절연막은 상기 소자 분리 영역과 상기 액티브 영역의 경계의 적어도 일부 상에 형성되는 반도체 장치.
  21. 제 20항에 있어서,
    상기 커패시터는 상기 제1 절연막 및 상기 제2 절연막 상에 형성되고, 상기 소자 분리 영역과 오버랩되는 도전층을 더 포함하고,
    상기 오버랩되는 상기 도전층의 일부 영역 상에, 컨택이 형성되는 반도체 장치.
  22. 제 18항에 있어서,
    상기 제1 절연막은 열산화막을 포함하고, 상기 제2 절연막은 CVD산화막을 포함하는 반도체 장치.
  23. 제 18항에 있어서,
    상기 도전층의 측면 프로파일의 일부와 상기 제2 절연막의 측면 프로파일의 일부가 서로 얼라인되는 반도체 장치.
  24. 다수의 커패시터와, 플라즈마 공정에 의해서 생성된 전하를 방출하여 상기 다수의 커패시터를 보호하는 적어도 하나의 보호 다이오드를 포함하되,
    상기 커패시터는
    기판 내에 형성되고 액티브 영역을 정의하는 소자 분리 영역과,
    상기 액티브 영역 상에 형성된 도전층과,
    상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막과,
    상기 액티브 영역과 상기 도전층 사이에, 액티브 영역와 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제 1두께보다 두꺼운 제2 두께의 제2 절연막을 포함하는 반도체 장치.
  25. 제 24항에 있어서,
    상기 다수의 커패시터의 도전층과 상기 적어도 하나의 보호 다이오드는 메탈 라인을 통해서 전기적으로 연결되는 반도체 장치.
  26. 제 25항에 있어서,
    상기 메탈 라인은 제1 레벨의 메탈 라인인 반도체 장치.
  27. 제 24항에 있어서,
    상기 다수의 커패시터는 다수의 커패시터 그룹으로 분리되고, 상기 커패시터 그룹마다 적어도 하나의 보호 다이오드가 배치되는 반도체 장치.
  28. 제 24항에 있어서,
    상기 제1 절연막은 열산화막을 포함하고, 상기 제2 절연막은 CVD산화막을 포함하는 반도체 장치.
  29. 제 24항에 있어서,
    상기 다수의 커패시터와 상기 적어도 하나의 보호 다이오드는 동일한 기판에 형성되는 반도체 장치.
  30. 제 24항에 있어서,
    상기 다수의 커패시터는 서로 병렬로 연결된 반도체 장치.
  31. 서로 전기적으로 연결된 반도체 칩과 모듈(module)을 포함하고,
    상기 반도체 칩은 내부 전압을 전달하기 위한 적어도 하나의 내부 배선과, 상기 적어도 하나의 내부 배선와 전기적으로 연결되고 상기 전달되는 내부 전압을 안정화시키는 적어도 하나의 커패시터를 포함하고,
    상기 커패시터는
    기판 내에 형성되고, 액티브 영역을 정의하는 소자 분리 영역과,
    상기 액티브 영역 상에 형성된 도전층과,
    상기 액티브 영역과 상기 도전층 사이에 형성되고, 제1 두께의 제1 절연막과,
    상기 액티브 영역과 상기 도전층 사이에, 액티브 영역와 상기 소자 분리 영역의 경계의 적어도 일부 상에 형성되고, 상기 제 1두께보다 두꺼운 제2 두께의 제2 절연막을 포함하는 반도체 시스템.
  32. 제 31항에 있어서,
    상기 반도체 칩은 DDI(Display Drive IC)인 반도체 시스템.
  33. 제 31항에 있어서,
    상기 반도체 칩은 외부 전압을 제공받아, 적어도 하나의 내부 전압을 생성하는 전압 생성부를 포함하고, 상기 배선은 상기 전압 생성부에 연결되는 반도체 시스템.
  34. 제 31항에 있어서,
    상기 적어도 하나의 내부 배선과 연결된 적어도 하나의 외부 배선과,
    상기 적어도 하나의 외부 배선에 연결된 외장형 커패시터를 더 포함하는 반도체 시스템.
  35. 기판 내에 소자 분리 영역을 형성하여 액티브 영역을 정의하고,
    상기 소자 분리 영역과 상기 액티브 영역의 경계의 적어도 일부 상에, 제2 두께의 제2 절연막을 형성하고,
    상기 제2 절연막에 의해 노출된 상기 액티브 영역 상에, 제2 두께보다 얇은 제1 두께의 제1 절연막을 형성하고,
    상기 제1 절연막 및 상기 제2 절연막 상에 도전층을 형성하는 반도체 장치의 제조 방법.
  36. 제 35항에 있어서,
    상기 제2 절연막을 형성하는 것은, CVD 방식을 이용하는 반도체 장치의 제조 방법.
  37. 제 36항에 있어서,
    상기 제1 절연막을 형성하는 것은, 열산화 방식을 이용하는 반도체 장치의 제조 방법.
  38. 제 35항에 있어서,
    상기 제2 절연막의 제2 두께는, 제1 동작 전압을 갖는 제1 모스 트랜지스터의 제1 게이트 절연막의 두께와 동일하고,
    상기 제1 절연막의 제1 두께는, 상기 제1 동작 전압보다 작은 제2 동작 전압을 갖는 제2 모스 트랜지스터의 제2 게이트 절연막을 형성하는 것과 동시에 진행하는 반도체 장치의 제조 방법.
  39. 기판 내에 소자 분리 영역을 형성하고, 커패시터, 제1 모스 트랜지스터, 제2 모스 트랜지스터가 각각 형성될 제1 내지 제3 영역을 정의하고,
    상기 기판 상에 제2 두께의 제4 절연막을 형성하되, 상기 제4 절연막은 상기 제1 영역 내에서 소자 분리 영역과 액티브 영역의 경계의 적어도 일부를 덮고, 제2 영역 전체를 덮고, 제3 영역 전체를 노출하고,
    상기 기판 상에 제2 두께보다 얇은 제1 두께의 제3 절연막을 형성하되, 상기 제3 절연막은 상기 제1 영역 및 상기 제3 영역의 노출된 영역을 덮고,
    상기 제3 절연막 및 상기 제4 절연막 상에 전극용 도전층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  40. 제 39항에 있어서,
    상기 제4 절연막을 형성하는 것은, CVD 방식을 이용하는 반도체 장치의 제조 방법.
  41. 제 40항에 있어서,
    상기 제3 절연막을 형성하는 것은, 열산화 방식을 이용하는 반도체 장치의 제조 방법.
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