JP5085045B2

JP5085045B2 - 半導体装置

Info

Publication number: JP5085045B2
Application number: JP2006063518A
Authority: JP
Inventors: 浩文内田; 耕一木城
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2006-03-09
Filing date: 2006-03-09
Publication date: 2012-11-28
Anticipated expiration: 2026-03-09
Also published as: JP2007242899A

Description

本発明は、例えば、SOI（Silicon On Insulator)基板のSOI層等に形成される半導体装置に関し、特に、ライブラリセル等、同一の電源線（以下「VDD線」という。）と接地線（以下「GND線」という。）間に保護ダイオードを挿入することで、ゲートとSOI層に注入されるチャージダメージバランスを考慮する必要がなく大規模半導体集積回路（以下「LSI」という。）等を設計できるようにするための半導体装置のレイアウト（配置）構造に関するものである。

近年のシリコン（Si）製造プロセスでは、ウエハの大口径化により、均一なプラズマコンディションを得るためにパワーが上がっている。又、半導体素子（デバイス）の微細化と高速化に伴って、ゲート酸化膜は薄膜化し、配線は長くなっている。このため、装置の大口径化やデザインルールの微細化に伴って、製造プロセス中のダメージがデバイスに与える影響が、歩留まりに対して大きな問題になりつつある。

エッチングや化学的気相成長（CVD）装置のプラズマパワーの増大によって、製造プロセス中にウエハに注入されるチャージ量が増大する。これらのチャージが配線やゲートを介してトランジスタ（以下「Tr」という。）のゲート酸化膜に注入されると、ゲート酸化膜の劣化や特性の変動等の原因となる。このような製造プロセス中のチャージによるデバイスヘの影響を、PID(Plasma Induced Damage)という。ゲート酸化膜が薄くなると、PIDによる電界が大きくなり、チャージがゲート酸化膜に注入されやすくなる。又、ゲートに繋がる配線が長くなると、アンテナ効果によりチャージが集まってPIDを加速することが知られている。このようなPIDやアンテナ効果については、例えば、次のような文献に記載されている。

特開２０００−１５０６０６号公報特開２００４−１５２９２９号公報

図５は、アンテナ効果によるチャージの集中を説明するための従来の半導体装置の断面を示す模式図である。

この半導体装置では、例えば、Siウェハ１０にMOS型Tr２０が形成されている。Tr２０は、Siウェハ１０内に形成された図示しないP型拡散層及びN型拡散層と、この上に形成されたゲート酸化膜２１と、この上に形成されたゲート２２とにより構成され、そのゲート２２がコンタクト２３を介して、ポリシリコンやメタル（金属）の配線２４に接続されている。アンテナ効果とは、製造プロセス中にSiウエハ１０に注入されるチャージ２５が配線２４で集められることである。

このため、近年の微細化が進んだデバイスでは、PID対策としてゲート２２に繋がる配線２４の長さを制限する（アンテナ基準の設定）、基準以上の配線長となる場合は、PID回避用の保護素子を接続する等して対応していることが多い。図５のSiウェハ１０のようなBulkウエハを用いた場合は、Si基板上に落ちるコンタクト部分にダイオードを形成して、保護ダイオードとして用いることが一般的である。

図６は、Bulkウェハでの基板ダイオードによるPID対策を説明するための従来の半導体装置の断面を示す模式図である。

この図６を用いて、基板ダイオード方式による効果について説明する。Siウェハ１０が例えばP-基板１１の場合は、素子形成のためにそのP-基板１１内にN+ウエル１２，３１を形成し、このN+ウェル１２にTr２０を形成する。この際、N+ウェル１２に対してフィールド酸化膜１３により分離されたN+ウェル３１には、このN+ウェル３１及びP-基板１１により構成されるN+/P-接合の保護用の基板ダイオード３０が形成される。

ゲート２２に繋がる配線２４が規定以上の長さになった場合は、この配線２４に対し、コンタクト３２を介して保護用の基板ダイオード３０を逆バイアスになるように接続する。この保護用の基板ダイオード３０の逆方向耐圧を、ゲート酸化膜２１の耐圧よりも小さくすることで、P-基板１１側にチャージを逃がしてゲート酸化膜２１へのチャージダメージを抑制することができる。回路動作の都合でP+/N接合を作る場合には、Siウェハ１０に一旦Nウェルを形成した後、この内側にP+領域を形成することで、P+/N接合の保護用の基板ダイオードを形成することができる。

一方、SOIウェハを用いて半導体装置を形成する場合を考えてみる。SOIウェハ（即ち、SOI基板）は、Si支持基板と、この上に形成された厚い埋め込み酸化膜（以下「BOX膜」という。）と、この上に形成された半導体薄膜からなるSOI層とにより構成され、そのSOI層にTr等のデバイスが形成される。SOIウェハを用いた場合は、Si支持基板が厚いBOX膜の下にあるため、通常のコンタクト形成プロセスではSi支持基板との間に保護ダイオードを形成することができない。通常の製造プロセスで保護ダイオードを形成するためには、SOI層を用いてN+/P-接合又はP+/N-接合のダイオードを形成する方法等が提案されている。

しかしながら、従来の半導体装置では、次のような課題があった。
PIDによってゲート酸化膜２１にチャージが一定以上溜まると、ゲート酸化膜２１に掛かる電界が増加し、ゲート酸化膜２１の劣化や、Tr２０等のデバイスの特性が変動する。このため、チャージダメージが一定以下になるように、配線長を制限するアンテナ基準を設定し、それ以上の配線長になる場合は、保護ダイオード（３０）を挿入する「アンテナルール」を適用する方法が採られている。

図５、図６のようなバルク構造のTr（以下「Bulk-Tr」という。）２０では、拡散層に注入されたチャージはSiウエハ１０を介して、ウエハ全体に広がる。lつのTr２０で見た場合、ゲート２２から注入されるチャージ２５に比べて、P型拡散層及びN型拡散層間のチャネルに残るチャージは非常に少ない。このため、Bulkのアンテナルールでは、保護対象となるTr２０のゲート２２に接続されるゲートやメタル配線（２４）を介したチャージ２５の効果だけを考慮すれはよい。

一方、SOI層に形成されるTr（以下「SOI-Tr」という。）はBulk-Trと違って、他のTrとはフールド酸化膜で完全に分離されている。そのため、SOI-Trの拡散層に接続されるソース電極やドレイン電極に注入されたチャージは、SOI基板を介して他のTrと分担（シェア）することができない。PIDによってゲートに注入されるチャージと、拡散層に注入されるチャージのバランスが崩れると、ゲート酸化膜に掛かるストレスが大きくなり、Tr特性の変動やゲート酸化膜の劣化を引き起こす。従って、SOI-Trでは、ゲー卜から注入されるチャージと拡散層から注入されるチャージのバランスも考慮してアンテナルルールを設定しなければならないので、アンテナルールの設定が困難であるという課題があった。

本発明の半導体装置は、支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体薄膜と、前記半導体薄膜上に形成されたＶＤＤ線と、前記半導体薄膜上において前記ＶＤＤ線に対向する位置に形成されたＧＮＤ線と、前記ＶＤＤ線と前記ＧＮＤ線との間に配置されて前記半導体薄膜に形成され、前記ＶＤＤ線と前記ＧＮＤ線とにそれぞれ接続された複数の半導体素子と、前記ＶＤＤ線と前記ＧＮＤ線との間であって前記複数の半導体素子の近傍に配置されて前記半導体薄膜に形成され、前記ＧＮＤ線から前記ＶＤＤ線へ順方向に接続された保護ダイオード（例えば、ラテラル型のダイオード）と、前記保護ダイオードに直列に接続された抵抗素子とを備えている。
前記保護ダイオードは、前記半導体薄膜に形成されて前記接地線に接続された導電性のＰ型拡散層と、前記半導体薄膜に形成されて前記電源線に接続された導電性のＮ型拡散層とを有し、前記複数の半導体素子及び前記保護ダイオードは、全て、多層配線構造における１層目のメタル層で結線されている。

本発明によれば、ＶＤＤ線とＧＮＤ線とにそれぞれ接続された複数の半導体素子の近傍のＶＤＤ線及びＧＮＤ線間に保護ダイオード（例えば、ラテラル型の保護ダイオード）を挿入するようにしたので、複数の半導体素子は、保護ダイオードを介してＶＤＤ線及びＧＮＤ線で接続されることになり、ＰＩＤによる拡散層へのチャージは、効率良く全ての半導体素子でシェアされ、一箇所に集中することはない。
そのため、ＳＯＩウェハを使用してＬＳＩ等を設計する際に、同一のＶＤＤ線とＧＮＤ線間に接続される半導体素子の拡散層とゲートから注入されるチャージのバランス（即ち、ＰＩＤのバランス）を考慮することなく、ＬＳＩ等の回路を設計することができ、回路設計の容易化と、これによる製造プロセスの簡易化が可能になる。

本発明によれば、保護ダイオードに対して抵抗を直列に接続しているので、静電放電（以下「ＥＳＤ」という。）に対して保護ダイオードの応答を遅らせ、ダイオード破壊を防止できる。

本発明によれば、同一のＶＤＤ線とＧＮＤ線に繋がる複数の半導体素子を、全て１層目のメタル層で結線しているので、この上に形成される２層目以降のメタル層に対するチャージバランスについても考慮する必要がなく、多層配線構造における回路設計の容易化と、これによる製造プロセスの簡易化が可能になる。

更に、同一のVDD線とGND線に繋がる複数の半導体素子は、全て１層目のメタル層で結線しているので、この上に形成される２層目以降のメタル層に対するチャージバランスについても考慮する必要がなく、多層配線構造における回路設計の容易化と、これによる製造プロセスの簡易化が可能になる。

半導体装置は、SOI基板に形成され、このSOI層においてVDD線とGND線間にラテラル型の保護ダイオードを挿入することで、同一のVDD線とGND線間に接続されるTrの拡散層とゲートに対するPIDのバランスを考慮することなく、LSI等の設計ができるようにしている。

（図１の構成）
図１（ａ）〜（ｃ）は、本発明の実施例１を示す半導体装置の概略の構成図であり、同図（ａ）は保護用ダイオードのレイアウト例を示す平面図、同図（ｂ）はPIDに対する保護対象となる保護回路の１例であるインバータのレイアウト例を示す平面図、及び同図（ｃ）は同図（ｂ）中のY1-Y2線断面図である。

本実施例１の半導体装置は、SOI基板であるSOIウェハ４０に形成されており、PN接合のラテラル型保護ダイオード５０と、この保護ダイオード５０によりPIDから保護されるインバータ６０等の対象回路とにより構成されている。

SOIウェハ４０は、Si支持基板４１と、この上に形成された絶縁膜（例えば、厚いBOX膜）４２と、このBOX膜４２の上に形成された半導体薄膜（例えば、SOI層）４３とにより構成されている。

PN接合のラテラル型保護ダイオード５０は、SOI層４３を覆う層間絶縁膜４４上にほぼ並行して配設されたVDD線（例えば、１層目のメタル配線からなる帯状のVDD幹線）５５とGND線（例えば、１層目のメタル配線からなる帯状のGND幹線）５６との間において、SOI層４３に形成されており、P型素子形成領域であるPアクティブ領域に形成されたP型拡散層５１と、これに隣接したN型素子形成領域であるNアクティブ領域に形成されたN型拡散層５２とにより構成されている。P型拡散層５１は、ビアからなるコンタクト５３−１を介してGND幹線５６に接続され、N型拡散層５２も、コンタクト５３−２を介してVDD幹線５５に接続されている。

被保護回路であるインバータ６０は、VDD幹線５５とGND幹線５６との間において、SOI層４３に形成されており、Pチャネル型MOSトランジスタ（以下「PMOS」という。）６１と、Nチャネル型MOSトランジスタ（以下「NMOS」という。）６２とを有し、これらのPMOS６１及びNMOS６２が、VDD幹線５５とGND幹線５６との間に直列に接続されている。

PMOS６１は、SOI層４３のPアクティブ領域に形成されており、このPアクティブ領域に形成されたP型拡散層からなるソース領域６１aと、これに対向するP型拡散層からなるドレイン領域６１bと、そのソース領域６１a及びドレイン領域６１b間上に形成されたポリシリコンからなる帯状のゲート領域６１cとにより構成されている。ソース領域６１aは、コンタクト６３−１を介してVDD幹線５５に接続され、ドレン領域６１bは、コンタクト６３−２を介して、SOI層４３を覆う層間絶縁膜４４上に形成された１層目のメタル配線６４に接続され、更に、ゲート領域６１cは、コンタクト６３−３を介して、SOI層４３を覆う層間絶縁膜４４上に形成されたゲート電極６５に接続されている。

NMOS６２は、SOI層４３のNアクティブ領域に形成されており、このNアクティブ領域に形成されたN型拡散層からなるソース領域６２aと、これに対向するN型拡散層からなるドレイン領域６２bと、そのソース領域６２a及びドレイン領域６２b間上に形成されたゲート領域６１cとにより構成されている。ソース領域６２aは、コンタクト６３−４を介してGND幹線５６に接続され、ドレン領域６２bは、コンタクト６３−５を介して、メタル配線６４に接続されている。

（図１の製造方法例）
SOIウェハ４０を用意しておき、このSOI層４３のPアクティブ領域にP型イオンを注入して、保護ダイオード５０のP型拡散層５１、及びPMOS６１のP型拡散層からなるソース領域６１a及びドレイン領域６１bを形成すると共に、SOI層４３のNアクティブ領域にN型イオンを注入して、保護ダイオード５０のN型拡散層５２、及びNMOS６２のN型拡散層からなるソース領域６２ａ及びドレイン領域６２bを形成する。

ホトリソグラフィ技術を用い、PMOS６１のソース領域６１a及びドレイン領域６１b間の上と、NMOS６２のソース領域６２a及びドレイン領域６２b間の上とに、ポリシリコンからなるゲート領域６１cを形成する。P型拡散層５１、N型拡散層５２、ソース領域６１a,６２a、ドレイン領域６１b,６２b、及びゲート領域６１cを層間絶縁膜４４で覆い、この所定箇所にコンタクト用の開口部を形成し、この開口部にメタルを埋め込んでコンタクト５３−１，５３−２，６３−１〜６３−５を形成すると共に、SOI層４３を覆う層間絶縁膜４４上に１層目のメタル層を被着して、VDD幹線５５、GND幹線５６、及びメタル配線６４を形成等すれば、図１の製造が終了する。

（図２の構成）
図２は、図１に示す半導体装置の回路図である。

この半導体装置では、PIDに対して保護ダイオード５０により保護される対象回路１００として、図１のインバータ６０の他に、２入力の否定論理積ゲート（以下「NANDゲート」という。）７０が追加されている。対象回路１００は、インバータ６０及び２入力のNANDゲート７０に限定されず、任意の回路素子により構成できる。

２入力のNANDゲート７０は、保護ダイオード５０及びインバータ６０と共に、VDD幹線５５とGND幹線５６との間に接続されている。インバータ６０は、ゲート電極６５が入力端子in0に接続され、メタル配線６４が出力端子out0に接続され、その入力端子in0に入力された信号を反転して出力端子out0から出力するデバイスである。

２入力のNANDゲート７０は、VDD幹線５５とGND幹線５６との間に直列に接続されたPMOS７１、出力端子out1、及びNMOS７２，７３と、VDD幹線５５と出力端子out1との間に接続されたPMOS７４とにより構成されている。このNANDゲート７０は、PMOS７１及びNMOS７２のゲート電極に入力端子in1が接続され、NMOS７３及びPMOS７４のゲート電極に入力端子in2が接続され、PMOS７１，７４及びNMOS７２のドレイン電極に出力端子out1が接続されており、入力端子in1,in2から入力された２入力の信号の否定論理積を求めて出力端子out1から出力するデバイスである。

（図１、図２の動作）
インバータ６０と2入力のNANDゲート７０で構成される対象回路１００において、この対象回路１００中の共通のVDD幹線５５とGND幹線５６との間に、ラテラル型の保護タイオード５０が配置される。そのため、製造プロセス中にSOIウェハ４０にチャージが注入されると、VDD幹線５５とGND幹線５６との間に接続されるTrの全てのSOI層４３によって、拡散層５１，５２、ソース領域６１a,６２a、及びドレイン領域６１b,６２bに接続されるVDD幹線５５、GND幹線５６、メタル配線６４から注入されるチャージをシェアすることができる。そのため、ゲート領域６１cに注入されるチャージだけを考慮してLSI等の設計をすればよい。

（実施例１の効果）
本実施例１によれば、対象回路１００中で共通のVDD幹線５５及びGND幹線５６間にラテラル型の保護ダイオード５０を挿入するようにしたので、同一のVDD幹線５５及びGND幹線５６間に接続されるTrの拡散層５１，５２，・・・とゲート領域６１cから注入されるチャージのバランス（即ち、PIDのバランス）を考慮することなく、回路を設計することができ、回路設計の容易化と、これによる製造プロセスの簡易化が可能になる。

（実施例２の構成）
図３は、本発明の実施例２を示す半導体装置の回路図であり、実施例１を示す図２中の要素と共通の要素には共通の符号が付されている。

一般的なMOS回路構成では、MOS型Trのゲート酸化膜の耐圧が低く、インタフェース端子等から侵入するESDによりゲート酸化膜が破壊しやすいので、これを防止するため、図３に示すように、VDD幹線５５とGND幹線５６の間にESD保護回路８０が挿入される。ESD保護回路８０は、侵入するESDを吸収して回路の誤動作の防止及びデバイスの保護を行うためのデバイスであり、ESD保護用ダイオード等で構成されている。

このようなESD保護回路８０が挿入されるMOS回路に、実施例１のような保護ダイオード５０を設けると、MOS回路のESD耐性が低下する虞があるので、本実施例２の半導体装置では、保護ダイオード５０に対して直列に抵抗５４を挿入している。その他の構成は、実施例１と同様である。

（実施例２の作用効果）
VDD幹線５５とGND幹線５６との間にESD保護回路８０を挿入した場合、保護ダイオード５０の応答が速すぎると、ESD保護回路８０が働く前にESD起因のサージ電流が保護ダイオード５０に集中し、保護ダイオード５０自身が破壊され、結果的にESD耐性が悪くなる虞がある。そこで、本実施例２では、保護ダイオード５０に対して抵抗５４を直列に接続しているので、保護ダイオード５０の応答を送らせることができる。このため、保護ダイオード５０の破壊が起こりにくく、MOS回路のESD耐性を改善することができる。

（実施例３の構成）
図４は、本発明の実施例３を示す半導体装置のレイアウト例の平面図である。この図４では、図１（b)のインバータ６０が多数敷き詰められたレイアウトの端に、図１（a）の保護ダイオード５０が配置された例が示されている。

本実施例３の半導体装置では、１層目のメタル配線からなるVDD幹線５５とGND幹線５６との間に、多数のインバータ６０が並列に接続され、このレイアウトの端のVDD幹線５５とGND幹線５６との間に、保護ダイオード５０が接続されている。

（実施例３の作用効果）
本実施例３では、レイアウトの全てのインバータ６０等のTrは、保護ダイオード５０を介して、１層目のメタル配線からなるVDD幹線５５及びGND幹線５６で接続されていることになる。そのため、PIDによるTrの拡散層へのチャージは、効率良くレイアウト全面でシェアされ、一箇所に集中することはない。しかも、全てのインバータ５０等のTr及び保護ダイオード５０は、１層目のメタル配線からなるVDD幹線５５及びGND幹線５６を介して繋がっているため、２層目のメタル配線以降のチャージバランスについても考慮する必要がなく、多層配線構造における回路設計の容易化と、これによる製造プロセスの簡易化が可能になる。

なお、多数のインバータ６０は、他のデバイスに置き換えても、同様の作用効果が得られる。又、レイアウトの端に配置された保護ダイオード５０は、レイアウトの空き領域に配置しても良く、これにより、半導体装置の形成面積の増大を抑制できる。

（変形例）
本発明は、図示の実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）、（２）のようなものがある。

（１）実施例では、SOIウエハ４０上にLSI等のパターンを形成する際に、アンテナ効果によるPIDの影響について、ゲート領域６１cとSOI層４３に注入されるチャージバランスを考慮することなく設計するために、実施例１では、保護ダイオード５０の挿入の構成について、実施例２では、ダイオードESD耐性向上の構成について、実施例３では、レイアウト中のダイオード配置の構成についてそれぞれ説明したが、本発明はそれらに限定されない。例えば、SOSウエハ等においてコンタクト部分にダイオードを形成できない場合、ラテラル型保護ダイオード５０を使用する必要があり、SOIウエハ４０にかかわらず本発明を適用することで、簡便にアンテナ効果によるダメージを回避することができる。

（２）保護ダイオード５０及び対象回路１００は、図示以外の構成やレイアウト等に変更しても良い。

本発明の実施例１を示す半導体装置の概略の構成図である。図１に示す半導体装置の回路図である。本発明の実施例２を示す半導体装置の回路図である。本発明の実施例３を示す半導体装置のレイアウト例の平面図である。従来の半導体装置の断面を示す模式図である。従来の半導体装置の断面を示す模式図である。

符号の説明

４０ SOIウェハ
５０保護ダイオード
５５ VDD幹線
５６ GND幹線
６０インバータ
６１ PMOS
６２ NMOS
１００対象回路

Claims

支持基板と、
前記支持基板上の絶縁膜と、
前記絶縁膜上の半導体薄膜と、
前記半導体薄膜上に形成された電源線と、
前記半導体薄膜上において前記電源線に対向する位置に形成された接地線と、
前記電源線と前記接地線との間に配置されて前記半導体薄膜に形成され、前記電源線と前記接地線とにそれぞれ接続された複数の半導体素子と、
前記電源線と前記接地線との間であって前記複数の半導体素子の近傍に配置されて前記半導体薄膜に形成され、前記接地線から前記電源線へ順方向に接続された保護ダイオードと、
前記保護ダイオードに直列に接続された抵抗素子とを備え、
前記保護ダイオードは、
前記半導体薄膜に形成されて前記接地線に接続された導電性のＰ型拡散層と、
前記半導体薄膜に形成されて前記電源線に接続された導電性のＮ型拡散層とを有し、
前記複数の半導体素子及び前記保護ダイオードは、全て、多層配線構造における１層目のメタル層で結線されていることを特徴とする半導体装置。
前記保護ダイオードは、ラテラル型ダイオードであることを特徴とする請求項１記載の半導体装置。