JP4205732B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、アンテナ効果によるゲート絶縁膜の破壊を防止する半導体集積回路装置及びその製造方法に関する。
近年、半導体装置の微細化に伴い、ゲート絶縁膜も薄膜化している。そのため、アンテナ効果によるゲート絶縁膜の破壊が問題となっている。ここで、「アンテナ効果」とは、ゲート電極に電気的に接続された配線層の形成工程、特にプラズマエッチング工程、において、配線層からの放電経路がないために、配線層に電荷が蓄積することをいう。アンテナ効果により、配線層に蓄積した電荷が所定値を超えると、配線層に接続されたゲート絶縁膜に高電界のストレスがかかり、ゲート絶縁膜が破壊されることになる。
アンテナ効果によるゲート絶縁膜の破壊を説明するための概略平面図及び概略断面図を図13及び図14に示す。図13は、ゲート電極及びゲート電極に電気的に接続した配線層の概略平面図であり、図14は、図13に示した要素の側面図である。図13及び図14において、トランジスタのゲート電極31に、第1配線層34がコンタクト38を介して接続されている。第1配線層34は、ビア39を介して上位の第2配線層35に接続されている。第2配線層35は、図13において横方向に延びた広面積の配線層である。プラズマエッチング加工時等において、この広面積の第2配線層35に電荷が蓄積する。第2配線層35は、半導体基板41等には電気的に接続されていないため、蓄積した電荷の放電経路は存在しない。そのため、第2配線層35からゲート絶縁膜37に高電界のストレスがかかり、ゲート絶縁膜37が破壊されることになる。ゲート絶縁膜37の破壊は、図13に示す第2配線層35のように、配線層の表面積が大きいほど生じる可能性が高くなる。
そこで、アンテナ効果によるゲート絶縁膜の破壊を防止するために、アンテナ比(=配線層の表面積/ゲートのチャネル面積)を一定の値以下にして、配線層に蓄積される電荷量を低減すると共に、ゲート絶縁膜の単位面積当たりにかかるストレスを軽減する対策がとられている。例えば、特許文献1に記載の半導体集積回路のレイアウト方法によれば、アンテナ効果回避対策が必要な場合に、回路ブロックをリング状に囲む配線障壁領域を最上位層に設け、配線障壁領域を介して回路ブロック間を接続することにより、回路ブロック内部のアンテナ比を小さくしている。また、特許文献2に記載の半導体集積回路の製造方法によれば、アンテナ効果が発生する可能性のあるレイアウトに対し、最上位配線層を経由した配線を持つスタンダードセルを挿入して、ゲート絶縁膜の破壊を防止している。
アンテナ効果によるゲート絶縁膜の破壊を防止する他の対策としては、ゲート電極に接続された配線層に保護素子を接続して、配線層に蓄積した電荷の放電経路を確保する方法がある。例えば、特許文献3に記載の半導体集積回路のレイアウト方法によれば、アンテナ効果の防止対策が必要な配線に、保護素子としてダイオード素子を接続している。
特開2002−289695号公報 特開平11−186394号公報 特開2001−237322号公報
特許文献1及び特許文献2のように、最上位配線を利用してアンテナ効果を回避する方法では、最上位配線層付近が混雑している場合、対策が必要な配線を所望の経路で最上位配線層に接続することができない。そこで、対策が必要な配線と最上位配線層とを接続するためには、既設の素子を迂回しながら配線及びビアを形成しなければならない。この場合、その迂回配線の配線容量が生じ、回路特性に影響を及ぼしてしまう可能性がある。また、最上位配線層を経由しなければならないとすると、レイアウト構成の自由度に制約がかかる。
また、特許文献2及び特許文献3のように、セルや保護素子を挿入する方法では、配線後ないし配線設計後にセルや保護素子を挿入しなければならない箇所が判明するため、レイアウト面積不足により、セルや保護素子を挿入できない場合が考えられる。また、アンテナ効果対策が必要な配線層から半導体基板への放電経路を形成するためには、レイアウト時に放電用の領域を予め基板に確保しなければならない。しかしながら、アンテナ効果回避対策をしなければならない箇所は、配線後に判明するため、放電用領域の位置決定が困難である。放電用領域までの配線を迂回経路で形成しなければならないとすると、上記と同様に回路特性に影響を及ぼす可能性がある。
本発明は、アンテナ効果回避対策を施した半導体集積回路装置及びアンテナ効果回避対策を容易に施すことができる半導体集積回路装置の製造方法を提供する。
本発明の第1視点によれば、第1導電型半導体領域と、第1導電型半導体領域に形成されたゲート電極及びゲート絶縁膜と、ゲート電極に電気的に接続された少なくとも1つの配線層と、第1導電型半導体領域に形成された第1の拡散領域と、を含む基本回路セルを複数備えた半導体集積回路装置であって、複数の基本回路セルのうち、配線層に対するアンテナ効果対策が不要な基本回路セルにおいては、第1の拡散領域はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能し、複数の基本回路セルのうち、配線層に対するアンテナ効果対策が必要な基本回路セルにおいては、第1の拡散領域のうち一部は配線層に帯電した電荷の放電経路として機能し、第1の拡散領域のうち残部はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能する半導体集積回路装置を提供する。
上記第1視点の好ましい形態によれば、第1の拡散領域の一部は、第2導電型であり、第1導電型半導体領域とpn接合を形成する。さらに好ましい形態によれば、第1導電型はp型であり、第2導電型はn型である。
上記第1視点の好ましい形態によれば、半導体集積回路装置は第2導電型の第2の拡散領域をさらに備え、第1の拡散領域の一部は、第1導電型であり、第2の拡散領域に取り囲まれて、第2の拡散領域とpn接合を形成する。さらに好ましい形態によれば、第1導電型はn型であり、第2導電型はp型である。
上記第1視点の好ましい形態によれば、第1の拡散領域は、基本回路セルの周縁部に形成されている。
上記第1視点の好ましい形態によれば、第1の拡散領域の一部は、隣接する2つの基本回路セルに共有される。
上記第1視点の好ましい形態によれば、第1導電型半導体領域と第2導電型半導体領域とを備える相補型金属酸化膜半導体電界効果トランジスタ(CMOSFET)を備える半導体集積回路装置であって、第1の拡散領域の一部は、第2導電型半導体領域とボディコンタクト接続領域ないしウェルコンタクト接続領域との間に配置される。
本発明の第視点によれば、第1導電型半導体領域、第1導電型半導体領域に形成した第1導電型拡散領域、第1半導体領域に形成したゲート絶縁膜、ゲート絶縁膜上のゲート電極、及びゲート電極に電気的に接続された配線層を形成する形成工程と、形成工程後、配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、第1導電型拡散領域を第2導電型拡散領域に置き換えて、第2導電型拡散領域と第1半導体領域とでpn接合を形成すると共に、第2導電型拡散領域と配線層とを電気的に接続する対策工程と、を含む半導体集積回路装置の製造方法を提供する。
本発明の第視点によれば、第1導電型半導体領域、第1導電型半導体領域に形成した第1導電型拡散領域、第1半導体領域に形成したゲート絶縁膜、ゲート絶縁膜上のゲート電極、及びゲート電極に電気的に接続された配線層を形成する形成工程と、形成工程後、配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、第1導電型拡散領域を取り囲む第1導電型半導体領域を第2導電型拡散領域に置き換えて、第1導電型拡散領域と第2導電型拡散領域とでpn接合を形成すると共に、第1導電型拡散領域と配線層とを電気的に接続する対策工程と、を含む半導体集積回路装置の製造方法を提供する。
本発明によれば、アンテナ効果回避対策が必要な配線層からの放電経路を、大きなスペースを要することなく、またレイアウトの大きな修正を要することなく確保することができる。特に、アンテナ効果対策が必要な場合に、ボディコンタクト接続領域ないしウェルコンタクト接続領域の一部を放電経路として利用するため、放電経路を容易に形成することができる。また、既設の素子を迂回するための配線が必要ないもしくは短くてすむため、回路特性に影響を及ぼす可能性を低減することができる。
本発明の半導体集積回路装置及びその製造方法について、p型半導体基板及びp型半導体基板に形成したnウェルを備える相補型金属酸化膜半導体電界効果トランジスタ(CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor))を例にして以下に説明する。
まず、図1及び図2を用いて、本発明の半導体集積回路装置のレイアウトについて説明する。図1は、半導体集積回路装置におけるレイアウトを示す概略平面図であり、図2は、図1のA−A線概略断面図である。なお、本発明における概略平面図においては、拡散領域等の範囲を明確にするために、シリコン酸化膜の図示を省略している。半導体集積回路装置1は、半導体領域としてのp型半導体基板2と、p型半導体基板2に形成された半導体領域としてのnウェル3を備える。p型半導体基板2及びnウェル3には、基本回路セル(詳細不図示)の周縁部に沿って、拡散領域としてのボディコンタクト接続領域(サブストレートコンタクト接続領域)4及びウェルコンタクト接続領域6が形成されている。ボディコンタクト接続領域4及びウェルコンタクト接続領域6は、それぞれコの字状となっている。図1に示す形態においては、ボディコンタクト接続領域4とnウェル3との間には、拡散領域5が、ボディコンタクト接続領域4と予め分離(独立)して配置されている。また、ウェルコンタクト接続領域6とp型半導体基板2との間には、拡散領域7がウェルコンタクト接続領域6と予め分離(独立)して形成されている。本発明においては、この拡散領域5ないし7が、アンテナ効果回避対策が不必要な場合には、ボディコンタクト接続領域ないしウェルコンタクト接続領域として使用され、アンテナ効果回避対策が必要な場合には、放電経路として使用される。以下に、各実施形態について説明する。
本発明の第1実施形態に係る半導体集積回路装置について説明する。第1実施形態に係る半導体集積回路装置は、図1及び図2に示す半導体集積回路装置1のレイアウトにおいて、アンテナ効果回避対策を施していない形態、すなわち拡散領域5ないし7をボディコンタクト接続領域ないしウェルコンタクト接続領域として使用する形態である。図3は、第1実施形態に係る半導体集積回路装置の概略平面図であり、図4は、図3のB−B線概略断面図である。
半導体集積回路装置1において、p型半導体基板2に、ゲート電極11、ソース12、ドレイン13及びゲート絶縁膜(図3には不図示)を備えるMOS電界効果型トランジスタ(FET(Field Effect Transistor))が形成されている。ゲート電極11には、コンタクト(不図示)を介して第3配線層14が接続されている。拡散領域5は、ボディコンタクト接続領域4と同じ導電型であるp型拡散領域4aにする。ボディコンタクト接続領域4及び第1導電型拡散領域4aは、第1コンタクト15及び第1配線層9を介して電気的に接続され、第1導電型拡散領域4aは、ボディコンタクト接続領域として機能することが可能となる。同様に、第2導電型拡散領域7は、ウェルコンタクト接続領域6と同じ導電型であるn型拡散領域6aにする。ウェルコンタクト接続領域6及び第2導電型拡散領域6aは、第2コンタクト16及び第2配線層10を介して電気的に接続され、第2導電型拡散領域6aは、ウェルコンタクト接続領域として機能することが可能となる。
第1実施形態においては、MOSFETがp型半導体基板2にある場合について説明したが、MOSFETがnウェル3にある場合でも上記と同様である。
本発明の第2実施形態に係る半導体集積回路装置及びその製造方法について説明する。第1実施形態に係る半導体集積回路装置は、アンテナ効果回避対策が不要な形態(またはアンテナ効果回避対策を施す前の形態)であったが、第2実施形態に係る半導体集積回路装置は、アンテナ効果回避対策を施した形態、すなわち拡散領域5を放電経路として使用する形態である。図5は、第2実施形態に係る半導体集積回路の概略平面図であり、図6は、図5のC−C線概略断面図であり、そして図7は、図5のD−D線概略断面図である。
図3及び図4に示すような半導体集積回路装置を製造した後(各素子の形成及び各配線層の接続後)、例えば第3配線層14等についてアンテナ効果が発生する可能性を検討する。アンテナ効果回避対策を施す必要があると判断されれば、第3配線層14等に対しアンテナ回避対策を施す。アンテナ効果回避対策の必要性の有無の判断は、所望の基準をもって行うことができる。
このとき、ゲート電極11に接続されている配線層、例えば第3配線層14(ないし第4配線層17)、に対してアンテナ効果回避対策が必要になったこととする。その場合、第1導電型拡散領域4a(図1及び図2に示す拡散領域5部分)に接続されていた第1配線層9及び第1コンタクト15を取り除く。次に、拡散領域5部分を、p型拡散領域4aからn型拡散領域18(例えばイオン注入層)へ置き換える。これにより、n型拡散領域18とp型半導体領域2からなるpn接合が形成される。そして、第3配線層14の上方に形成した第4配線層17とn型拡散領域18とをコンタクト22を介して接続する。さらに、第4配線層17と第3配線層14とをビア21を介して接続する。これにより、アンテナ効果回避対策が必要な第3配線層14とn型拡散領域18とが電気的に接続される。
このような形態によれば、ゲート電極11に接続されている配線層、例えば第3配線層14ないし第4配線層17、に蓄積された電荷が、n型拡散領域18とp型半導体領域2からなるpn接合の耐圧を超えた場合、その電荷は、第1導電型半導体領域2へ放電される。この耐圧は、pn接合が順バイアスとなっているため、ゲート絶縁膜19を破壊する電圧に比べれば十分に小さい。したがって、拡散領域5部分を放電経路として機能させることができる。
したがって、第2実施形態に係る半導体集積回路装置及びその製造方法によれば、アンテナ効果回避対策が必要な場合に、ボディコンタクト接続領域の一部分を放電経路とすることにより、放電経路用の領域を新たに確保する必要なく、かつ迂回配線を形成することなく、アンテナ効果の発生を防止することができる。
次に、本発明の第3実施形態に係る半導体集積回路装置及びその製造方法について説明する。第2実施形態は、p型半導体基板2に形成されたMOSFETに接続された配線層にアンテナ効果回避対策が必要な形態であったが、第3実施形態は、nウェル3に形成されたMOSFETに接続された配線層にアンテナ効果回避対策が必要な形態である。図8は、第3実施形態に係る半導体集積回路の概略平面図であり、図9は、図8のE−E線概略断面図であり、そして図10は、図8のF−F線概略断面図である。
まず、MOSFETがnウェル3に形成され、図3及び図4に示すように拡散領域7をウェルコンタクト接続領域の一部(n型拡散領域6a)として使用する半導体集積回路装置を製造する。このとき、アンテナ効果回避対策が必要であることと判断された場合、n型拡散領域6aに接続されていた第2配線層10及び第2コンタクト16を取り除く。次に、n型拡散領域6aを覆っている(取り囲んでいる)nウェル3部分を削り取り、p型拡散領域23(例えばイオン注入層)に置き換える。次に、第2実施形態と同様にして、n型拡散領域6aと第4配線層17とをコンタクト22を介して接続し、さらに第3配線層14と第4配線層17とをビア21を介して接続する。これにより、n型拡散領域6aとp型拡散領域23によりpn接合が形成され、n型拡散領域6aを配線層に蓄積した電荷の放電経路として使用することができる。
これより、第2実施形態及び第3実施形態によれば、p型半導体領域であってもn型半導体領域であっても、ボディコンタクト接続領域ないしウェルコンタクト接続領域の一部をアンテナ効果回避用の放電経路とすることができる。
第2及び第3実施形態においては、図1に示すように拡散領域5、7がボディコンタクト接続領域4ないしウェルコンタクト接続領域6から予め分離して配置された半導体集積回路を使用したが、拡散領域5、7がボディコンタクト接続領域4ないしウェルコンタクト接続領域6と一体的(ないし一続き)に形成されているものから、放電経路となる拡散領域18、23を形成することもできる。
次に、本発明の第4実施形態に係る半導体集積回路装置及びその製造方法について説明する。第2及び第3実施形態は、基本構成として、単一の基本回路セルに着目した形態であるが、第4実施形態は、複数の基本回路セルが並列配置された形態である。図11は、第4実施形態に係る半導体集積回路の概略平面図である。
図11に示す半導体集積回路装置は、同一形状の基本回路セルが上下に並んで配置されており、基本回路セルの周縁部には、格子状にボディコンタクト接続領域4及びウェルコンタクト接続領域6が形成されている。上下の基本回路セルの中間にあるボディコンタクト接続領域4c及びウェルコンタクト接続領域6cは、両基本回路セルに共有されている。また、第1〜第3実施形態と同様にして、ボディコンタクト接続領域4とnウェル3との間には、ボディコンタクト接続領域4と分離して形成された拡散領域が形成され、ウェルコンタクト接続領域6とp型半導体基板2との間には、ウェルコンタクト接続領域6と分離して形成された拡散領域が形成されている。そして、第2実施形態と同様にして、p型半導体基板2にMOSFETが形成され、ゲート電極11に第3配線層14等が接続されている。ここで、ゲート電極11に接続している配線層に対してアンテナ効果対策が必要な場合には、第2実施形態と同様にして、ボディコンタクト接続領域4cに隣接する分離した拡散領域をn型拡散領域18に置換する。そして、第4配線層17とn型拡散領域18とを電気的に接続する。これにより、配線層14、17に帯電した電荷をn型拡散領域18を経由して放電することができる。また、図11に示す形態においては、ボディコンタクト接続領域4b、4dと分離された拡散領域4aは、第1配線層9に電気的に接続され、ボディコンタクト接続領域4の一部として機能している。
次に、本発明の第5実施形態に係る半導体集積回路装置及びその製造方法について説明する。第4実施形態は、p型半導体基板2に形成されたMOSFETに接続された配線層にアンテナ効果回避対策が必要な形態であったが、第5実施形態は、nウェル3に形成されたMOSFETに接続された配線層にアンテナ効果回避対策が必要な形態である。図12は、第5実施形態に係る半導体集積回路の概略平面図である。
図12に示す半導体集積回路装置は、図11に示す第4実施形態に係る半導体集積回路装置と同様の構成を有するが、MOSFETがnウェル3に形成されている。アンテナ効果回避対策が必要な場合には、第3実施形態と同様にして、ウェルコンタクト接続領域6cに隣接する拡散領域6aにおいて、拡散領域6aを取り囲むnウェル3をp型拡散領域23に置き換える。そして、p型拡散領域23と第4配線層17とを電気的に接続する。これにより、配線層14、17に帯電した電荷を拡散領域6a及びp型拡散領域23を経由して放電することができる。なお、ウェルコンタクト接続領域6b、6dに隣接する分離した拡散領域6aは、第2配線層10に電気的に接続され、ウェルコンタクト接続領域6の一部として機能している。
第4実施形態及び第5実施形態によれば、基本回路セルに共有されるボディコンタクト接続領域ないしウェルコンタクト接続領域であっても、その一部の領域をアンテナ効果回避用の放電経路として利用することができる。
本発明の半導体集積回路装置及びその製造方法は、上記実施形態に限定されることなく、本発明の範囲内において種々の変形、変更ないし改良を含むことができることは言うまでも無い。
本発明の半導体集積回路装置におけるレイアウトを示す概略平面図。 図1のA−A線概略断面図。 本発明の第1実施形態に係る半導体集積回路装置の概略平面図。 図3のB−B線概略断面図。 本発明の第2実施形態に係る半導体集積回路の概略平面図。 図5のC−C線概略断面図。 図5のD−D線概略断面図。 本発明の第3実施形態に係る半導体集積回路の概略平面図。 図5のE−E線概略断面図。 図5のF−F線概略断面図。 本発明の第4実施形態に係る半導体集積回路の概略平面図。 本発明の第5実施形態に係る半導体集積回路の概略平面図。 アンテナ効果によるゲート絶縁膜の破壊を説明するための概略平面図。 図13に示す要素の側面図。
符号の説明
1 半導体集積回路装置
2 第1導電型半導体領域(p型半導体基板)
3 第2導電型半導体領域(nウェル)
4 第1導電型拡散領域(ボディコンタクト接続領域
5 拡散領域
6 第2導電型拡散領域(ウェルコンタクト接続領域
7 拡散領域
8 シリコン酸化膜
9 第1配線層
10 第2配線層
11 ゲート電極
12 ソース
13 ドレイン
14 第3配線層
15 第1コンタクト
16 第2コンタクト
17 第4配線層
18 第2導電型拡散領域(n型)
19 ゲート絶縁膜
20 第3コンタクト
21 ビア
22 第4コンタクト
23 第1導電型拡散領域(p型)
31 ゲート電極
32 ソース
33 ドレイン
34 第1配線層
35 第2配線層
36 第3配線層
37 ゲート絶縁膜
38 コンタクト
39 第1ビア
40 第2ビア
41 半導体基板

Claims (10)

  1. 第1導電型半導体領域と、
    前記第1導電型半導体領域に形成されたゲート電極及びゲート絶縁膜と、
    前記ゲート電極に電気的に接続された少なくとも1つの配線層と、
    前記第1導電型半導体領域に形成された第1の拡散領域と、を含む基本回路セルを複数備えた半導体集積回路装置であって、
    複数の前記基本回路セルのうち、前記配線層に対するアンテナ効果対策が不要な前記基本回路セルにおいては、前記第1の拡散領域はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能し、
    複数の前記基本回路セルのうち、前記配線層に対するアンテナ効果対策が必要な前記基本回路セルにおいては、前記第1の拡散領域のうち一部は前記配線層に帯電した電荷の放電経路として機能し、前記第1の拡散領域のうち残部はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能することを特徴とする半導体集積回路装置。
  2. 前記第1の拡散領域の前記一部は、第2導電型であり、前記第1導電型半導体領域とpn接合を形成することを特徴とする請求項1に記載の半導体集積回路装置。
  3. 第1導電型はp型であり、第2導電型はn型であることを特徴とする請求項2に記載の半導体集積回路装置。
  4. 第2導電型の第2の拡散領域をさらに備え、
    前記第1の拡散領域の前記一部は、第1導電型であり、前記第2の拡散領域に取り囲まれて、前記第2の拡散領域とpn接合を形成することを特徴とする請求項1に記載の半導体集積回路装置。
  5. 第1導電型はn型であり、第2導電型はp型であることを特徴とする請求項4に記載の半導体集積回路装置。
  6. 前記第1の拡散領域は、前記基本回路セルの周縁部に形成されていることを特徴とする請求項1〜5のいずれか一項に記載の半導体集積回路装置。
  7. 前記第1の拡散領域の前記一部は、隣接する2つの前記基本回路セルに共有されることを特徴とする請求項1〜6のいずれか一項に記載の半導体集積回路装置。
  8. 前記第1導電型半導体領域と第2導電型半導体領域とを備える相補型金属酸化膜半導体電界効果トランジスタ(CMOSFET)を備える半導体集積回路装置であって、
    前記第1の拡散領域の前記一部は、前記第2導電型半導体領域と前記ボディコンタクト接続領域ないしウェルコンタクト接続領域との間に配置されることを特徴とする請求項1〜のいずれか一項に記載の半導体集積回路装置。
  9. 第1導電型半導体領域、第1導電型半導体領域に形成した第1導電型拡散領域、前記第1半導体領域に形成したゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、及び前記ゲート電極に電気的に接続された配線層を形成する形成工程と、
    前記形成工程後、前記配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、
    前記検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、
    記第1導電型拡散領域を第2導電型拡散領域に置き換えて、前記第2導電型拡散領域と前記第1半導体領域とでpn接合を形成すると共に、
    記第2導電型拡散領域と前記配線層とを電気的に接続する対策工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
  10. 第1導電型半導体領域、第1導電型半導体領域に形成した第1導電型拡散領域、前記第1半導体領域に形成したゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、及び前記ゲート電極に電気的に接続された配線層を形成する形成工程と、
    前記形成工程後、前記配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、
    前記検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、
    記第1導電型拡散領域を取り囲む前記第1導電型半導体領域を第2導電型拡散領域に置き換えて、前記第1導電型拡散領域と前記第2導電型拡散領域とでpn接合を形成すると共に、
    記第1導電型拡散領域と前記配線層とを電気的に接続する対策工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
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