JP4205732B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP4205732B2
JP4205732B2 JP2006133878A JP2006133878A JP4205732B2 JP 4205732 B2 JP4205732 B2 JP 4205732B2 JP 2006133878 A JP2006133878 A JP 2006133878A JP 2006133878 A JP2006133878 A JP 2006133878A JP 4205732 B2 JP4205732 B2 JP 4205732B2
Authority
JP
Japan
Prior art keywords
region
conductivity type
diffusion region
wiring layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006133878A
Other languages
English (en)
Other versions
JP2007305854A (ja
Inventor
修一 永瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006133878A priority Critical patent/JP4205732B2/ja
Priority to US11/800,579 priority patent/US20070262350A1/en
Publication of JP2007305854A publication Critical patent/JP2007305854A/ja
Application granted granted Critical
Publication of JP4205732B2 publication Critical patent/JP4205732B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、アンテナ効果によるゲート絶縁膜の破壊を防止する半導体集積回路装置及びその製造方法に関する。
近年、半導体装置の微細化に伴い、ゲート絶縁膜も薄膜化している。そのため、アンテナ効果によるゲート絶縁膜の破壊が問題となっている。ここで、「アンテナ効果」とは、ゲート電極に電気的に接続された配線層の形成工程、特にプラズマエッチング工程、において、配線層からの放電経路がないために、配線層に電荷が蓄積することをいう。アンテナ効果により、配線層に蓄積した電荷が所定値を超えると、配線層に接続されたゲート絶縁膜に高電界のストレスがかかり、ゲート絶縁膜が破壊されることになる。
アンテナ効果によるゲート絶縁膜の破壊を説明するための概略平面図及び概略断面図を図１３及び図１４に示す。図１３は、ゲート電極及びゲート電極に電気的に接続した配線層の概略平面図であり、図１４は、図１３に示した要素の側面図である。図１３及び図１４において、トランジスタのゲート電極３１に、第１配線層３４がコンタクト３８を介して接続されている。第１配線層３４は、ビア３９を介して上位の第２配線層３５に接続されている。第２配線層３５は、図１３において横方向に延びた広面積の配線層である。プラズマエッチング加工時等において、この広面積の第２配線層３５に電荷が蓄積する。第２配線層３５は、半導体基板４１等には電気的に接続されていないため、蓄積した電荷の放電経路は存在しない。そのため、第２配線層３５からゲート絶縁膜３７に高電界のストレスがかかり、ゲート絶縁膜３７が破壊されることになる。ゲート絶縁膜３７の破壊は、図１３に示す第２配線層３５のように、配線層の表面積が大きいほど生じる可能性が高くなる。
そこで、アンテナ効果によるゲート絶縁膜の破壊を防止するために、アンテナ比（＝配線層の表面積／ゲートのチャネル面積）を一定の値以下にして、配線層に蓄積される電荷量を低減すると共に、ゲート絶縁膜の単位面積当たりにかかるストレスを軽減する対策がとられている。例えば、特許文献１に記載の半導体集積回路のレイアウト方法によれば、アンテナ効果回避対策が必要な場合に、回路ブロックをリング状に囲む配線障壁領域を最上位層に設け、配線障壁領域を介して回路ブロック間を接続することにより、回路ブロック内部のアンテナ比を小さくしている。また、特許文献２に記載の半導体集積回路の製造方法によれば、アンテナ効果が発生する可能性のあるレイアウトに対し、最上位配線層を経由した配線を持つスタンダードセルを挿入して、ゲート絶縁膜の破壊を防止している。
アンテナ効果によるゲート絶縁膜の破壊を防止する他の対策としては、ゲート電極に接続された配線層に保護素子を接続して、配線層に蓄積した電荷の放電経路を確保する方法がある。例えば、特許文献３に記載の半導体集積回路のレイアウト方法によれば、アンテナ効果の防止対策が必要な配線に、保護素子としてダイオード素子を接続している。
特開２００２−２８９６９５号公報 特開平１１−１８６３９４号公報 特開２００１−２３７３２２号公報
特許文献１及び特許文献２のように、最上位配線を利用してアンテナ効果を回避する方法では、最上位配線層付近が混雑している場合、対策が必要な配線を所望の経路で最上位配線層に接続することができない。そこで、対策が必要な配線と最上位配線層とを接続するためには、既設の素子を迂回しながら配線及びビアを形成しなければならない。この場合、その迂回配線の配線容量が生じ、回路特性に影響を及ぼしてしまう可能性がある。また、最上位配線層を経由しなければならないとすると、レイアウト構成の自由度に制約がかかる。
また、特許文献２及び特許文献３のように、セルや保護素子を挿入する方法では、配線後ないし配線設計後にセルや保護素子を挿入しなければならない箇所が判明するため、レイアウト面積不足により、セルや保護素子を挿入できない場合が考えられる。また、アンテナ効果対策が必要な配線層から半導体基板への放電経路を形成するためには、レイアウト時に放電用の領域を予め基板に確保しなければならない。しかしながら、アンテナ効果回避対策をしなければならない箇所は、配線後に判明するため、放電用領域の位置決定が困難である。放電用領域までの配線を迂回経路で形成しなければならないとすると、上記と同様に回路特性に影響を及ぼす可能性がある。
本発明は、アンテナ効果回避対策を施した半導体集積回路装置及びアンテナ効果回避対策を容易に施すことができる半導体集積回路装置の製造方法を提供する。
本発明の第１視点によれば、第１導電型半導体領域と、第１導電型半導体領域に形成されたゲート電極及びゲート絶縁膜と、ゲート電極に電気的に接続された少なくとも１つの配線層と、第１導電型半導体領域に形成された第１の拡散領域と、を含む基本回路セルを複数備えた半導体集積回路装置であって、複数の基本回路セルのうち、配線層に対するアンテナ効果対策が不要な基本回路セルにおいては、第１の拡散領域はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能し、複数の基本回路セルのうち、配線層に対するアンテナ効果対策が必要な基本回路セルにおいては、第１の拡散領域のうち一部は配線層に帯電した電荷の放電経路として機能し、第１の拡散領域のうち残部はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能する半導体集積回路装置を提供する。
上記第１視点の好ましい形態によれば、第１の拡散領域の一部は、第２導電型であり、第１導電型半導体領域とｐｎ接合を形成する。さらに好ましい形態によれば、第１導電型はｐ型であり、第２導電型はｎ型である。
上記第１視点の好ましい形態によれば、半導体集積回路装置は第２導電型の第２の拡散領域をさらに備え、第１の拡散領域の一部は、第１導電型であり、第２の拡散領域に取り囲まれて、第２の拡散領域とｐｎ接合を形成する。さらに好ましい形態によれば、第１導電型はｎ型であり、第２導電型はｐ型である。
上記第１視点の好ましい形態によれば、第１の拡散領域は、基本回路セルの周縁部に形成されている。
上記第１視点の好ましい形態によれば、第１の拡散領域の一部は、隣接する２つの基本回路セルに共有される。
上記第１視点の好ましい形態によれば、第１導電型半導体領域と第２導電型半導体領域とを備える相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）を備える半導体集積回路装置であって、第１の拡散領域の一部は、第２導電型半導体領域とボディコンタクト接続領域ないしウェルコンタクト接続領域との間に配置される。
本発明の第２視点によれば、第１導電型半導体領域、第１導電型半導体領域に形成した第１導電型拡散領域、第１半導体領域に形成したゲート絶縁膜、ゲート絶縁膜上のゲート電極、及びゲート電極に電気的に接続された配線層を形成する形成工程と、形成工程後、配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、第１導電型拡散領域を第２導電型拡散領域に置き換えて、第２導電型拡散領域と第１半導体領域とでｐｎ接合を形成すると共に、第２導電型拡散領域と配線層とを電気的に接続する対策工程と、を含む半導体集積回路装置の製造方法を提供する。
本発明の第３視点によれば、第１導電型半導体領域、第１導電型半導体領域に形成した第１導電型拡散領域、第１半導体領域に形成したゲート絶縁膜、ゲート絶縁膜上のゲート電極、及びゲート電極に電気的に接続された配線層を形成する形成工程と、形成工程後、配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、第１導電型拡散領域を取り囲む第１導電型半導体領域を第２導電型拡散領域に置き換えて、第１導電型拡散領域と第２導電型拡散領域とでｐｎ接合を形成すると共に、第１導電型拡散領域と配線層とを電気的に接続する対策工程と、を含む半導体集積回路装置の製造方法を提供する。
本発明によれば、アンテナ効果回避対策が必要な配線層からの放電経路を、大きなスペースを要することなく、またレイアウトの大きな修正を要することなく確保することができる。特に、アンテナ効果対策が必要な場合に、ボディコンタクト接続領域ないしウェルコンタクト接続領域の一部を放電経路として利用するため、放電経路を容易に形成することができる。また、既設の素子を迂回するための配線が必要ないもしくは短くてすむため、回路特性に影響を及ぼす可能性を低減することができる。
本発明の半導体集積回路装置及びその製造方法について、ｐ型半導体基板及びｐ型半導体基板に形成したｎウェルを備える相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor））を例にして以下に説明する。
まず、図１及び図２を用いて、本発明の半導体集積回路装置のレイアウトについて説明する。図１は、半導体集積回路装置におけるレイアウトを示す概略平面図であり、図２は、図１のＡ−Ａ線概略断面図である。なお、本発明における概略平面図においては、拡散領域等の範囲を明確にするために、シリコン酸化膜の図示を省略している。半導体集積回路装置１は、半導体領域としてのｐ型半導体基板２と、ｐ型半導体基板２に形成された半導体領域としてのｎウェル３を備える。ｐ型半導体基板２及びｎウェル３には、基本回路セル（詳細不図示）の周縁部に沿って、拡散領域としてのボディコンタクト接続領域（サブストレートコンタクト接続領域）４及びウェルコンタクト接続領域６が形成されている。ボディコンタクト接続領域４及びウェルコンタクト接続領域６は、それぞれコの字状となっている。図１に示す形態においては、ボディコンタクト接続領域４とｎウェル３との間には、拡散領域５が、ボディコンタクト接続領域４と予め分離（独立）して配置されている。また、ウェルコンタクト接続領域６とｐ型半導体基板２との間には、拡散領域７がウェルコンタクト接続領域６と予め分離（独立）して形成されている。本発明においては、この拡散領域５ないし７が、アンテナ効果回避対策が不必要な場合には、ボディコンタクト接続領域ないしウェルコンタクト接続領域として使用され、アンテナ効果回避対策が必要な場合には、放電経路として使用される。以下に、各実施形態について説明する。
本発明の第１実施形態に係る半導体集積回路装置について説明する。第１実施形態に係る半導体集積回路装置は、図１及び図２に示す半導体集積回路装置１のレイアウトにおいて、アンテナ効果回避対策を施していない形態、すなわち拡散領域５ないし７をボディコンタクト接続領域ないしウェルコンタクト接続領域として使用する形態である。図３は、第１実施形態に係る半導体集積回路装置の概略平面図であり、図４は、図３のＢ−Ｂ線概略断面図である。
半導体集積回路装置１において、ｐ型半導体基板２に、ゲート電極１１、ソース１２、ドレイン１３及びゲート絶縁膜（図３には不図示）を備えるＭＯＳ電界効果型トランジスタ（ＦＥＴ（Field Effect Transistor））が形成されている。ゲート電極１１には、コンタクト（不図示）を介して第３配線層１４が接続されている。拡散領域５は、ボディコンタクト接続領域４と同じ導電型であるｐ型拡散領域４ａにする。ボディコンタクト接続領域４及び第１導電型拡散領域４ａは、第１コンタクト１５及び第１配線層９を介して電気的に接続され、第１導電型拡散領域４ａは、ボディコンタクト接続領域として機能することが可能となる。同様に、第２導電型拡散領域７は、ウェルコンタクト接続領域６と同じ導電型であるｎ型拡散領域６ａにする。ウェルコンタクト接続領域６及び第２導電型拡散領域６ａは、第２コンタクト１６及び第２配線層１０を介して電気的に接続され、第２導電型拡散領域６ａは、ウェルコンタクト接続領域として機能することが可能となる。
第１実施形態においては、ＭＯＳＦＥＴがｐ型半導体基板２にある場合について説明したが、ＭＯＳＦＥＴがｎウェル３にある場合でも上記と同様である。
本発明の第２実施形態に係る半導体集積回路装置及びその製造方法について説明する。第１実施形態に係る半導体集積回路装置は、アンテナ効果回避対策が不要な形態（またはアンテナ効果回避対策を施す前の形態）であったが、第２実施形態に係る半導体集積回路装置は、アンテナ効果回避対策を施した形態、すなわち拡散領域５を放電経路として使用する形態である。図５は、第２実施形態に係る半導体集積回路の概略平面図であり、図６は、図５のＣ−Ｃ線概略断面図であり、そして図７は、図５のＤ−Ｄ線概略断面図である。
図３及び図４に示すような半導体集積回路装置を製造した後（各素子の形成及び各配線層の接続後）、例えば第３配線層１４等についてアンテナ効果が発生する可能性を検討する。アンテナ効果回避対策を施す必要があると判断されれば、第３配線層１４等に対しアンテナ回避対策を施す。アンテナ効果回避対策の必要性の有無の判断は、所望の基準をもって行うことができる。
このとき、ゲート電極１１に接続されている配線層、例えば第３配線層１４（ないし第４配線層１７）、に対してアンテナ効果回避対策が必要になったこととする。その場合、第１導電型拡散領域４ａ（図１及び図２に示す拡散領域５部分）に接続されていた第１配線層９及び第１コンタクト１５を取り除く。次に、拡散領域５部分を、ｐ型拡散領域４ａからｎ型拡散領域１８（例えばイオン注入層）へ置き換える。これにより、ｎ型拡散領域１８とｐ型半導体領域２からなるｐｎ接合が形成される。そして、第３配線層１４の上方に形成した第４配線層１７とｎ型拡散領域１８とをコンタクト２２を介して接続する。さらに、第４配線層１７と第３配線層１４とをビア２１を介して接続する。これにより、アンテナ効果回避対策が必要な第３配線層１４とｎ型拡散領域１８とが電気的に接続される。
このような形態によれば、ゲート電極１１に接続されている配線層、例えば第３配線層１４ないし第４配線層１７、に蓄積された電荷が、ｎ型拡散領域１８とｐ型半導体領域２からなるｐｎ接合の耐圧を超えた場合、その電荷は、第１導電型半導体領域２へ放電される。この耐圧は、ｐｎ接合が順バイアスとなっているため、ゲート絶縁膜１９を破壊する電圧に比べれば十分に小さい。したがって、拡散領域５部分を放電経路として機能させることができる。
したがって、第２実施形態に係る半導体集積回路装置及びその製造方法によれば、アンテナ効果回避対策が必要な場合に、ボディコンタクト接続領域の一部分を放電経路とすることにより、放電経路用の領域を新たに確保する必要なく、かつ迂回配線を形成することなく、アンテナ効果の発生を防止することができる。
次に、本発明の第３実施形態に係る半導体集積回路装置及びその製造方法について説明する。第２実施形態は、ｐ型半導体基板２に形成されたＭＯＳＦＥＴに接続された配線層にアンテナ効果回避対策が必要な形態であったが、第３実施形態は、ｎウェル３に形成されたＭＯＳＦＥＴに接続された配線層にアンテナ効果回避対策が必要な形態である。図８は、第３実施形態に係る半導体集積回路の概略平面図であり、図９は、図８のＥ−Ｅ線概略断面図であり、そして図１０は、図８のＦ−Ｆ線概略断面図である。
まず、ＭＯＳＦＥＴがｎウェル３に形成され、図３及び図４に示すように拡散領域７をウェルコンタクト接続領域の一部（ｎ型拡散領域６ａ）として使用する半導体集積回路装置を製造する。このとき、アンテナ効果回避対策が必要であることと判断された場合、ｎ型拡散領域６ａに接続されていた第２配線層１０及び第２コンタクト１６を取り除く。次に、ｎ型拡散領域６ａを覆っている（取り囲んでいる）ｎウェル３部分を削り取り、ｐ型拡散領域２３（例えばイオン注入層）に置き換える。次に、第２実施形態と同様にして、ｎ型拡散領域６ａと第４配線層１７とをコンタクト２２を介して接続し、さらに第３配線層１４と第４配線層１７とをビア２１を介して接続する。これにより、ｎ型拡散領域６ａとｐ型拡散領域２３によりｐｎ接合が形成され、ｎ型拡散領域６ａを配線層に蓄積した電荷の放電経路として使用することができる。
これより、第２実施形態及び第３実施形態によれば、ｐ型半導体領域であってもｎ型半導体領域であっても、ボディコンタクト接続領域ないしウェルコンタクト接続領域の一部をアンテナ効果回避用の放電経路とすることができる。
第２及び第３実施形態においては、図１に示すように拡散領域５、７がボディコンタクト接続領域４ないしウェルコンタクト接続領域６から予め分離して配置された半導体集積回路を使用したが、拡散領域５、７がボディコンタクト接続領域４ないしウェルコンタクト接続領域６と一体的（ないし一続き）に形成されているものから、放電経路となる拡散領域１８、２３を形成することもできる。
次に、本発明の第４実施形態に係る半導体集積回路装置及びその製造方法について説明する。第２及び第３実施形態は、基本構成として、単一の基本回路セルに着目した形態であるが、第４実施形態は、複数の基本回路セルが並列配置された形態である。図１１は、第４実施形態に係る半導体集積回路の概略平面図である。
図１１に示す半導体集積回路装置は、同一形状の基本回路セルが上下に並んで配置されており、基本回路セルの周縁部には、格子状にボディコンタクト接続領域４及びウェルコンタクト接続領域６が形成されている。上下の基本回路セルの中間にあるボディコンタクト接続領域４ｃ及びウェルコンタクト接続領域６ｃは、両基本回路セルに共有されている。また、第１〜第３実施形態と同様にして、ボディコンタクト接続領域４とｎウェル３との間には、ボディコンタクト接続領域４と分離して形成された拡散領域が形成され、ウェルコンタクト接続領域６とｐ型半導体基板２との間には、ウェルコンタクト接続領域６と分離して形成された拡散領域が形成されている。そして、第２実施形態と同様にして、ｐ型半導体基板２にＭＯＳＦＥＴが形成され、ゲート電極１１に第３配線層１４等が接続されている。ここで、ゲート電極１１に接続している配線層に対してアンテナ効果対策が必要な場合には、第２実施形態と同様にして、ボディコンタクト接続領域４ｃに隣接する分離した拡散領域をｎ型拡散領域１８に置換する。そして、第４配線層１７とｎ型拡散領域１８とを電気的に接続する。これにより、配線層１４、１７に帯電した電荷をｎ型拡散領域１８を経由して放電することができる。また、図１１に示す形態においては、ボディコンタクト接続領域４ｂ、４ｄと分離された拡散領域４ａは、第１配線層９に電気的に接続され、ボディコンタクト接続領域４の一部として機能している。
次に、本発明の第５実施形態に係る半導体集積回路装置及びその製造方法について説明する。第４実施形態は、ｐ型半導体基板２に形成されたＭＯＳＦＥＴに接続された配線層にアンテナ効果回避対策が必要な形態であったが、第５実施形態は、ｎウェル３に形成されたＭＯＳＦＥＴに接続された配線層にアンテナ効果回避対策が必要な形態である。図１２は、第５実施形態に係る半導体集積回路の概略平面図である。
図１２に示す半導体集積回路装置は、図１１に示す第４実施形態に係る半導体集積回路装置と同様の構成を有するが、ＭＯＳＦＥＴがｎウェル３に形成されている。アンテナ効果回避対策が必要な場合には、第３実施形態と同様にして、ウェルコンタクト接続領域６ｃに隣接する拡散領域６ａにおいて、拡散領域６ａを取り囲むｎウェル３をｐ型拡散領域２３に置き換える。そして、ｐ型拡散領域２３と第４配線層１７とを電気的に接続する。これにより、配線層１４、１７に帯電した電荷を拡散領域６ａ及びｐ型拡散領域２３を経由して放電することができる。なお、ウェルコンタクト接続領域６ｂ、６ｄに隣接する分離した拡散領域６ａは、第２配線層１０に電気的に接続され、ウェルコンタクト接続領域６の一部として機能している。
第４実施形態及び第５実施形態によれば、基本回路セルに共有されるボディコンタクト接続領域ないしウェルコンタクト接続領域であっても、その一部の領域をアンテナ効果回避用の放電経路として利用することができる。
本発明の半導体集積回路装置及びその製造方法は、上記実施形態に限定されることなく、本発明の範囲内において種々の変形、変更ないし改良を含むことができることは言うまでも無い。
本発明の半導体集積回路装置におけるレイアウトを示す概略平面図。 図１のＡ−Ａ線概略断面図。 本発明の第１実施形態に係る半導体集積回路装置の概略平面図。 図３のＢ−Ｂ線概略断面図。 本発明の第２実施形態に係る半導体集積回路の概略平面図。 図５のＣ−Ｃ線概略断面図。 図５のＤ−Ｄ線概略断面図。 本発明の第３実施形態に係る半導体集積回路の概略平面図。 図５のＥ−Ｅ線概略断面図。 図５のＦ−Ｆ線概略断面図。 本発明の第４実施形態に係る半導体集積回路の概略平面図。 本発明の第５実施形態に係る半導体集積回路の概略平面図。 アンテナ効果によるゲート絶縁膜の破壊を説明するための概略平面図。 図１３に示す要素の側面図。
符号の説明
１ 半導体集積回路装置
２ 第１導電型半導体領域（ｐ型半導体基板）
３ 第２導電型半導体領域（ｎウェル）
４ 第１導電型拡散領域（ボディコンタクト接続領域）
５ 拡散領域
６ 第２導電型拡散領域（ウェルコンタクト接続領域）
７ 拡散領域
８ シリコン酸化膜
９ 第１配線層
１０ 第２配線層
１１ ゲート電極
１２ ソース
１３ ドレイン
１４ 第３配線層
１５ 第１コンタクト
１６ 第２コンタクト
１７ 第４配線層
１８ 第２導電型拡散領域（ｎ型）
１９ ゲート絶縁膜
２０ 第３コンタクト
２１ ビア
２２ 第４コンタクト
２３ 第１導電型拡散領域（ｐ型）
３１ ゲート電極
３２ ソース
３３ ドレイン
３４ 第１配線層
３５ 第２配線層
３６ 第３配線層
３７ ゲート絶縁膜
３８ コンタクト
３９ 第１ビア
４０ 第２ビア
４１ 半導体基板

Claims (10)

  1. 第１導電型半導体領域と、
    前記第１導電型半導体領域に形成されたゲート電極及びゲート絶縁膜と、
    前記ゲート電極に電気的に接続された少なくとも１つの配線層と、
    前記第１導電型半導体領域に形成された第１の拡散領域と、を含む基本回路セルを複数備えた半導体集積回路装置であって、
    複数の前記基本回路セルのうち、前記配線層に対するアンテナ効果対策が不要な前記基本回路セルにおいては、前記第１の拡散領域はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能し、
    複数の前記基本回路セルのうち、前記配線層に対するアンテナ効果対策が必要な前記基本回路セルにおいては、前記第１の拡散領域のうち一部は前記配線層に帯電した電荷の放電経路として機能し、前記第１の拡散領域のうち残部はボディコンタクト接続領域ないしウェルコンタクト接続領域として機能することを特徴とする半導体集積回路装置。
  2. 前記第１の拡散領域の前記一部は、第２導電型であり、前記第１導電型半導体領域とｐｎ接合を形成することを特徴とする請求項１に記載の半導体集積回路装置。
  3. 第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 第２導電型の第２の拡散領域をさらに備え、
    前記第１の拡散領域の前記一部は、第１導電型であり、前記第２の拡散領域に取り囲まれて、前記第２の拡散領域とｐｎ接合を形成することを特徴とする請求項１に記載の半導体集積回路装置。
  5. 第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記第１の拡散領域は、前記基本回路セルの周縁部に形成されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路装置。
  7. 前記第１の拡散領域の前記一部は、隣接する２つの前記基本回路セルに共有されることを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路装置。
  8. 前記第１導電型半導体領域と第２導電型半導体領域とを備える相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）を備える半導体集積回路装置であって、
    前記第１の拡散領域の前記一部は、前記第２導電型半導体領域と前記ボディコンタクト接続領域ないしウェルコンタクト接続領域との間に配置されることを特徴とする請求項１〜７のいずれか一項に記載の半導体集積回路装置。
  9. 第１導電型半導体領域、第１導電型半導体領域に形成した第１導電型拡散領域、前記第１半導体領域に形成したゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、及び前記ゲート電極に電気的に接続された配線層を形成する形成工程と、
    前記形成工程後、前記配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、
    前記検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、
    前記第１導電型拡散領域を第２導電型拡散領域に置き換えて、前記第２導電型拡散領域と前記第１半導体領域とでｐｎ接合を形成すると共に、
    前記第２導電型拡散領域と前記配線層とを電気的に接続する対策工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
  10. 第１導電型半導体領域、第１導電型半導体領域に形成した第１導電型拡散領域、前記第１半導体領域に形成したゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、及び前記ゲート電極に電気的に接続された配線層を形成する形成工程と、
    前記形成工程後、前記配線層においてアンテナ効果回避対策の必要性を検討する検討工程と、
    前記検討工程において、アンテナ効果回避対策を施す必要があると判断した場合には、
    前記第１導電型拡散領域を取り囲む前記第１導電型半導体領域を第２導電型拡散領域に置き換えて、前記第１導電型拡散領域と前記第２導電型拡散領域とでｐｎ接合を形成すると共に、
    前記第１導電型拡散領域と前記配線層とを電気的に接続する対策工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
JP2006133878A 2006-05-12 2006-05-12 半導体集積回路装置 Expired - Fee Related JP4205732B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006133878A JP4205732B2 (ja) 2006-05-12 2006-05-12 半導体集積回路装置
US11/800,579 US20070262350A1 (en) 2006-05-12 2007-05-07 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006133878A JP4205732B2 (ja) 2006-05-12 2006-05-12 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2007305854A JP2007305854A (ja) 2007-11-22
JP4205732B2 true JP4205732B2 (ja) 2009-01-07

Family

ID=38684303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006133878A Expired - Fee Related JP4205732B2 (ja) 2006-05-12 2006-05-12 半導体集積回路装置

Country Status (2)

Country Link
US (1) US20070262350A1 (ja)
JP (1) JP4205732B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US9607123B2 (en) * 2015-01-16 2017-03-28 United Microelectronics Corp. Method for performing deep n-typed well-correlated (DNW-correlated) antenna rule check of integrated circuit and semiconductor structure complying with DNW-correlated antenna rule

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242228B2 (ja) * 1993-02-12 2001-12-25 富士通株式会社 静電保護回路付半導体集積回路及びそのレイアウト設計方法
US6389584B1 (en) * 1999-07-22 2002-05-14 Hitachi Semiconductor (America), Inc. Gate input protection with a reduced number of antenna diodes
JP2001237322A (ja) * 2000-02-25 2001-08-31 Nec Microsystems Ltd 半導体集積回路のレイアウト方法
US6594809B2 (en) * 2000-11-29 2003-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage antenna diode insertion for integrated circuits
JP2002289695A (ja) * 2001-03-28 2002-10-04 Nec Microsystems Ltd 半導体集積回路のレイアウト方法
JP4609982B2 (ja) * 2004-03-31 2011-01-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2007305854A (ja) 2007-11-22
US20070262350A1 (en) 2007-11-15

Similar Documents

Publication Publication Date Title
US8008723B2 (en) Semiconductor device including a plurality of diffusion layers and diffusion resistance layer
JP4176342B2 (ja) 半導体装置およびそのレイアウト方法
JP5990437B2 (ja) 半導体装置及びその製造方法
JP5041749B2 (ja) 半導体装置
US20090230467A1 (en) Semiconductor device and manufacturing method of the same
JP2008071818A (ja) 半導体装置
JP2005347539A (ja) 半導体装置
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
JP2009532885A (ja) ハイブリッド配向トランジスタにおける帯電損傷からの保護
KR20090074970A (ko) 가아드 링을 갖는 반도체 장치
US8198684B2 (en) Semiconductor device with drain voltage protection for ESD
JP2007220814A (ja) 半導体装置
US7791111B2 (en) Semiconductor device with an opening for cutting a fuse
JP2007287988A (ja) 半導体装置
JP4205732B2 (ja) 半導体集積回路装置
US20150262914A1 (en) Semiconductor device
JP2007294765A (ja) 半導体装置
JP2005294634A (ja) 半導体装置及びその製造方法
JP2005294581A (ja) 半導体装置およびその製造方法
JP2007019413A (ja) 保護回路用半導体装置
JP5085045B2 (ja) 半導体装置
JP2013539048A (ja) イオン感応性電界効果トランジスタのための静電気放電保護
JP2009260031A (ja) 絶縁ゲート型半導体装置
JP2008270367A (ja) 半導体装置
JP6847731B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080930

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081016

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131024

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees