JP2005294634A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 分離用絶縁膜11で隔てられたN型ウェル10において、さらにN型の不純物が高濃度に導入されたN型領域12,13が形成されている。層間の絶縁膜14が形成され、複数の開孔を介してN型領域12上に複数の電極15を有する電極群G1、N型領域13上に複数の電極16を有する電極群G2が形成されている。N型領域12とN型領域13の関係は、島状の領域とそれを囲む環状の領域になる。島状の領域(12)と環状の領域(13)の間にあるN型ウェル10の環状の領域が抵抗Rとして機能し得る領域である。これにより、ESD等によって過剰に印加された電荷の放電路は、N型領域12の周囲(四方)均等に存在する構成となっている。
【選択図】 図1
Description
また、上記それぞれ本発明に係る半導体装置において、少なくとも前記第1導電接続領域の中心から四方がそれぞれ対称となるようなパターンを伴い前記第1導電接続領域と前記第2導電接続領域の間が抵抗体として機能する。他の素子形成の工程と同時に形成でき、製造効率、コストの面でも有利である。さらに、パターン的に第1電極群から四方がそれぞれ対称な抵抗素子を構成することが可能になる。これにより、第2電極群の接続構成の自由度が広がる。
なお、好ましくは、前記第1電極群における所定の複数電極と接続される第1配線パターン及び前記第2電極群における所定の複数電極と接続される第2配線パターンを形成する工程をさらに含む。
半導体基板上のN型の半導体基体、例えばN型ウェル10に、分離用絶縁膜11が形成されている。分離用絶縁膜11で隔てられたN型ウェル10において、さらにN型の不純物が高濃度に導入されたN型領域12,13が形成されている。すなわち、中央部にN型領域12、その周囲をN型領域13が囲む形態である。層間の絶縁膜14が形成され、複数の開孔を介してN型領域12上に複数の電極15を有する電極群G1、N型領域13上に複数の電極16を有する電極群G2が形成されている。すなわち、N型領域12とN型領域13が互いにN型ウェル10による抵抗領域両端の導電接続領域となる。理想的な構成としては、N型領域12の中心から四方がそれぞれ対称となるようなパターンを伴い、N型領域12とN型領域13の間のN型ウェル10が抵抗体として機能する。
図3において、配線パターン18は、N型領域12上の複数の電極15と接続されている。配線パターン19は、N型領域13上の四方に分かれたうちの一領域に配された複数の電極16と接続されている。配線パターン18,19は、電極15,16と同一工程で形成されてもよい。その際、少なくとも上方に電極群G1と接続される配線パターン18が通る領域に当たる電極16(破線で示す電極群G2)は、形成しない形態となる。また、配線パターン18,19は、必ずしも同一層で構成されていなくてもよい。すなわち、電極群G1と接続される配線パターン18は、電極群G2と接続される配線パターン19より上層の配線パターンとして形成される。すなわち、配線層に合わせて電極群を積み上げることで、異なる配線層のパターンによる構成が可能である。
N型領域12上の電極群G1について、実質的に抵抗素子としての電極として作用するのはN型領域12周囲の電極である。従って、図5(a)では、中央領域A1には電極15を配さず、周囲2列の電極15を配する構成としている。また、図5(b)では、中央領域A2には電極15を配さず、周囲1列の電極15を配する構成としている。
この第2実施形態では、第1実施形態に比べて、N型領域12,13のシリサイド化工程が付加され、所定領域にシリサイド金属層21が設けられている。その他の構成は第1実施形態と同様であるため、説明は省略する。シリサイド金属層21は、N型領域12,13上において、分離用絶縁膜11に隣接した所定領域を除いて配置されている。抵抗として機能し得る領域の端部(縁部)領域においては、電荷の集中を避けるため、シリサイド金属層を除いた領域が形成されている方がよいからである。理想的な構成としては、N型領域12の中心から四方がそれぞれ対称となるようなパターンを伴い、N型領域12とN型領域13の間のN型ウェル10が抵抗体として機能する。
また、各実施形態において、半導体基板上のN型ウェル(10)を基体としたウェル抵抗を示したが、これに限らず、P型ウェルを基体としたウェル抵抗を構成してもよい。また、ウェルが形成される基板はSOI(silicon on insulator)基板であることも考えられる。
Claims (14)
- 第1導電型の半導体基体と、
前記半導体基体に設けられた第1導電型の第1導電接続領域と、
前記半導体基体において前記第1導電接続領域を囲むように設けられた第1導電型の第2導電接続領域と、
前記第1導電接続領域上に設けられた複数の電極を有する第1電極群と、
前記第2導電接続領域上に設けられた複数の電極を有する第2電極群と、
を含む半導体装置。 - 第1導電型の半導体基体と、
前記半導体基体上に設けられた第1絶縁膜と、
前記第1絶縁膜で分離された中央部の第1導電型の第1導電接続領域及びその周囲の第1導電型の第2導電接続領域と、
前記第1導電接続領域及び前記第2導電接続領域上に設けられた第2絶縁膜と、
前記第2絶縁膜の複数の開孔を介して前記第1導電接続領域上に設けられた複数の電極を有する第1電極群と、
前記第2絶縁膜の複数の開孔を介して前記第2導電接続領域上に設けられた複数の電極を有する第2電極群と、
前記第1電極群における所定の複数電極と接続された第1配線パターンと、
前記第2電極群における所定の複数電極と接続された第2配線パターンと、
を含む半導体装置。 - 前記第1導電接続領域及び前記第2導電接続領域は、前記第1絶縁膜に隣接した所定領域を除いてシリサイド金属層が形成されている請求項2記載の半導体装置。
- 前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ前記第1導電接続領域と前記第2導電接続領域の間が抵抗体として機能する請求項1〜3いずれか一つに記載の半導体装置。
- 前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ少なくとも前記第1導電接続領域の中心から四方がそれぞれ対称となるようなパターンを伴い前記第1導電接続領域と前記第2導電接続領域の間が抵抗体として機能する請求項1〜3いずれか一つに記載の半導体装置。
- 前記第1電極群に関し、周辺の電極は四方で所定数個ずつ前記第1導電接続領域の縁部に最も近い距離で配列され、前記第2電極群の電極は、前記第1電極群の周辺の電極それぞれと対向するように、四方に所定数配列されている請求項1〜5いずれか一つに記載の半導体装置。
- 前記第1電極群は、前記第1導電接続領域の中央から所定領域全域に分布し、そのうち周辺の電極は四方で所定数個ずつ前記第1導電接続領域の縁部に最も近い距離で配列され、前記第2電極群の電極は、少なくとも前記第1電極群の周辺の所定数個の電極それぞれと対向するように、所定数配列されている請求項1〜5いずれか一つに記載の半導体装置。
- 前記第1導電接続領域は、四角形の四隅部分をなくした少なくとも四辺を有する平面形状を呈し、前記第1電極群は少なくとも前記四辺に沿ってそれぞれ所定数の電極が配列されるように準備され、前記第2電極群の電極は、少なくとも前記第1電極群の所定数個の電極それぞれと対向するように、所定数配列されている請求項1〜5いずれか一つに記載の半導体装置。
- 前記第1導電接続領域と前記第2導電接続領域の間の距離は、前記第1電極群と前記第2電極群が対向する領域が他の領域よりも小さい請求項1〜8いずれか一つに記載の半導体装置。
- 半導体基体上に環状の第1絶縁膜を形成する工程と、
前記第1絶縁膜をマスクに前記半導体基体の中央部に第1導電型の第1導電接続領域及びその周囲に第1導電型の第2導電接続領域を形成する工程と、
前記第1導電接続領域及び前記第2導電接続領域上に第2絶縁膜を形成する工程と、
前記第2絶縁膜の複数の開孔を介して前記第1導電接続領域上及び前記第2導電接続領域上にそれぞれ複数の電極を有する第1電極群及び第2電極群を形成する工程と、
を含む半導体装置の製造方法。 - 前記第1電極群における所定の複数電極と接続される第1配線パターン及び前記第2電極群における所定の複数電極と接続される第2配線パターンを形成する工程をさらに含む請求項10記載の半導体装置の製造方法。
- 前記半導体基体は、半導体基板上に設けられたウェル領域の一つであり、かつ少なくとも前記第1導電接続領域の中心から四方がそれぞれ対称となるような前記第1導電接続領域と前記第2導電接続領域の間の抵抗体を形成する請求項10または11記載の半導体装置の製造方法。
- 前記第1絶縁膜に関し、内周は少なくとも長手の四辺を有する八角形状とし、外周は前記四辺と対向する四辺の領域を形成し少なくとも四隅領域より幅を小さくする請求項10〜12いずれか一つに記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する工程の前に、少なくとも前記第1絶縁膜に隣接した前記第1導電接続領域及び前記第2導電接続領域の所定領域を覆うシリサイド化防止のための保護層を形成する工程と、前記所定領域を除いて前記第1導電接続領域及び前記第2導電接続領域上にシリサイド金属層を形成する工程と、をさらに含む請求項10〜13いずれか一つに記載の半導体装置の製造方法。
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