KR100672681B1 - 바이폴라 트랜지스터의 제조방법 - Google Patents

바이폴라 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 바이폴라 트랜지스터의 제조방법에 관한 것으로, 본 발명의 바이폴라트랜지스터의 제조방법은 반도체 기판에 제1 도전형의 웰영역을 형성하는 단계와, 상기 웰영역 내에 이온주입공정을 수행하여, 제1 도전형의 베이스영역을 형성하는 단계와, 상기 베이스영역이 형성된 웰영역 내에 이온주입공정을 수행하여, 제2 도전형의 에미터영역과 콜렉터영역을 형성하는 단계와, 상기 에미터영역과 콜렉터영역 사이를 제외한 반도체 기판 상부에 실리사이드막을 형성하는 단계를 포함한다.
바이폴라 트랜지스터, 전류이득

Description

바이폴라 트랜지스터의 제조방법{Method for manufacturing a bipolar transistor}
도 1은 종래기술에 따라 형성된 바이폴라 트랜지스터를 도시한 구조단면도
도 2는 종래기술에 따른 종방향의 바이폴라 트랜지스터의 전류이득을 도시한 그래프
도 3a 내지 도 3e는 본 발명에 따른 바이폴라 트랜지스터의 제조방법을 도시한 공정단면도
도 4는 본 발명에 따른 횡방향의 바이폴라 트랜지스터의 전류이득을 도시한 그래프
<도면의 주요부분에 대한 부호설명>
20: 반도체 기판 22: 웰영역
24: 소자분리막 25a: 베이스영역
25b: 콜렉터영역 25c: 에미터영역
28: 실리사이드막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 바이폴라 트랜지스터의 제조방법에 관한 것이다.
도 1a 내지 도 1c는 종래기술에 의한 바이폴라 트랜지스터 형성 방법의 공정 단면도이다.
먼저, 도 1a에서 보는 바와 같이, 소정의 소자가 형성된 P형 기판(10)에 이온주입공정읕 통해 N형 웰(12)을 형성하고, 상기 기판에 소자분리공정을 수행하여 소자 분리막(14)을 형성한다.
도 1b에 도시된 바와 같이, 소자분리막(14)이 형성된 반도체 기판의 소정영역에 에미터영역 및 콜렉터영역을 정의하기 위한 감광막패턴(미도시)을 형성하고, 이를 마스크로 이용하여 반도체 기판 내부에 P형 이온을 주입하여, 에미터영역(15c) 및 콜렉터영역(15a)을 형성한다. 이어, 상기 감광막 패턴을 제거한다.
마지막으로, 도 1c에 도시된 바와 같이, 상기 에미터영역(15c) 및 콜렉터영역(15a)이 형성된 기판의 소정 영역에 베이스영역을 형성하기 위한 감광막패턴(미도시)을 형성하고, 이를 마스크로 이용하여 반도체 기판 내부에 N형 이온을 주입하여, 베이스영역(15b)을 형성한다. 이어, 상기 감광막패턴을 제거한다. 이어, 반도체 기판(10) 전면에 실리사이드 공정을 실시하여 실리사이드층(18)을 형성한다.
한편, 상기와 같이 형성된 바이폴라 트랜지스터는 종방향의 PNP 바이폴라 트랜지스터의 구조로써, 이 바이폴라 트랜지스터의 구조는 에미터 영역(N형)에서 웰(N형)인 베이스영역을 통해 콜렉터 영역인 기판(P형)으로 이어지는 종방향의 전 류흐름을 갖는다.
그러나, 이와 같은 수직적인 전류흐름을 갖는 종방향의 바이폴라 트랜지스터구조에서는 N웰의 깊이가 베이스영역의 폭으로 작용하기 때문에 바이폴라 트랜지스터의 전류이득인 베이스전류와 콜렉터전류의 비가 높지 않다. 즉, 베이스영역의 폭으로 N웰의 수직방향 깊이가 사용이 되었고, 깊은 베이스영역의 폭 때문에 전류는 베이스영역에 의해 손실되어 콜렉터전류가 작아지기 때문에 바이폴라 트랜지스터의 전류이득인 베이스전류와 콜렉터전류의 비가 높지 않은 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명은 높은 전류이득을 갖는 바이폴라 트랜지스터의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 바이폴라트랜지스터의 제조방법은 반도체 기판에 제1 도전형의 웰영역을 형성하는 단계와, 상기 웰영역 내에 이온주입공정을 수행하여, 제1 도전형의 베이스영역을 형성하는 단계와, 상기 베이스영역이 형성된 웰영역 내에 이온주입공정을 수행하여, 제2 도전형의 에미터영역과 콜렉터영역을 형성하는 단계와, 상기 에미터영역과 콜렉터영역 사이를 제외한 반도체 기판 상부에 실리사이드막을 형성하는 단계를 포함한다.
상기 제1 도전형은 P형이고, 제2 도전형은 N형이고, 상기 에미터영역과 콜렉터영역 사이는 베이스영역으로 작용하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3e는 본 발명에 따른 바이폴라 트랜지스터 형성 방법의 공정 단면도들이다.
먼저, 도 3a에서 보는 바와 같이, 소정의 소자가 형성된 P형 기판(20)에 이온주입공정읕 통해 N형 웰(22)을 형성한다.
이어, 도 3b에 도시된 바와 같이, 상기 기판에 소자분리공정을 수행하여 소자 분리막(24)을 형성한다. 상기 소자분리막(24)의 형성공정을 보다 상세히 설명하면 다음과 같다. 우선, 반도체 기판 상에 패드막을 형성하고, 상기 패드막 상에 소자분리용 마스크를 이용한 사진 및 식각공정을 실시하여, 반도체 기판의 소정 깊이 및 패드막을 패터닝하여 트렌치를 형성한다. 이어, 상기 트렌치 내부에만 트렌치 매립용 절연막을 형성하고, 패드막을 제거함으로써, 소자분리막 형성공정을 완료한다.
계속, 도 3c에 도시된 바와 같이, 소자 분리막(24)이 형성된 반도체 기판의 소정영역에 베이스영역을 정의하기 위한 감광막패턴(미도시)을 형성하고, 이를 마스크로 이용하여 반도체 기판 내부에 N형 이온을 주입하여, 베이스영역(25a)을 형성한다. 상기 감광막 패턴을 제거한다.
이어, 도 3d에 도시된 바와 같이, 상기 베이스영역(25a)이 형성된 기판의 소정영역에 에미터영역 및 콜렉터영역을 형성하기 위한 감광막패턴(26)을 형성하고, 이를 마스크로 이용하여 반도체 기판 내부에 P형 이온을 주입하여, 에미터영역(25c) 및 콜렉터영역(25b)을 형성한다.
상기 감광막패턴(26)은 웰영역(22)내의 에미터영역 및 콜렉터영역이 정의될 영역에만 상기 P형 이온이 주입되도록 하는 패턴이다.
즉, 에미터영역(25c) 및 콜렉터영역(25b) 사이에는 이온주입이 되지 않은 N웰영역이 그대로 잔존한다.
마지막으로, 도 3e에 도시된 바와 같이, 상기 감광막패턴(26)이 형성된 반도체 기판(20) 전면에 실리사이드 공정을 실시하여 실리사이드층(28)을 형성한다. 이어, 상기 감광막패턴(26)을 제거한다.
따라서, 에미터 영역(25c) 및 콜렉터 영역(25b)이 사이에 형성된 반도체 기판(20)의 상부에는 실리사이드층(28)이 형성되지 않도록 하여, 횡방향의 전류흐름을 갖는 바이폴라 트랜지스터의 베이스영역으로 작용하도록 한다. 또한, 이 영역에는 상기 N형 이온 및 P형 이온이 주입되지 않아 웰영역(22)이 그대로 잔존하게 된다.
한편, 상기에서 설명한 본 발명에 따른 바이폴라 트랜지스터는 횡방향의 바이폴라 트랜지스터로써, 에미터영역(25c)에서 N웰(22, 베이스영역으로 사용)를 통해 콜렉터영역(25b)으로 이어지는 전류흐름을 갖게 된다. 따라서, 상기와 같이 수직적인 전류 흐름을 갖게 된 바이폴라 트랜지스터는 작은 폭의 베이스영역을 전류가 통과하므로, 종래와 같은 에미터영역 크기에서도 상대적으로 높은 이득을 갖게 된다.
도 2는 종래기술에 따른 종방향의 바이폴라 트랜지스터의 전류이득을 도시한 그래프이고, 도 4는 본 발명에 따른 횡방향의 바이폴라 트랜지스터의 전류이득을 도시한 그래프로써, 이들을 비교해보면, 종방향의 바이폴라 트랜지스터의 전류이득보다 횡방향의 바이폴라 트랜지스터의 전류이득이 높음을 알 수 있다.
따라서, 본 발명에 따른 횡방향의 바이폴라 트랜지스터는 높은 전류이득을 갖게 된다.
본 발명에 의하면, 횡방향 바이폴라 트랜지스터를 형성함으로써, 높은 전류이득을 갖는 바이폴라트랜지스터를 갖게 되는 효과가 있다.

Claims (3)

  1. 반도체 기판에 제1 도전형의 웰영역을 형성하는 단계와,
    상기 웰영역 내에 이온주입공정을 수행하여, 제1 도전형의 베이스영역을 형성하는 단계와,
    상기 베이스영역이 형성된 웰영역 내에 이온주입공정을 수행하여, 제2 도전형의 에미터 영역과 콜렉터 영역을 형성하는 단계와,
    상기 에미터 영역과 콜렉터 영역 사이를 제외한 반도체 기판 상부에 실리사이드막을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
  2. 제1 항에 있어서, 상기 제1 도전형은 P형이고, 제2 도전형은 N형인 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  3. 제1 항에 있어서, 상기 에미터영역과 콜렉터영역 사이는
    베이스영역으로 작용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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