KR20070069951A - 고전압용 바이씨모스소자의 제조방법 - Google Patents

고전압용 바이씨모스소자의 제조방법 Download PDF

Info

Publication number
KR20070069951A
KR20070069951A KR1020050132659A KR20050132659A KR20070069951A KR 20070069951 A KR20070069951 A KR 20070069951A KR 1020050132659 A KR1020050132659 A KR 1020050132659A KR 20050132659 A KR20050132659 A KR 20050132659A KR 20070069951 A KR20070069951 A KR 20070069951A
Authority
KR
South Korea
Prior art keywords
region
duf
reverse
high voltage
forming
Prior art date
Application number
KR1020050132659A
Other languages
English (en)
Inventor
고광영
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050132659A priority Critical patent/KR20070069951A/ko
Priority to US11/644,202 priority patent/US7579230B2/en
Publication of KR20070069951A publication Critical patent/KR20070069951A/ko
Priority to US12/506,144 priority patent/US7977753B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 고전압용 씨모스소자의 제조방법에 관한 것으로, 본 발명의 고전압용 씨모스소자의 제조방법은 반도체 기판의 소정영역을 패터닝하여, 리버스 DUF영역을 형성하는 단계와, 상기 리버스 DUF영역과 인접한 반도체 기판 내에 DUF영역을 형성하는 단계와, 상기 리버스 DUF영역의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 기판 전면에 에피택셜층을 형성하는 단계와, 상기 DUF영역과 접하는 웰영역을 형성하는 단계를 포함한다.
DUF 영역, 에피택셜층

Description

고전압용 바이씨모스소자의 제조방법{Method for manufacturing a high voltage BICMOS device}
도 1a 내지 도 1c는 종래 기술에 따른 고전압용 바이씨모스소자의 제조방법을 도시한 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 고전압용 씨모스소자의 제조방법을 도시한 공정단면도
<도면의 주요부분에 대한 부호설명>
20: 반도체 기판 22: 제1 폴리실리콘막
24: 유전체막 26: 제2 폴리실리콘막
28a, 28b: 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 고전압용 바이씨모스소자의 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터(Bipolar Transistor)의 콜렉터저항을 낮추고, 바이씨모스 트랜지스터(CMOS Transistor)의 기생 트랜지스터를 억제하기 위해 매몰층인, DUF(diffusion under fill)영역을 형성한다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체소자의 고전압용 바이씨모스소자의 제조방법을 순차적으로 설명하기 위한 공정순서도이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판(10) 상에 패드산화막(12)을 형성하고 반도체기판에 DUF영역을 노출하기 위해 상기 패드산화막(12)의 소정영역에 감광막패턴(14)을 형성한다.
이어, 상기 감광막 패턴(14)을 마스크로 이용하여 상기 반도체 기판의 소정 깊이 및 패드산화막(12)을 식각하여 DUF 영역이 형성될 영역(15)을 정의한다.
이어, 도 1b에 도시된 바와 같이, DUF영역이 형성될 영역(15)이 형성된 반도체기판 전면에 이온주입공정을 수행하여, DUF영역이 형성될 영역(15)에 이온을 주입하고 확산공정을 수행하여, 상기 주입된 이온이 확산되어 DUF영역(16a)을 형성한다. 이어, 상기 감광막 패턴(14)을 제거한다.
마지막으로, 도 1c에 도시된 바와 같이, 상기 패드산화막(12)을 제거하고, DUF영역(16)이 형성된 결과물 상에 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여, DUF영역(16) 상에 에피택셜층(18)을 형성한다. 이어, 상기 에피택셜층(18) 상에 고전압용 웰영역을 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 마스크를 이용하여 에피택셜층(18)에 이온주입한 후 확산공정을 수행하여, 상기 DUF 영역(16)과 접하는 고전압용 웰영역(20)을 형성한다.
한편, 상기 이온 주입된 후 확산공정이 수행되어 형성된 DUF영역(16)은 종방 향으로의 확산뿐만 아니라 횡방향으로 즉, DUF영역이 형성될 영역(15)보다 A(도 1b)정도의 폭으로 확산되고, 더욱이 상기 에피택셜층 형성 공정 및 고전압용 웰영역 형성시 B(도 1c)의 폭으로 더 확산된다.
따라서, 인접한 DUF영역(16)들과의 거리(C)가 갈수록 좁아지게 되고, 이로 인해 소자의 신뢰성을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명은 인접한 DUF영역들과의 거리(C)가 확보되도록 하여 소자의 신뢰성을 향상시키는 고전압용 씨모스소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 고전압용 씨모스소자의 제조방법은 반도체 기판의 소정영역을 패터닝하여, 리버스 DUF영역을 형성하는 단계와, 상기 리버스 DUF영역과 인접한 반도체 기판 내에 DUF영역을 형성하는 단계와, 상기 리버스 DUF영역의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 기판 전면에 에피택셜층을 형성하는 단계와, 상기 DUF영역과 접하는 웰영역을 형성하는 단계를 포함한다.
상기 DUF영역은 상기 리버스 DUF 영역을 덮는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 형성으로 노출된 반도체 기판에 이온주입하는 단계와, 상기 주입된 이온을 확산하는 단계와, 상기 감광막 패턴을 제거하는 단계를 포함하여 형성한다.
상기 웰영역은 이온주입공정을 수행하여 형성되는 고전압용 웰영역이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2e는 본 발명에 따른 고전압용 씨모스소자의 제조방법을 설명하기 위한 단면도들이다.
우선, 도 2a에 도시된 바와 같이, 반도체기판(100) 상에 패드산화막(120)을 형성하고 반도체기판에 리버스(reverse) DUF영역을 형성하기 위해 상기 패드산화막(120)의 소정영역에 제1 감광막패턴(140a)을 형성한다.
이어, 상기 제1 감광막 패턴(140a)을 마스크로 이용하여 상기 반도체 기판의 소정 깊이 및 패드산화막(120)을 식각하여 리버스 DUF 영역(150)을 정의한다.
이어, 도 2b에 도시된 바와 같이, 상기 제1 감광막 패턴(140a)을 제거하고, 상기 리버스 DUF 영역만을 덮는 제2 감광막 패턴(140b)를 형성한다.
상기 제1 감광막 패턴(140a)은 리버스 DUF 영역을 정의하기 위해 형성되고, 상기 제2 감광막 패턴(140b)은 DUF 영역을 정의하기 위해 형성된다.
이어, 도 2c에 도시된 바와 같이, 상기 제2 감광막 패턴(140b)의 형성으로 노출된 반도체기판에 이온주입공정을 수행하여, DUF영역이 형성될 영역에 이온을 주입하고. 연이어 확산공정을 수행하여, 상기 주입된 이온이 확산되어 DUF영역(160)을 형성한다. 이어, 상기 제2 감광막 패턴(140b) 및 패드산화막(120)을 각각 제거한다.
계속, 도 2d에 도시된 바와 같이, 상기 DUF영역(160)이 형성된 기판 전면에 스페이서용 산화막을 형성하고, 이를 식각하여 상기 리버스 DUF영역(150)의 측벽에 스페이서(152)를 형성한다.
마지막으로, 도 2e에 도시된 바와 같이, 상기 스페이서(152)가 형성된 결과물 상에 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여, DUF영역(160)이 형성된 기판 전면에 에피택셜층(180)을 형성한다. 이어, 상기 에피택셜층(180) 상에 고전압용 웰영역을 형성하기 위한 감광막 패턴(미도시)을 형성하고, 이 마스크를 이용하여 에피택셜층(180)에 이온주입한 후 확산공정을 수행하여, 상기 DUF 영역(160)과 접하는 고전압용 웰영역(200)을 형성한다.
한편, 상기 리버스 DUF 영역(150) 및 이 영역의 측벽에 형성된 스페이서(152)로 인해, 상기 DUF영역(160)에 주입된 이온이 인접영역으로 확산되는 것을 방지한다. 따라서, 인접한 DUF영역(160)들간의 거리가 확보된다.
본 발명에 의하면, 상기 리버스 DUF 영역 및 이 영역의 측벽에 형성된 스페이서를 DUF영역과 인접한 반도체 기판 내부에 형성함으로써, 상기 DUF영역에 주입된 이온이 인접영역으로 확산되는 것을 방지하여 인접한 DUF영역들간의 거리가 확보되어, 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판의 소정영역을 패터닝하여, 리버스 DUF영역을 형성하는 단계와,
    상기 리버스 DUF영역과 인접한 반도체 기판 내에 DUF영역을 형성하는 단계와,
    상기 리버스 DUF영역의 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서가 형성된 기판 전면에 에피택셜층을 형성하는 단계와,
    상기 DUF영역과 접하는 웰영역을 형성하는 단계를 포함하는 고전압용 바이씨모스소자의 제조방법.
  2. 제1 항에 있어서, 상기 DUF영역은
    상기 리버스 DUF 영역을 덮는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴의 형성으로 노출된 반도체 기판에 이온주입하는 단계와,
    상기 주입된 이온을 확산하는 단계와,
    상기 감광막 패턴을 제거하는 단계를 포함하여 형성되는 것을 특징으로 하는 고전압용 바이씨모스소자의 제조방법.
  3. 제1 항에 있어서, 상기 웰영역은
    이온주입공정을 수행하여 형성되는 고전압용 웰영역인 것을 특징으로 하는 고전압용 바이씨모스소자의 제조방법.
KR1020050132659A 2005-12-28 2005-12-28 고전압용 바이씨모스소자의 제조방법 KR20070069951A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050132659A KR20070069951A (ko) 2005-12-28 2005-12-28 고전압용 바이씨모스소자의 제조방법
US11/644,202 US7579230B2 (en) 2005-12-28 2006-12-21 High voltage BICMOS device and method for manufacturing the same
US12/506,144 US7977753B2 (en) 2005-12-28 2009-07-20 High voltage BICMOS device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132659A KR20070069951A (ko) 2005-12-28 2005-12-28 고전압용 바이씨모스소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20070069951A true KR20070069951A (ko) 2007-07-03

Family

ID=38192637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132659A KR20070069951A (ko) 2005-12-28 2005-12-28 고전압용 바이씨모스소자의 제조방법

Country Status (2)

Country Link
US (2) US7579230B2 (ko)
KR (1) KR20070069951A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896848B1 (ko) * 2007-12-26 2009-05-12 주식회사 동부하이텍 반도체 소자의 결점 모니터링 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852894B1 (ko) * 2007-01-18 2008-08-19 삼성전자주식회사 반도체 장치의 불순물 영역 형성 방법.

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4290831A (en) * 1980-04-18 1981-09-22 Harris Corporation Method of fabricating surface contacts for buried layer into dielectric isolated islands
JPS6081839A (ja) * 1983-10-12 1985-05-09 Fujitsu Ltd 半導体装置の製造方法
US4979010A (en) * 1986-07-16 1990-12-18 Texas Instruments Incorporated VLSI self-aligned bipolar transistor
US6828649B2 (en) * 2002-05-07 2004-12-07 Agere Systems Inc. Semiconductor device having an interconnect that electrically connects a conductive material and a doped layer, and a method of manufacture therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896848B1 (ko) * 2007-12-26 2009-05-12 주식회사 동부하이텍 반도체 소자의 결점 모니터링 방법

Also Published As

Publication number Publication date
US20090278205A1 (en) 2009-11-12
US7977753B2 (en) 2011-07-12
US20070145532A1 (en) 2007-06-28
US7579230B2 (en) 2009-08-25

Similar Documents

Publication Publication Date Title
KR100790261B1 (ko) 디모스 소자 제조 방법
KR100672681B1 (ko) 바이폴라 트랜지스터의 제조방법
KR20070069951A (ko) 고전압용 바이씨모스소자의 제조방법
KR100592705B1 (ko) 자기 정렬 바이폴라 트랜지스터 형성 방법
KR100906557B1 (ko) 반도체소자 및 그 제조방법
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR100672682B1 (ko) 바이폴라트랜지스터의 제조방법
KR100650900B1 (ko) 반도체 소자 제조 방법
KR100809332B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR100672683B1 (ko) 바이폴라트랜지스터의 제조방법
KR100470721B1 (ko) 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법
KR100710196B1 (ko) 바이폴라트랜지스터의 제조방법
CN112289861B (zh) 半导体结构及其制造方法
KR20000003936A (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
CN106992123A (zh) 横向扩散金属氧化半导体元件及其制造方法
KR100905165B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100668734B1 (ko) 반도체 소자의 제조방법
KR100261166B1 (ko) 반도체 소자의 제조 방법
KR100266689B1 (ko) 고전압 수평 확산 모스 트랜지스터 제조방법
KR101077057B1 (ko) 바이폴라 접합 트랜지스터의 제조방법
KR100720259B1 (ko) 반도체 소자의 형성 방법
KR100876831B1 (ko) 반도체 소자의 형성 방법
KR20060079608A (ko) 반도체 소자의 제조 방법
KR100625392B1 (ko) 반도체소자의 제조방법
KR101169684B1 (ko) 반도체 소자의 트랜지스터 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid