KR100876831B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 게이트 패턴을 형성한 후 선택적 에피택셜 성장 공정을 진행하는 소스/드레인 영역을 층간절연막 패턴을 이용하여 한정하여 게이트 스페이서와 실리콘 상승부 사이의 패싯(facet)을 방지하고 실리콘 상승부가 횡방향으로 성장하는 것을 방지하여 이웃하는 트랜지스터들의 실리콘 상승부가 단락(short)되는 것을 방지할 수 있는 반도체 소자 형성방법을 개시한다.
트랜지스터, SEG, 게이트 스페이서, 패싯(facet), 단락(short)

Description

반도체 소자의 형성 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
2: 반도체 기판 4: 활성영역
6: 소자 분리막 8: 게이트 산화막
10: 폴리 실리콘층 12: 게이트 전도층
14: 하드마스크층 16: 게이트 패턴
18: 질화막 20: 게이트 스페이서
22: 층간 절연막 23: 층간 절연막 패턴
24: 감광막 25: 감광막 패턴
26: 실리콘 상승부
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 게이트 패턴을 형성한 후 선택적 에피택셜 성장 공정을 진행하는 소스/드레인 영역을 층간절연막 패턴을 이용하여 한정하여 게이트 스페이서와 실리콘 상승부 사이의 패싯(facet)을 방지하고 실리콘 상승부가 횡방향으로 성장하는 것을 방지하여 이웃하는 트랜지스터들의 실리콘 상승부들이 단락(short)되는 것을 방지할 수 있는 반도체 소자 형성방법에 관한 것이다.
반도체 소자가 고집적화, 고성능화됨에 따라 트랜지스터의 채널 길이가 감소되어 단 채널 효과(Short Channel Effect)로 인한 소자 특성이 저하되는 문제점이 발생하였다.
이를 개선하기 위해 상승한 소스/드레인 영역을 형성하는 방법을 사용한다. 여기서, 상승한 소스/드레인 영역을 형성하는 방법은 선택적 에피택셜 성장 공정(Selective Epitaxial Growth)을 이용한다.
그러나, 선택적 에피택셜 성장 공정이 게이트 스페이서를 형성한 후 실리콘 활성 영역이 노출될 때 이루어지기 때문에, 게이트 스페이서와 상승한 소스/드레인 영역 사이에 패싯(Facet)이 발생한다.
이러한 패싯은 소스/드레인 영역을 접합 영역으로 형성하기 위한 이온 주입 시 이온 주입이 일정하게 되지 못하여 소자 특성을 열화시키는 문제점이 발생한다.
또한, 선택적 에피택셜 성장 공정이 진행되면 소스/드레인영역이 횡방향으로 성장하여 트랜지스터들 사이의 간격이 좁은 경우 이웃한 트랜지스터의 소스/드레인 영역과 단락(short)되는 문제점이 발생한다.
본 발명은 게이트 스페이서와 실리콘 상승부 사이의 패싯(facet)을 방지할 수 있는 반도체 소자의 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 실리콘 상승부가 횡방향으로 성장하는 것을 방지하여 이웃하는 트랜지스터들의 실리콘 성장부들이 단락(short)되는 것을 방지할 수 있는 반도체 소자 형성방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 소자 형성 방법은
반도체 기판 상부에 게이트를 형성하는 단계;
상기 게이트 측벽에 게이트 스페이서를 형성하는 단계;
상기 게이트를 포함하는 전면 상부에 층간 절연막을 형성하는 단계;
소스/드레인 영역을 정의하는 노광 마스크를 이용하여 상기 층간 절연막을 식각하여 상기 반도체 기판을 노출시키는 단계; 및
선택적 에피택셜 성장 공정을 이용하여 상기 소스/드레인 영역에 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트는 폴리층, 도전층 및 하드 마스크층을 포함하는 게이트 전극을 포함하고,
상기 게이트 스페이서는 상기 하드마스크층과 동일한 물질층을 포함하고,
상기 게이트 스페이서를 구성하는 물질층이 상기 하드마스크층 상부에 잔류하고,
상기 게이트 스페이서를 형성하는 단계는
상기 게이트를 포함하는 전면 상부에 질화막층을 형성하는 단계; 및
상기 질화막층을 전면 식각하여 상기 게이트 스페이서를 형성하는 단계를 포함하고,
상기 층간 절연막을 형성하는 단계는 상기 게이트의 상부가 노출될 때까지 평탄화 공정을 수행하는 단계를 더 포함하고,
상기 소스/드레인 영역에 대응하는 상기 활성영역을 노출시키는 단계는
상기 게이트를 포함하는 상기 층간절연막 상부에 감광막을 형성하는 단계;
상기 소스/드레인 영역을 정의하는 노광 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 통해 상기 소스/드레인 영역을 정의하는 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각 마스크로 상기 층간 절연막을 식각하는 단계를 포함하고,
상기 층간 절연막을 식각하는 단계에서 상기 게이트 스페이서는 부분식각되어 상기 노출된 활성영역에 대하여 수직으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형 태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 게이트 패턴을 형성한 후 선택적 에피택셜 성장 공정을 진행하는 실리콘 상승부를 층간절연막 패턴을 이용하여 한정하여 게이트 스페이서와 실리콘 상승부 사이의 패싯(facet)을 방지하고 실리콘 상승부가 횡방향으로 성장하는 것을 방지하여 이웃하는 트랜지스터들의 상승부들이 단락(short)되는 것을 방지할 수 있는 반도체 소자 형성방법을 개시한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다. 여기서, (i)은 게이트의 길이 방향에 대해 수직인 방향으로 절단한 단면도이고, (ii)는 게이트의 길이 방향에 대해 수평인 방향으로 절단한 단면도이다.
도 1a의 (i) 및 (ii)를 참조하면, 반도체 기판(2) 상부에 활성 영역(4)을 정의하는 소자 분리막(6)을 형성한다.
도 1b를 참조하면, 활성 영역(4)을 포함하는 소자 분리막(6) 상부에 게이트 산화막(8), 폴리 실리콘층(10), 게이트 도전층(12) 및 하드마스크층(14)을 순차적으로 형성한다.
도 1c를 참조하면, 게이트를 정의하는 마스크를 이용하여 게이트 산화막(8), 폴리 실리콘층(10), 게이트 전도층(12) 및 하드 마스크층(14)을 선택 식각하여 게이트 패턴(16)을 형성한다.
도 1d를 참조하면, 게이트 패턴(16)을 포함한 전면 상부에 질화막(18)을 형성한다.
도 1e를 참조하면, 질화막(18)에 대한 전면 식각 및 세정 공정을 통해 게이트 스페이서(20)를 형성한다. 이때, 질화막(18)이 상기 게이트 패턴(16)의 하드마스크층(14) 상부에 잔류할 수 있다. 여기서, 게이트 스페이서(20)는 하드마스크층(14)의 물질과 동일한 물질로 형성한다.
도 1f의 (i) 및 (ii)를 참조하면, 게이트 스페이서(20)을 포함한 전면 상부에 층간 절연막(22)을 형성하고, 게이트 패턴(16)의 하드마스크층(14)이 노출될 때까지 평탄화 공정을 수행한다.
게이트 패턴(16)을 포함하는 층간 절연막(22) 상부에 감광막(24)을 형성한다.
도 1g의 (i) 및 (ii)를 참조하면, 감광막(24)에 대한 사진 식각 공정을 통해 선택적 에피택셜 성장 공정을 수행하는 영역을 정의하는 감광막 패턴(25)을 형성한다.
도 1h의 (i) 및 (ii)를 참조하면, 감광막 패턴(25)을 식각 마스크로 층간 절연막(22)을 식각하여 층간 절연막 패턴(23)을 형성하여 선택적 에피택셜 성장 공정을 수행하는 영역의 활성 영역(4)이 노출되고, 감광막 패턴(25)이 제거된다. 이때, 게이트 스페이서(20)가 부분 식각되어 선택적 에피택셜 성장 공정을 수행하는 영역에 대해 수직으로 형성된다.
도 1i의 (i) 및 (ii)를 참조하면, 노출된 활성 영역(4)에 대해 선택적 에피 택셜 성장 공정이 수행되어 실리콘 상승부(26)를 형성한다.
본 발명은 층간 절연막 패턴(23) 및 게이트 스페이서(20)에 의해 선택적 에피택셜 성장 공정이 수행되는 영역이 한정되고, 이웃하는 트랜지스터들의 실리콘 상승부들(26)이 서로 전기적으로 절연되어 단락(short)을 방지할 수 있다.
또한, 게이트 스페이서(20) 및 층간 절연막 패턴(23)이 선택적 에피택셜 성장 공정이 수행되는 영역에 대해 수직으로 형성되어 있기 때문에, 패싯(facet) 현상을 방지할 수 있다. 따라서, 실리콘 상승부(26)를 접합 영역인 소스/드레인으로 사용하기 위한 이온 주입 공정을 수행할 때, 이온이 주입되는 깊이를 일정하게 제어할 수 있어 트랜지스터의 특성을 향상시킬 수 있다.
상기한 바와 같이, 본 발명은 게이트 패턴을 형성한 후 선택적 에피택셜 성장 공정을 진행하는 실리콘 상승부를 층간 절연막 패턴을 이용하여 한정하여 게이트 스페이서와 실리콘 상승부 사이의 패싯(facet)을 방지하고, 실리콘 상승부가 횡방향으로 성장하는 것을 방지하여 이웃하는 트랜지스터의 실리콘 상승부들이 단락(short)되는 것을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 기판 상부에 게이트를 형성하는 단계;
    상기 게이트 측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트를 포함하는 전면 상부에 층간 절연막을 형성한 후, 상기 게이트의 상부가 노출될 때까지 평탄화 공정을 수행하는 단계;
    소스/드레인 영역을 정의하는 노광 마스크를 이용하여 상기 층간 절연막을 식각하여 상기 반도체 기판을 노출하는 단계; 및
    선택적 에피택셜 성장 공정을 이용하여 상기 소스/드레인 영역에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트는 폴리층, 도전층 및 하드마스크층을 포함하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 게이트 스페이서는 상기 하드마스크층과 동일한 물질층을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 게이트 스페이서를 구성하는 물질층이 상기 하드마스크층 상부에 잔류하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서, 상기 게이트 스페이서를 형성하는 단계는
    상기 게이트를 포함하는 전면 상부에 질화막층을 형성하는 단계; 및
    상기 질화막층을 전면 식각하여 상기 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서, 상기 소스/드레인 영역을 정의하는 노광 마스크를 이용하여 상기 층간 절연막을 식각하여 상기 반도체 기판을 노출하는 단계는
    상기 게이트를 포함하는 상기 층간절연막 상부에 감광막을 형성하는 단계;
    상기 소스/드레인 영역을 정의하는 노광 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 통해 상기 소스/드레인 영역을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 층간 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 게이트 스페이서는 상기 층간 절연막을 식각하는 단계에서 측벽이 부분식각 되어 노출된 상기 반도체 기판에 대하여 수직으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Publication number Priority date Publication date Assignee Title
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KR20010003652A (ko) * 1999-06-24 2001-01-15 김영환 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법
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