KR100799112B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 융기된 소스/드레인(elevated source/drain : ESD) 구조를 갖는 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 본 발명에 의한 트랜지스터 제조 방법은 반도체 기판을 선택적으로 소정 깊이 식각하여 리세스부와 돌출부를 형성하는 단계; 상기 리세스부 내에 게이트 구조물을 형성하는 단계; 및 상기 반도체 기판의 돌출부에 소스/드레인 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조방법은 반도체 기판을 식각하여 형성된 리세스 내에 게이트 구조물을 형성하는 방식으로 ESD 구조의 트랜지스터를 제조함으로써 공정의 신뢰성을 확보할 수 있고 공정의 단순화가 가능하다.
ESD(elevated source/drain) 트랜지스터, 리세스, 게이트 구조물
Description
도1a 내지 도1c는 종래 기술에 따른 ESD 구조를 갖는 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 ESD 구조를 갖는 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 마스크 패턴
23 : 게이트 절연막 24 : 폴리실리콘막
25 : 금속 실리사이드막 26 : 게이트 하드마스크용 질화막
27 : 버퍼 산화막 28 : 게이트 스페이서
29 : 소스/드레인 영역 200a : 돌출부
200b : 리세스부 210 : 게이트 패턴 220 : 게이트 구조물
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 융기된 소스/드레인(elevated source/drain : ESD) 구조를 갖는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 트랜지스터의 크기가 점점 감소되면서 게이트의 유효 채널 길이(effective channel length)가 감소되어 단채널 효과(short channel effect)와 같은 문제점이 발생하고 있다.
이러한 문제를 해결하기 위하여 융기된 소스/드레인(이하, ESD) 구조를 갖는 트랜지스터에 대한 연구가 활발히 이루어지고 있다. 일반적으로 ESD 구조의 트랜지스터를 제조하기 위해서 선택적 에피택셜 성장(selective epitaxial growth : SEG) 방법을 이용하고 있다. 이하, 도1a 내지 도1c를 참조하여 좀더 상세히 설명하기로 한다.
도1a 내지 도1c는 종래 기술에 따른 ESD 구조를 갖는 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 실리콘 기판(11) 상에 게이트 절연막(12)을 형성한다.
이어서, 게이트 절연막(12) 상에 폴리실리콘막(13) 및 금속 실리사이드막(14)이 적층된 게이트 전극용 도전막을 형성하고, 금속 실리사이드막(14) 상에 게이트 하드마스크용 질화막(15)을 형성한다.
이어서, 마스크 및 식각 공정으로 게이트 하드마스크용 질화막(15), 금속 실리사이드막(14) 및 폴리실리콘막(13)을 패터닝하여 게이트 패턴(110)을 형성한다.
이어서, 게이트 패턴(110)의 측벽에 버퍼(buffer) 산화막(16)을 형성한다.
이어서, 버퍼 산화막(16)을 포함하는 결과물의 전면에 게이트 스페이서(gate spacer)를 구성하는 질화막을 형성한 후, 스페이서 식각(spacer etch) 공정을 수행하여 게이트 스페이서(17)를 형성한다. 이때, 게이트 패턴(110), 버퍼 산화막(16) 및 게이트 스페이서(17) 하부의 게이트 절연막(12) 외의 게이트 절연막은 스페이서 식각에 의해 제거되어 반도체 기판(11)이 노출된다.
게이트 패턴(110), 버퍼 산화막(16), 게이트 스페이서(17) 및 그 하부의 게이트 절연막(12)을 이하, 게이트 구조물(120)이라 한다.
도1b에 도시된 바와 같이, 노출된 기판(11)에 대해 선택적 에피택셜 성장(이하, SEG)을 수행하여 소스/드레인 예정 영역에 실리콘층(18)이 형성되도록 한다.
이어서, SEG가 완료된 결과물에 소스/드레인 이온주입을 수행한다.
도1c에 도시된 바와 같이, 소스/드레인 이온주입 수행 결과 소스/드레인 예정 영역에 불순물이 도핑되어 소스/드레인 영역(19)이 형성된다. 이때, 소스/드레인 예정 영역에는 SEG에 의한 실리콘층(18)이 형성되어 있으므로 이온주입의 조건(예를 들어, 가속 전압)에도 불구하고 실리콘 기판(11)에 얕은 접합을 형성할 수 있다.
이어서, 열처리 공정을 수행하여 이온주입된 불순물을 활성화시킴으로써 ESD 구조를 갖는 트랜지스터가 제조된다.
그러나, 이러한 종래 기술에 따른 ESD 구조의 트랜지스터 제조시 다음과 같은 문제점이 발생한다.
ESD 구조의 형성 즉, 소스/드레인 영역이 융기되도록 하기 위해서는, 게이트 절연막(12) 하부의 반도체 기판(11) 표면(surface)이 게이트 절연막(12)보다 높게 위치되어야 하므로 이를 위하여 SEG 방법으로 실리콘 기판(11) 상에 실리콘층(18)을 성장시키고 있다. 그러나, SEG 방법으로 실리콘층(18)을 성장시키는 것은 많은 시간이 소요되며 양질의 크리스탈(crystal) 실리콘층으로 만들기도 어렵다.
따라서, 이러한 SEG 방법의 문제점을 극복하면서 단채널 효과를 해결할 수 있는 ESD 구조의 트랜지스터 제조 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기판을 식각하여 형성된 리세스(recess) 내에 게이트 구조물을 형성하는 방식으로 ESD 구조의 트랜지스터를 제조함으로써 공정의 신뢰성을 확보할 수 있고 공정의 단순화가 가능한 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기 판을 선택적으로 소정 깊이 식각하여 리세스부와 돌출부를 형성하는 단계; 상기 리세스부 내에 게이트 구조물을 형성하는 단계; 및 상기 반도체 기판의 돌출부에 소스/드레인 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 ESD 구조를 갖는 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 구조물이 형성될 영역을 리세스시키기 위한 마스크 패턴(22)을 형성한다.
이어서, 마스크 패턴(22)을 식각 베리어로 반도체 기판(21)을 식각하여 돌출부(200a)와 리세스부(200b)를 형성한다. 이 리세스부(200b)에는 측벽 스페이서를 포함하는 게이트 구조물이 형성될 것이므로 리세스부(200b) 내의 게이트 구조물 일부는 반도체 기판(21)의 표면보다 아래에 위치하게 된다.
이어서, 마스크 패턴(22)을 제거한다.
도2b에 도시된 바와 같이, 리세스부(200b)를 포함하는 반도체 기판(21) 상에 게이트 절연막(23)을 형성한다.
이어서, 게이트 절연막(23) 상에 폴리실리콘막(24) 및 금속 실리사이드막(25)이 적층된 게이트 전극용 도전막을 형성하고, 금속 실리사이드막(25) 상에 게이트 하드마스크용 질화막(26)을 형성한다.
도2c에 도시된 바와 같이, 마스크 및 식각 공정으로 게이트 하드마스크용 질화막(26), 금속 실리사이드막(25) 및 폴리실리콘막(24)을 패터닝하여 게이트 패턴(210)을 형성한다.
이어서, 게이트 패턴(210)의 측벽에 버퍼 산화막(27)을 형성한다.
이어서, 버퍼 산화막(27)을 포함하는 결과물의 전면에 게이트 스페이서를 구성하는 질화막을 형성한 후, 스페이서 식각 공정을 수행하여 게이트 스페이서(28)를 형성한다. 이때, 스페이서 식각 공정은 게이트 스페이서를 구성하는 질화막이 리세스부(200b) 내에만 존재하여 반도체 기판(21)의 돌출부(200a)가 노출될 때까지 수행된다. 게이트 패턴(210), 버퍼 산화막(27) 및 게이트 스페이서(28) 하부의 게이트 절연막(23) 외의 게이트 절연막은 스페이서 식각에 의해 제거된다.
게이트 패턴(210), 버퍼 산화막(27), 게이트 스페이서(28) 및 그 하부의 게이트 절연막(23)을 이하, 게이트 구조물(220)이라 한다. 전술한 스페이서 식각 공정에 의하여 이 게이트 구조물(220)은 리세스부(200b) 내에 형성된다.
이어서, 게이트 구조물(220)을 포함하는 결과물에 대해 소스/드레인 이온주입 공정을 수행한다. 이러한 소스/드레인 이온주입은 리세스부(200b)의 바닥면(점선 참조)보다 깊은 곳을 타겟으로 하여 수행된다.
도2d에 도시된 바와 같이, 소스/드레인 이온주입 수행 결과 돌출부(200b)에는 불순물이 도핑되어 소스/드레인 영역(29)이 형성된다. 소스/드레인 영역(29)은 리세스부(200b)의 바닥면보다 더 깊게 형성된다. 이어서, 열처리 공정을 수행하여 이온주입된 불순물을 활성화시킴으로써 ESD 구조를 갖는 트랜지스터가 제조된다.
전술한 도2a 내지 도2d에 도시된 공정을 통하여 트랜지스터를 제조하면, SEG 방법에서와 같이 별도의 실리콘층을 성장시키는 것이 아니라 반도체 기판(21)을 간단히 식각하여 소스/드레인 영역을 융기시키는 효과를 얻을 수 있어 공정 시간의 감소 및 공정 단순화가 이루어진다. 또한, SEG 방법에 의해 성장된 실리콘층은 양질의 크리스탈 실리콘층으로 만들어지기 어려우나 본 발명에서는 반도체 기판(21) 층을 그대로 소스/드레인 영역 형성에 이용하므로 공정의 신뢰성을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조방법은, 반도체 기판을 식각하여 형성된 리세스 내에 게이트 구조물을 형성하는 방식으로 ESD 구조의 트랜지스터를 제조함으로써 공정의 신뢰성을 확보할 수 있고 공정의 단순화가 가능하다.
Claims (6)
- 반도체 기판을 선택적으로 소정 깊이 식각하여 리세스부와 돌출부를 형성하는 단계;상기 리세스부 내에 게이트 구조물을 형성하는 단계; 및상기 반도체 기판의 돌출부에 소스/드레인 이온주입을 수행하여 소스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 구조물은,게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴, 버퍼 산화막, 게이트 스페이서 및 그 하부의 게이트 절연막을 포함하는트랜지스터 제조방법.
- 제2항에 있어서,상기 게이트 전극은 폴리실리콘막 및 금속 실리사이드막이 적층된 구조를 갖고 ,상기 게이트 하드마스크는 질화막인트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 구조물 형성 단계는,상기 리세스부를 포함하는 상기 반도체 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극 및 게이트 하드마스크를 순차적으로 형성하는 단계;상기 게이트 전극 및 상기 게이트 하드마스크를 패터닝하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴 양 측벽에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막 양 측벽에 게이트 스페이서를 형성하는 단계를 포함하는트랜지스터 제조방법.
- 제4항에 있어서,상기 게이트 스페이서 형성 단계는,상기 버퍼 산화막이 형성된 결과물의 전면에 게이트 스페이서용 질화막을 형 성하는 단계; 및상기 게이트 스페이서용 질화막을 스페이서 식각하되, 상기 게이트 스페이서용 질화막이 상기 리세스부 내에만 존재할 때까지 식각하는 단계를 포함하는트랜지스터 제조방법.
- 제1항에 있어서,상기 소스/드레인 이온주입은 상기 리세스부의 바닥면보다 깊은 곳을 타겟으로 수행되는트랜지스터 제조방법.
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