KR101107204B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents

반도체 소자의 트랜지스터 형성 방법 Download PDF

Info

Publication number
KR101107204B1
KR101107204B1 KR1020080135584A KR20080135584A KR101107204B1 KR 101107204 B1 KR101107204 B1 KR 101107204B1 KR 1020080135584 A KR1020080135584 A KR 1020080135584A KR 20080135584 A KR20080135584 A KR 20080135584A KR 101107204 B1 KR101107204 B1 KR 101107204B1
Authority
KR
South Korea
Prior art keywords
transistor
forming
trench
source
semiconductor device
Prior art date
Application number
KR1020080135584A
Other languages
English (en)
Other versions
KR20100077592A (ko
Inventor
신민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080135584A priority Critical patent/KR101107204B1/ko
Priority to US12/492,939 priority patent/US8062948B2/en
Publication of KR20100077592A publication Critical patent/KR20100077592A/ko
Priority to US13/277,751 priority patent/US8329550B2/en
Application granted granted Critical
Publication of KR101107204B1 publication Critical patent/KR101107204B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로서, 본 발명의 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 양측의 반도체 기판을 제1 깊이까지 식각하여 제1 트렌치를 형성하는 단계; 제1 도전형의 도펀트를 이온주입하여 상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계; 상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판을 상기 제1 깊이보다 더 깊은 제2 깊이까지 식각하여 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치 내에 에피택셜층을 성장시키는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 에피택셜층을 성장시키기 전에 소스/드레인 영역을 먼저 형성하되, 반도체 기판을 식각하여 트렌치를 형성한 상태에서 상기 소스/드레인 영역의 형성을 수행함으로써, 소스/드레인 영역의 깊이를 충분히 깊게 하면서 소스/드레인 영역의 측면과 게이트 패턴이 오버랩되는 정도를 감소시켜 트랜지스터의 누설 전류 특성을 향상시키고 단채널 효과를 방지할 수 있다.
트랜지스터, PMOS, 소스/드레인 영역, 에피택셜층

Description

반도체 소자의 트랜지스터 형성 방법{METHOD FOR FORMING TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 좁은 면적에서도 높은 전류 구동 능력 및 단채널 마진(short channel margin)을 확보할 수 있는 트랜지스터를 제조하는 것이 매우 중요한 문제로 대두되고 있다.
최근 높은 전류 구동 능력을 확보하기 위하여 캐리어(carrier)의 이동도(mobility)를 증가시키기 위한 연구가 활발히 이루어지고 있다. 즉, 게이트 하부의 채널 영역에 소정 스트레스를 인가하여 캐리어의 이동도를 증가시킴으로써 트랜지스터의 커런트(current) 특성을 향상시키고자 하는 것이다. 이를 위하여 다양한 트랜지스터 구조 및 제조 방법이 제시되고 있으며, 아래의 도1a 내지 도1d는 그 중 하나의 예를 보여주고 있다.
도1a 내지 도1d는 종래 기술에 따른 PMOS 트랜지스터의 제조 방법 및 구조를 설명하기 위한 도면이다.
도1a에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(11)을 형성하여 반도체 기판(10)의 활성영역을 한정한다.
이어서, 반도체 기판(10) 상에 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴(12)을 형성하고, 게이트 패턴(12)의 양측벽에 게이트 스페이서(13)를 형성한다.
도1b에 도시된 바와 같이, 게이트 스페이서(13) 양측의 반도체 기판(10)을 소정 깊이까지 식각하여 게이트 스페이서(13) 양측의 반도체 기판(10) 내에 트렌치(T)를 형성한다.
도1c에 도시된 바와 같이, 트렌치(T)의 측벽 및/또는 바닥을 씨드층으로 이용하여 트렌치(T) 내에 에피택셜층(epitaxial layer, 14)을 성장시킨다.
여기서, 에피택셜층(14)은 반도체 기판(10)의 채널 영역에 스트레스를 인가하기 위한 것이다. 본 예의 PMOS 트랜지스터의 경우, 다수 캐리어인 정공의 이동도를 증가시키기 위하여 채널 영역에 평행한 방향으로 압축 스트레스가 인가되어야 하기 때문에, 에피택셜층(14)은 반도체 기판(10)의 격자 상수보다 큰 격자 상수를 갖는 물질로 이루어진다. 예를 들어, 반도체 기판(10)이 Si 기판인 경우, 에피택셜층(14)은 SiGe 에피택셜층인 것이 바람직하다.
도1d에 도시된 바와 같이, 소스/드레인 영역 형성을 위하여 보론(boron, B)과 같은 P형 도펀트(dopant)를 이온주입함으로써 초기 소스/드레인 영역(15)을 형 성한다.
도1e에 도시된 바와 같이, 도펀트 활성화를 위한 열처리를 수행한다. 그 결과 도펀트가 확산되어 최종 소스/드레인 영역(15´)이 형성됨으로써, 본 도면에 도시된 구조를 갖는 PMOS 트랜지스터가 형성된다.
그러나, 이와 같은 PMOS 트랜지스터 제조 방법 및 구조를 이용하는 경우, 다음과 같은 문제점이 발생한다.
SiGe와 같은 에피택셜층(14)을 성장시키는 경우에 있어서, 에피택셜층(14)은 균일하게 성장되는 것이 아니고 가운데가 불룩 솟은 형상을 갖도록 성장된다(도1c내지 도1e 참조). 이와 같은 에피택셜층(14)의 형상 때문에, 후속 공정으로 소스/드레인 영역 형성을 위한 도펀트를 이온주입하는 경우, 게이트 패턴(12)의 에지(edge) 쪽으로 이온주입되는 도펀트가 다른 곳에 비하여 상대적으로 많게 된다(도1d 참조). 따라서, 후속 공정으로 열처리를 수행하여 도펀트를 확산시킨 경우의 최종 소스/드레인 영역(15´)의 프로파일을 살펴보면, 도펀트의 측면 확산이 활발하여 최종 소스/드레인 영역(15´)의 측면이 게이트 패턴(12)의 하부까지 침투하는 반면, 최종 소스/드레인 영역(15´)의 바닥면은 그 깊이가 상대적으로 얕은 것을 알 수 있다.
상기와 같이 최종 소스/드레인 영역(15´)의 측면이 게이트 패턴(12)의 하부까지 침투하는 경우에는, 트랜지스터의 단채널 마진이 열화되고 특히, DIBL(Drain Induced Barrier Lowering) 특성이 열화되는 문제가 있다.
또한, 최종 소스/드레인 영역(15´)의 바닥면의 깊이가 얕은 경우에는, 반도 체 기판(10)과 에피택셜층(14) 사이의 계면의 결함(defect)으로 인한 누설 전류 특성이 열화되는 문제가 있다.
따라서, 이러한 문제를 해결할 수 있는 새로운 트랜지스터 형성 방법이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 에피택셜층을 성장시키기 전에 소스/드레인 영역을 먼저 형성하되, 반도체 기판을 식각하여 트렌치를 형성한 상태에서 상기 소스/드레인 영역의 형성을 수행함으로써, 소스/드레인 영역의 깊이를 충분히 깊게 하면서 소스/드레인 영역의 측면과 게이트 패턴이 오버랩되는 정도를 감소시켜 트랜지스터의 누설 전류 특성을 향상시키고 단채널 효과를 방지할 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 형성 방법은, 반도체 기판 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물 양측의 반도체 기판을 제1 깊이까지 식각하여 제1 트렌치를 형성하는 단계; 제1 도전형의 도펀트를 이온주입하여 상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판내에 소스/드레인 영역을 형성하는 단계; 상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판을 상기 제1 깊이보다 더 깊은 제2 깊이까지 식각하여 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치 내에 에피택셜층을 성장시키는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법은, 에피택셜층을 성장시키기 전에 소스/드레인 영역을 먼저 형성하되, 반도체 기판을 식각하여 트렌치를 형성한 상태에서 상기 소스/드레인 영역의 형성을 수행함으로써, 소스/드레인 영역의 깊이를 충분히 깊게 하면서 소스/드레인 영역의 측면과 게이트 패턴이 오버랩되는 정도를 감소시켜 트랜지스터의 누설 전류 특성을 향상시키고 단채널 효과를 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2h는 본 발명의 일실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 도면이다. 특히, 본 도면은 에피택셜 성장 방법을 이용하는 PMOS 트랜지스터의 형성 방법에 관한 것이다.
도2a에 도시된 바와 같이, 반도체 기판(20)에 소자분리막(21)을 형성하여 반도체 기판(20)의 활성영역을 한정한다.
이어서, 반도체 기판(20) 상에 게이트 절연막, 게이트 전극 및 게이트 하드마스크가 적층된 게이트 패턴(22)을 형성하고, 게이트 패턴(22)의 양측벽에 게이트 스페이서(23)를 형성한다.
도2b에 도시된 바와 같이, 게이트 스페이서(23) 양측의 반도체 기판(20)을 제1 깊이(d1)까지 식각하여 게이트 스페이서(23) 양측의 반도체 기판(20) 내에 제1 트렌치(T1)를 형성한다. 여기서, 제1 깊이(d1)는 50~500Å 사이의 값을 갖는 것이 바람직하다.
여기서, 제1 트렌치(T1)는 종래 기술에서와 같이 에피택셜층 성장을 위한 것이 아니라, 후속 소스/드레인 영역 형성을 위한 것이다. 이러한 제1 트렌치(T1)를 형성하는 것은 후속 소스/드레인 영역의 깊이를 충분히 깊게 함으로써, 반도체 기판(20)과 후속 에피택셜층 사이 계면의 결함으로 인한 누설 전류 특성을 향상시키고자 함이다. 이에 대하여는 해당 부분에서 다시 설명하기로 한다.
도2c에 도시된 바와 같이, 게이트 패턴(22) 및 게이트 스페이서(23)와 제1 트렌치(T1)가 형성된 결과물의 전면 상에 소정 물질막(24)을 형성한 후, 도2d에 도시된 바와 같이, 물질막(24)을 이방성 식각하여 제1 트렌치(T1) 측벽 및/또는 게이트 스페이서(23) 측벽에 물질막 스페이서(24a)를 형성한다.
여기서, 물질막 스페이서(24a)는 후속 소스/드레인 영역 형성 시 도펀트가 측면 확산되어 게이트 패턴(22) 하부로 침투하는 정도를 감소시키기 위하여 추가적으로 형성되는 것으로서, 본 공정은 생략될 수도 있다. 이 물질막 스페이서(24a)는 질화막으로 이루어지는 것이 바람직하다.
도2e에 도시된 바와 같이, 소스/드레인 영역 형성을 위하여 보론(boron, B)과 같은 P형 도펀트를 이온주입하고 도펀트 활성화를 위하여 RTA(Rapid Thermal Annealing)와 같은 열처리 공정을 수행함으로써, 소스/드레인 영역(25)을 형성한 다.
전술한 바와 같이, 이미 제1 트렌치(T1)가 형성된 반도체 기판(20)에 대하여 소스/드레인 영역(25) 형성을 위한 도펀트 이온주입 및 열처리 공정을 수행하기 때문에, 소스/드레인 영역(25)의 깊이를 채널 영역의 깊이에 비하여 충분히 깊게 할 수 있어 누설 전류 특성을 향상시킬 수 있다.
또한, 종래 기술에서와 같이 불균일한 에피택셜층이 성장된 후 소스/드레인 영역을 형성하는 것이 아니라, 에피택셜층 성장 전에 깊이가 균일한 제1 트렌치(T1)가 구비된 반도체 기판(20) 내에 소스/드레인 영역(25)을 형성하기 때문에, 종래 기술에 비하여 소스/드레인 영역(25)의 측면이 게이트 패턴(22)의 하부까지 침투하는 정도가 감소한다. 즉, 게이트 패턴(22)과 소스/드레인 영역(25)이 오버랩(overlap)되는 정도가 감소한다. 따라서, 트랜지스터의 단채널 마진이 개선되고 특히, DIBL 특성이 개선된다.
도2f에 도시된 바와 같이, 잔류하는 물질막 스페이서(24a)를 제거한 후, 비소(arsenic, As)와 같은 N형 도펀트를 경사 이온주입하는 카운터 도핑(counter doping)을 수행함으로써, 소스/드레인 영역(25)의 표면 영역에 카운터 도핑 영역(26)을 형성한다.
여기서, 소스/드레인 영역(25)의 표면 영역에 카운터 도핑 영역(26)을 형성하는 공정은 생략될 수도 있다.
도2g에 도시된 바와 같이, 제1 트렌치(T1)가 구비된 게이트 스페이서(23) 양측의 반도체 기판(20)을 제2 깊이(d2)까지 식각하여 게이트 스페이서(23) 양측의 반도체 기판(20) 내에 제1 트렌치(T1)보다 좀더 깊은 깊이의 제2 트렌치(T2)를 형성한다. 여기서, 제2 깊이(d2)는 제1 깊이(d1)보다 큰 값을 갖는 것을 전제로, 100~1000Å 사이의 값을 갖는 것이 바람직하다.
여기서, 제2 트렌치(T2)는 후속 에피택셜층 성장을 위한 것이다.
도2h에 도시된 바와 같이, 제2 트렌치(T2)의 측벽 및/또는 바닥을 씨드층으로 이용하여 제2 트렌치(T2) 내에 에피택셜층(27)을 성장시킨다. 이때, 에피택셜층(27)의 성장 단계 동안, 소스/드레인 영역(25) 형성을 위한 P형 불순물(예컨대, 보론)이 인시튜(In-situ)로 도핑되게 된다.
여기서, 에피택셜층(27)은 반도체 기판(20)의 채널 영역에 스트레스를 인가하기 위한 것이다. 본 예의 PMOS 트랜지스터의 경우, 다수 캐리어인 정공의 이동도를 증가시키기 위하여 채널 영역에 평행한 방향으로 압축 스트레스가 인가되어야 하기 때문에, 에피택셜층(27)은 반도체 기판(20)의 격자 상수보다 큰 격자 상수를 갖는 물질로 이루어진다. 예를 들어, 반도체 기판(20)이 Si 기판인 경우, 에피택셜층(27)은 SiGe 에피택셜층인 것이 바람직하다.
상기와 같은 도2a 내지 도2h의 공정을 통하여, 소스/드레인 영역(25)의 바닥면의 깊이를 충분히 깊게 하면서도 소스/드레인 영역(25)의 측면과 게이트 패턴(22)이 오버랩되는 정도를 감소시켜, 트랜지스터의 누설 전류 특성을 향상시키고 단채널 효과를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 명세서에서는 PMOS 트랜지스터의 경우를 일례로 하여 설명을 하였으나, 이에 한정되는 것은 아니며, 본 발명은 에피택셜층 성장 공정을 이용하는 모든 트랜지스터 형성 공정에 적용될 수 있다.
도1a 내지 도1e는 종래 기술에 따른 PMOS 트랜지스터의 제조 방법 및 구조를 설명하기 위한 도면.
도2a 내지 도2h는 본 발명의 일실시예에 따른 트랜지스터의 형성 방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 22: 게이트 패턴
23 : 게이트 구조물 25 : 소스/드레인 영역
T1: 제1 트렌치

Claims (9)

  1. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 양측의 반도체 기판을 제1 깊이까지 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 형성된 결과물의 전면 상에 소정 물질막을 형성하고 상기 물질막을 이방성 식각하여 상기 제1 트렌치 및 상기 게이트 구조물 측벽에 물질막 스페이서를 형성하는 단계;
    제1 도전형의 도펀트를 이온주입하여 상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계;
    상기 제1 트렌치를 구비한 상기 게이트 구조물 양측의 상기 반도체 기판을 상기 제1 깊이보다 더 깊은 제2 깊이까지 식각하여 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 에피택셜층을 성장시키는 단계
    를 포함하는 반도체 소자의 트랜지스터 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 물질막 스페이서는, 질화막으로 이루어지는
    반도체 소자의 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 소스/드레인 영역 형성 단계 후에,
    상기 제1 도전형과 상이한 제2 도전형의 도펀트를 경사이온주입하여 상기 소스/드레인 영역의 표면에 카운터 도핑 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 트랜지스터는, PMOS 트랜지스터이고,
    상기 제1 도전형은, P형인
    반도체 소자의 트랜지스터 형성 방법.
  6. 제4항에 있어서,
    상기 트랜지스터는, PMOS 트랜지스터이고,
    상기 제1 도전형은, P형이고,
    상기 제2 도전형은, N형인
    반도체 소자의 트랜지스터 형성 방법.
  7. 제1항에 있어서,
    상기 반도체 기판은, Si 기판이고,
    상기 에피택셜층은, SiGe 에피택셜층인
    반도체 소자의 트랜지스터 형성 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 영역 형성 단계는,
    상기 제1 도전형의 도펀트를 이온주입한 후 수행되는 열처리 공정을 포함하는
    반도체 소자의 트랜지스터 형성 방법.
  9. 제1항에 있어서,
    상기 에피택셜층을 성장시키는 단계가 수행되는 동안 상기 제1 도전형의 도펀트가 인시튜로 도핑되는
    반도체 소자의 트랜지스터 형성 방법.
KR1020080135584A 2008-12-29 2008-12-29 반도체 소자의 트랜지스터 형성 방법 KR101107204B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080135584A KR101107204B1 (ko) 2008-12-29 2008-12-29 반도체 소자의 트랜지스터 형성 방법
US12/492,939 US8062948B2 (en) 2008-12-29 2009-06-26 Method of fabricating transistor for semiconductor device
US13/277,751 US8329550B2 (en) 2008-12-29 2011-10-20 Method of fabricating transistor for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080135584A KR101107204B1 (ko) 2008-12-29 2008-12-29 반도체 소자의 트랜지스터 형성 방법

Publications (2)

Publication Number Publication Date
KR20100077592A KR20100077592A (ko) 2010-07-08
KR101107204B1 true KR101107204B1 (ko) 2012-01-25

Family

ID=42285453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080135584A KR101107204B1 (ko) 2008-12-29 2008-12-29 반도체 소자의 트랜지스터 형성 방법

Country Status (2)

Country Link
US (2) US8062948B2 (ko)
KR (1) KR101107204B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492234B2 (en) 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8361847B2 (en) * 2011-01-19 2013-01-29 International Business Machines Corporation Stressed channel FET with source/drain buffers
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
US8987093B2 (en) 2012-09-20 2015-03-24 International Business Machines Corporation Multigate finFETs with epitaxially-grown merged source/drains
KR20140038826A (ko) * 2012-09-21 2014-03-31 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
TWI643346B (zh) 2012-11-22 2018-12-01 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（三）
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9034741B2 (en) * 2013-05-31 2015-05-19 International Business Machines Corporation Halo region formation by epitaxial growth
US9397161B1 (en) 2015-02-26 2016-07-19 International Business Machines Corporation Reduced current leakage semiconductor device
KR102619874B1 (ko) 2016-06-23 2024-01-03 삼성전자주식회사 불순물 영역을 갖는 반도체 소자
US10840358B2 (en) * 2017-11-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with source/drain structure having modified shape

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040751A (ko) * 1996-11-29 1998-08-17 김영환 반도체 장치의 전계효과트랜지스터 제조방법
KR100834740B1 (ko) * 2006-11-03 2008-06-05 삼성전자주식회사 ＳｉＧｅ 소스 및 드레인 영역을 포함하는 전계효과트랜지스터의 형성 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
KR100533980B1 (ko) * 2004-06-30 2005-12-07 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7936006B1 (en) * 2005-10-06 2011-05-03 Xilinx, Inc. Semiconductor device with backfilled isolation
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US7504292B2 (en) * 2006-12-05 2009-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Short channel effect engineering in MOS device using epitaxially carbon-doped silicon
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040751A (ko) * 1996-11-29 1998-08-17 김영환 반도체 장치의 전계효과트랜지스터 제조방법
KR100834740B1 (ko) * 2006-11-03 2008-06-05 삼성전자주식회사 ＳｉＧｅ 소스 및 드레인 영역을 포함하는 전계효과트랜지스터의 형성 방법

Also Published As

Publication number Publication date
US8329550B2 (en) 2012-12-11
US20100167486A1 (en) 2010-07-01
US8062948B2 (en) 2011-11-22
KR20100077592A (ko) 2010-07-08
US20120034748A1 (en) 2012-02-09

Similar Documents

Publication Publication Date Title
KR101107204B1 (ko) 반도체 소자의 트랜지스터 형성 방법
US7772071B2 (en) Strained channel transistor and method of fabrication thereof
KR101050405B1 (ko) 스트레인드채널을 갖는 반도체장치 제조 방법
TWI438845B (zh) 形成半導體裝置之方法及半導體裝置
US9070774B2 (en) Process for fabricating silicon-on-nothing MOSFETs
US8679910B2 (en) Methods of fabricating devices including source/drain region with abrupt junction profile
JP5559547B2 (ja) 半導体デバイスを作る方法
KR100924549B1 (ko) 반도체 소자 및 그의 제조방법
KR20120038195A (ko) 반도체 소자 및 이의 제조 방법
WO2017145595A1 (ja) 化合物半導体装置およびその製造方法
US7964921B2 (en) MOSFET and production method of semiconductor device
CN110047754A (zh) 半导体器件及其制造方法
KR20100080159A (ko) 반도체 소자 및 그 제조방법
KR20100113317A (ko) 에피택셜실리콘저마늄층 형성방법 및 이를 이용한 반도체 장치 제조방법
JP7404703B2 (ja) 窒化物半導体装置の製造方法及び窒化物半導体装置
KR100419024B1 (ko) 트랜지스터의 제조 방법
KR101116336B1 (ko) 반도체 장치 제조 방법
JP2011091291A (ja) 半導体装置及びその製造方法
KR100799112B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100552825B1 (ko) 에피택셜 공정을 이용한 반도체 소자의 소스/드레인 형성방법
KR101006525B1 (ko) 반도체 소자의 제조방법
KR20080029297A (ko) 반도체 소자 제조 방법
KR20070070457A (ko) 반도체 소자의 제조방법
KR20050069634A (ko) 반도체 소자 및 그의 제조 방법
KR20020053543A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee