JP2011091291A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】電界効果トランジスタにおいて、短チャネル特性の劣化を抑制しつつ、チャネル形成領域に与える応力を向上させることが可能な半導体装置を実現する。
【解決手段】半導体装置１５０は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の両側方に埋め込まれ、半導体基板１００とは異なる格子定数を有するシリコン混晶層１０６及び１０８とを備える。シリコン混晶層は、浅型シリコン混晶層１０６と、浅型シリコン混晶層１０６よりも深くまで形成された深型シリコン混晶層１０８とを含む。浅型シリコン混晶層１０６は、深型シリコン混晶層１０８よりもゲート電極１０２に近い位置にまで形成されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、短チャネル特性の劣化を抑制しつつ、チャネルに与える応力を向上させることが可能なトランジスタを有する半導体装置とその製造方法に関するものである。
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（ＦＥＴ、Field Effect Transistor ）を搭載することも可能となっている。高性能なトランジスタを実現する手段として、従来はゲート長の縮小が主に用いられてきたが、ゲート長が４５〜６５ｎｍ以下の微細なデバイスになると、ゲート長縮小に伴う特性向上がほとんど期待できなくなる。このことから、微細なデバイスを実現するために、トランジスタの高性能化を図る新たな手法が求められている。
トランジスタ特性を向上させる手法として、キャリア移動度の向上技術について多くの研究開発が進められている。キャリア移動度は、チャネル形成領域に対してチャネル長方向に応力を与えることで向上できることが知られている。シリコン基板を用いたトランジスタでは、チャネル長方向に引張応力を与えることにより電子移動度、チャネル長方向に圧縮応力を与えることによりホール移動度を向上させることが可能となる。チャネル長方向に引張（圧縮）応力を与える方法としては、半導体基板に対して、格子定数の小さな（大きな）半導体材料をソース・ドレイン領域に埋め込むことが提案されている（特許文献１）。これについて、Ｐチャネル型トランジスタを例に説明する。
図７は、特許文献１に記載されたＰチャネル型のトランジスタ２０を示す図である。トランジスタ２０において、シリコン基板１０上にゲート絶縁膜１１を介してゲート電極１２が形成され、該ゲート電極１２の側壁を覆うようにサイドウォールスペーサー１３が形成されている。また、シリコン基板１０におけるゲート電極１２の両側にはエクステンション領域１４が形成され、ゲート電極１２から見てエクステンション領域１４の外側に、ソース・ドレイン不純物領域１５が形成されている。更に、ソース・ドレイン不純物領域１５には、シリコンゲルマニウムからなる埋め込みソース・ドレイン領域１６が埋め込まれている。
シリコンゲルマニウムはシリコンよりも格子定数が大きいので、これをソース・ドレイン不純物領域１５に埋め込むことにより、ゲート電極１２下方のチャネル形成領域に圧縮応力が印加される。これにより、チャネル形成領域におけるホール移動度を向上させてＰチャネル型ＦＥＴであるトランジスタ２０の高性能化を実現することができる。
特開２００７−２２７５６５号公報
しかしながら、前記方法でトランジスタ特性を向上させようとする場合、オン電流の向上と短チャネル特性とがトレードオフの関係になってしまい、デバイスの最適化が困難になるという問題が発生する。
前記方法によってキャリア移動度を向上させるには、チャネルに与える応力を向上させればよい。より大きな応力をチャネルに与えるには、シリコンゲルマニウム等によって形成された埋め込みソース・ドレイン領域をチャネル側に近づけるか、又は、深くすればよい。しかしながら、このようにした場合、以下に述べるように、短チャネル特性が劣化しやすいデバイスになるという副作用が発生する。
まず、半導体基板とは格子定数の異なる半導体材料（例えばシリコンゲルマニウム）を用いてソース・ドレイン領域に埋め込みソース・ドレイン領域を形成する場合、半導体基板と埋め込みソース／ドレイン領域との界面に形成される欠陥等により、リーク電流が増加する。これを低減させるためには、ソース・ドレイン不純物領域により、埋め込みソース・ドレイン領域を覆うことが必要になる。
このため、サイドウォールスペーサーを薄膜化することにより埋め込みソース・ドレイン領域をチャネル側に近付けると、ソース・ドレイン不純物領域もチャネル側に近付いてしまい、短チャネル特性を劣化させることになる。
また、埋め込みソース・ドレイン領域を深く形成する場合にも、同様に、ソース・ドレイン不純物領域も深くなってしまうことから短チャネル特性を劣化させることになる。
以上に鑑みて、本発明の目的は、短チャネル特性の劣化を抑制しながらチャネル形成領域に与える応力を向上させることが可能なトランジスタを含む半導体装置と、その製造方法を提供することにある。
前記の目的を達成するため、本願発明者らは、ソース・ドレイン領域の内部に加えて、エクステンション領域の内部にもチャネル形成領域に応力を印加するための半導体材料（シリコンゲルマニウム等）を埋め込むことを着想した。
具体的に、本開示の半導体装置は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の両側方に埋め込まれ、半導体基板とは異なる格子定数を有するシリコン混晶層とを備え、シリコン混晶層は、浅型シリコン混晶層と、浅型シリコン混晶層よりも深くまで形成された深型シリコン混晶層とを含み、浅型シリコン混晶層は、深型シリコン混晶層よりもゲート電極に近い位置にまで形成されている。
本開示の半導体装置によると、深型シリコン混晶層よりも浅く且つゲート電極に近い位置にまで形成された浅型シリコン混晶層を備えることにより、短チャネル特性の劣化を抑制しながらチャネル形成領域により大きなゲート長方向の応力を印加することができる。ここで、深型シリコン混晶層は、埋め込みソース・ドレイン領域として機能する。また、本開示の半導体装置の特徴の一つである浅型シリコン混晶層は、埋め込みエクステンション領域と呼ぶことのできる構成となっている。
つまり、ゲート電極により近い位置にまでシリコン混晶層を埋め込むほど、チャネル形成領域に対する応力印加のためには有利である。これを、従来のシリコン混晶層（深型シリコン混晶層）よりも浅い浅型シリコン混晶層を設けて実現することにより、ソース・ドレイン領域がチャネル側に近付くこと及び深くなることを避けることができ、短チャネル特性の劣化を抑制することができる。
尚、少なくとも浅型シリコン混晶層と半導体基板との境界に接するように半導体基板に形成されたエクステンション不純物領域と、少なくとも深型シリコン混晶層と半導体基板との境界に接するように半導体基板に形成されたソース・ドレイン不純物領域とを更に備えることが好ましい。
このようにすると、深型シリコン混晶層と半導体基板との界面及び浅型シリコン混晶層と半導体基板との界面における欠陥等によりリーク電流が増加するのを抑制することができる。
また、エクステンション不純物領域は、浅型シリコン混晶層と半導体基板との境界から半導体基板内に５ｎｍ以上の深さに形成されており、ソース・ドレイン不純物領域は、深型シリコン混晶層と半導体基板との境界から半導体基板内に５ｎｍ以上の深さに形成されていることが好ましい。
このようにすると、より確実に前記のリーク電流を抑制することができる。
また、浅型シリコン混晶層は、深型シリコン混晶層に対し側面とのみ接していることが好ましい。
この場合、ゲート電極の側方に形成された浅型シリコン混晶層に対し、その外側に深型シリコン混晶層が並んだ構成となる。
また、浅型シリコン混晶層は、深型シリコン混晶層の上面上を覆うように形成されていることが好ましい。
この場合、深型シリコン混晶層上に浅型シリコン混晶層が積層され、且つ、浅型シリコン混晶層は深型シリコン混晶層よりもゲート電極に近い位置にまで形成された構成となる。
浅型シリコン混晶層と深型シリコン混晶層との配置の例として、以上のようになっていても良い。
また、浅型シリコン混晶層及び深型シリコン混晶層はＰ型であり、浅型シリコン混晶層の格子定数及び深型シリコン混晶層の格子定数は、いずれも、半導体基板の格子定数よりも大きいことが好ましい。
このようにすると、Ｐチャネル型トランジスタのチャネル形成領域に対してゲート長方向に圧縮応力を印加することができ、トランジスタの性能向上を実現することができる。
また、浅型シリコン混晶層の格子定数は、深型シリコン混晶層の格子定数よりも大きいことが好ましい。
シリコン混晶層は、半導体基板との格子定数の差が大きくなるほど厚膜化が難しいため、相対的に薄く且つチャネル形成領域に近い浅型シリコン混晶層について格子定数をより大きくすることがトランジスタの性能向上に有用である。
また、浅型シリコン混晶層及び深型シリコン混晶層はＰ型であり、浅型シリコン混晶層及び深型シリコン混晶層は、いずれもシリコンゲルマニウムからなることが好ましい。
このようにすると、Ｐチャネル型トランジスタのチャネル形成領域に対してゲート長方向に圧縮応力を印加することができ、トランジスタの性能向上を実現することができる。
また、浅型シリコン混晶層中におけるゲルマニウム濃度は、深型シリコン混晶層中におけるゲルマニウム濃度よりも高いことが好ましい。
シリコンゲルマニウムは、ゲルマニウム濃度が高くなるほど厚膜化が難しいため、相対的に薄く且つチャネル形成領域に近い浅型シリコン混晶層についてゲルマニウム濃度を高くすることがトランジスタの性能向上に有用である。
また、エクステンション不純物領域及びソース・ドレイン不純物領域を構成する不純物は、ボロン及びインジウムの少なくとも一方であることが好ましい。
Ｐチャネル型トランジスタを構成する場合に用いる不純物の例として、以上の不純物を挙げることができる。
また、浅型シリコン混晶層及び深型シリコン混晶層はＮ型であり、浅型シリコン混晶層の格子定数及び深型シリコン混晶層の格子定数は、いずれも半導体基板の格子定数よりも小さいことが好ましい。
このようにすると、Ｎチャネル型トランジスタのチャネル形成領域に対してゲート長方向に引っ張り応力を印加することができ、トランジスタの性能向上を実現することができる。
また、浅型シリコン混晶層の格子定数は、深型シリコン混晶層の格子定数よりも小さいことが好ましい。
シリコン混晶層は、半導体基板との格子定数の差が大きくなるほど厚膜化が難しいため、相対的に薄く且つチャネル形成領域に近い浅型シリコン混晶層について格子定数をより小さくすることがトランジスタの性能向上に有用である。
また、浅型シリコン混晶層及び深型シリコン混晶層はＮ型であり、浅型シリコン混晶層及び深型シリコン混晶層は、いずれもシリコンカーボンからなることが好ましい。
このようにすると、Ｎチャネル型トランジスタのチャネル形成領域に対してゲート長方向に引っ張り応力を印加することができ、トランジスタの性能向上を実現することができる。
また、浅型シリコン混晶層中におけるカーボン濃度は、深型シリコン混晶層中におけるカーボン濃度よりも高いことが好ましい。
シリコンカーボンは、カーボン濃度が高くなるほど厚膜化が難しいため、相対的に薄く且つチャネル形成領域に近い浅型シリコン混晶層についてカーボン濃度を高くすることがトランジスタの性能向上に有用である。
また、エクステンション不純物領域及びソース・ドレイン不純物領域を構成する不純物は、ヒ素及びリンの少なくとも一方であることが好ましい。
Ｎチャネル型トランジスタを構成する場合に用いる不純物の例として、以上の不純物を挙げることができる。
また、ゲート電極の側壁を覆うサイドウォールスペーサーを更に備え、シリコン混晶層のうちのサイドウォールスペーサーに覆われていない部分は、ゲート絶縁膜の下面よりも高い位置にまで形成されていることが好ましい。
また、ゲート絶縁膜の下面よりも高い位置にまで形成されたシリコン混晶層の上に、シリサイド層が形成されていることが好ましい。
シリサイド層の形成により低抵抗化が可能であり、また、ゲート絶縁膜の下面よりも高い部分のシリコン混晶層にシリサイド層を形成することにより、エクステンション領域にまでシリサイド化が進行するのを抑制することができる。
次に、前記目的を達成するため、本開示の第１の半導体装置の製造方法は、半導体基板上にゲート電極を形成した後、ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程（ａ）と、ゲート電極の両側方において、半導体基板に浅型リセスを形成する工程（ｂ）と、浅型リセス内に、半導体基板とは異なる格子定数を有する浅型シリコン混晶層を形成する工程（ｃ）と、ゲート電極及びオフセットサイドウォールをマスクとして、半導体基板にエクステンション領域形成用の不純物を導入する工程（ｄ）と、工程（ｄ）の後に、オフセットサイドウォールの側壁を覆うように、サイドウォールスペーサーを形成する工程（ｅ）と、サイドウォールスペーサーの側方において、半導体基板及び浅型シリコン混晶層に、浅型リセスよりも深い深型リセスを形成する工程（ｆ）と、深型リセス内に、半導体基板とは異なる格子定数を有する深型シリコン混晶層を形成する工程（ｇ）と、ゲート電極、オフセットサイドウォール及びサイドウォールスペーサーをマスクとして、半導体基板にソース・ドレイン領域形成用の不純物を導入する工程（ｈ）とを備える。
このようにすると、本開示の半導体装置、つまり、ソース・ドレイン領域の一部となっている深型シリコン混晶層よりも浅く且つゲート電極に近い位置にまで形成され、エクステンション領域の一部となった浅型シリコン混晶層を備えた半導体装置を製造することができる。このような半導体装置の効果については、既に説明した通りである。ここで、第１の半導体装置の製造方法の場合、浅型シリコン混晶層の外側に深型シリコン混晶層が並んだ構成となる。
次に、前記目的を達成するため、本開示の第２の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程（ａ）と、ゲート電極をマスクとして、半導体基板にエクステンション領域形成用の不純物を導入する工程（ｂ）と、工程（ｂ）の後に、ゲート電極の側壁を覆う第１サイドウォールスペーサーを形成した後、第１サイドウォールスペーサーの側面を覆う第２サイドウォールスペーサーを含む積層サイドウォールスペーサーを形成する工程（ｃ）と、ゲート電極、第１サイドウォールスペーサー及び第２サイドウォールスペーサーをマスクとして、半導体基板にソース・ドレイン領域形成用の不純物を導入する工程（ｄ）と、第２サイドウォールスペーサーの外側方において、半導体基板に深型リセスを形成する工程（ｅ）と、深型リセス内に、半導体基板とは異なる格子定数を有する深型シリコン混晶層を形成する工程（ｆ）と、工程（ｆ）の後に、第２サイドウォールスペーサーを除去する工程（ｇ）と、工程（ｇ）の後に、第１サイドウォールスペーサーの側方において、半導体基板及び深型シリコン混晶層に、深型リセスよりも浅い浅型リセスを形成する工程（ｈ）と、浅型リセス内に、半導体基板とは異なる格子定数を有する浅型シリコン混晶層を形成する工程（ｉ）とを備える。
このようにすることによっても、本開示の半導体装置を製造することができる。ここで、第２の半導体装置の製造方法の場合、浅型シリコン混晶層が深型シリコン混晶層上に積層され、且つ、深型シリコン混晶層よりもゲート電極に近い位置にまで形成された構成となる。
リーク電流の増大及び短チャネル特性の劣化を抑制しつつ、キャリア移動度の大きい高性能なトランジスタを実現することができる。
図１は、第１の実施形態に係る例示的半導体装置の断面を示す図である。 図２（ａ）〜（ｆ）は、第１の実施形態に係る例示的半導体装置の製造方法について、各工程を示す断面図である。 図３（ａ）〜（ｄ）は、図２（ｆ）に続き、第１の実施形態に係る例示的半導体装置について製造方法の各工程を示す断面図である。 図４は、第２の実施形態に係る例示的半導体装置の断面を示す図である。 図５（ａ）〜（ｆ）は、第２の実施形態に係る例示的半導体装置の製造方法について、各工程を示す断面図である。 図６（ａ）〜（ｅ）は、図５（ｆ）に続き、第２の実施形態に係る例示的半導体装置について製造方法の各工程を示す断面図である。 図７は、従来の半導体装置の断面を示す図である。
（第１の実施形態）
――半導体装置の構造――
以下、本発明の第１の実施形態に係る例示的半導体装置１５０について、その要部断面を模式的に示す図１を参照しながら説明する。
Ｐチャネル型ＦＥＴを備える半導体装置１５０は、図１に示す通り、半導体基板１００を用いて形成されている。半導体基板１００上にはＮ型のウェル領域１１０が形成され、その上に、ゲート絶縁膜１０１を介してゲート電極１０２が形成されている。ゲート絶縁膜１０１は例えばシリコン酸窒化膜、ゲート電極１０２は例えばポリシリコンからなっていても良い。尚、図１には示していないが、半導体基板１００には素子分離領域が形成されており、該素子分離領域に囲まれたウェル領域１１０上にゲート絶縁膜１０１及びゲート電極１０２が形成されている。
ゲート電極１０２の側壁を覆うようにシリコン酸化膜等からなるオフセットサイドウォール１０３が形成され、更に、オフセットサイドウォール１０３の側壁にはシリコン窒化膜からなるサイドウォールスペーサー１０４が形成されている。
また、ゲート電極１０２から見てサイドウォールスペーサー１０４の外側において、ウェル領域１１０に、Ｐ型の深型シリコン混晶層１０８が埋め込まれている。更に、少なくとも深型シリコン混晶層１０８とウェル領域１１０との間に、Ｐ型のソース・ドレイン不純物領域１０７が形成されている。この構成は、ウェル領域１１０に形成されたソース・ドレイン不純物領域１０７の内部に、深型シリコン混晶層１０８が埋め込まれていると考えることもできる。
以上のようなソース・ドレイン不純物領域１０７及び深型シリコン混晶層１０８は、半導体装置１５０に構成されたＰチャネル型ＦＥＴにおけるソース・ドレイン領域として機能する。
また、ソース・ドレイン不純物領域１０７と、ゲート電極１０２下方のチャネル形成領域との間において、ウェル領域１１０に、深型シリコン混晶層１０８よりも浅いＰ型の浅型シリコン混晶層１０６が埋め込まれている。浅型シリコン混晶層１０６は、サイドウォールスペーサー１０４の下方に位置することになる。更に、少なくとも浅型シリコン混晶層とウェル領域１１０との間に、Ｐ型のエクステンション不純物領域１０５が形成されている。この構成は、ウェル領域１１０に形成されたエクステンション不純物領域１０５の内部に、浅型シリコン混晶層１０６が埋め込まれていると考えることもできる。
以上のようなエクステンション不純物領域１０５及び浅型シリコン混晶層１０６は、半導体装置１５０に構成されたＰチャネル型ＦＥＴにおけるエクステンション領域として機能する。
また、ゲート電極１０２上と、深型シリコン混晶層１０８上とにおいて、例えばニッケルを含むシリサイド層１０９が形成されている。
エクステンション不純物領域１０５は、ボロンを不純物として形成されており、その接合深さは例えば２０ｎｍである。また、ソース・ドレイン不純物領域１０７についてもボロンを不純物として形成されており、その接合深さは６０ｎｍである。
エクステンション不純物領域１０５の内部に設けられた浅型シリコン混晶層１０６は、ゲルマニウム濃度が２５％であるシリコンゲルマニウムにより形成され、ゲート絶縁膜１０１の下面からの深さが１５ｎｍになっている。また、ソース・ドレイン不純物領域１０７の内部に設けられた深型シリコン混晶層１０８は、ゲルマニウム濃度が２５％のシリコンゲルマニウムにより形成され、深さは５０ｎｍになっている。
以上のように、半導体装置１５０は、ソース・ドレイン不純物領域１０７の内部に加えて、エクステンション不純物領域１０５の内部にも、ウェル領域１１０を構成しているシリコンよりも格子定数の大きいシリコンゲルマニウムが埋め込まれていることを特徴の１つとする。
このような構造によると、深型シリコン混晶層１０８よりもゲート電極１０２に近い位置にまでシリコンゲルマニウム（浅型シリコン混晶層１０６）が埋め込まれているため、チャネル形成領域に印加するゲート長方向の圧縮応力を向上することができる。この際、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７の不純物プロファイルを背景技術と同一にすることも可能であるから、短チャネル特性の劣化を防止又は抑制することができる。更に、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８は、順にエクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７の内部に埋め込まれた構造である。このため、シリコン混晶層とウェル領域１１０との界面が存在した場合には生じるリーク電流の増大を抑制することができる。
尚、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７について、接合深さを順に２０ｎｍ及び６０ｎｍとしたが、これには限らない。トランジスタの形状、特にゲート寸法に応じて調整することが可能である。
また、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８について、深さを順に１５ｎｍ及び５０ｎｍとしているが、これには限らない。順に、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７の内部に形成されていることが望ましく、特に、リーク電流の増大を効果的に抑制するためには、それぞれ、対応する不純物領域の接合深さよりも５ｎｍ以上浅く形成されていることが望ましい。
また、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７を形成する不純物としてボロンを例にしているが、これに代えてインジウムを用いても良いし、ボロン及びインジウムの両方を用いても良い。
また、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８に用いるシリコンゲルマニウムについて、ゲルマニウム濃度を同一（２５％）としているが、これは必須ではない。シリコンゲルマニウムの堆積による厚膜化は高ゲルマニウム濃度であるほど難しい。そこで、浅型シリコン混晶層１０６について、深型シリコン混晶層１０８よりもゲルマニウム濃度が高く、チャネル形成領域に大きな応力を印加することができるシリコンゲルマニウムを用いることにより、トランジスタの高性能化をより確実に実現できる。それぞれのゲルマニウム濃度の具体例を挙げると、浅型シリコン混晶層１０６は１０％〜６０％の範囲内、深型シリコン混晶層１０８は１０％〜４０％の範囲内とする。
また、以上では、ゲート絶縁膜１０１をシリコン酸窒化膜、ゲート電極１０２をポリシリコン、オフセットサイドウォール１０３をシリコン酸化膜、サイドウォールスペーサー１０４をシリコン窒化膜により形成するものとしたが、これには限らない。例えば、ゲート絶縁膜１０１について、シリコン酸化膜からなる下地膜上に高誘電率絶縁膜（例えばハフニウム酸化物を含む材料からなる絶縁膜）の積層された構造としても良い。ゲート電極１０２については、メタルゲート上にポリシリコンゲートが積層された構造とすることもできる。
本実施形態の半導体装置１５０の特徴として重要なのは、エクステンション不純物領域１０５の内部に浅型シリコン混晶層１０６、ソース・ドレイン不純物領域１０７の内部に深型シリコン混晶層１０８が埋め込まれた構成であり、オフセットサイドウォール１０３、サイドウォールスペーサー１０４は完成した半導体装置１５０においては必須ではない。
また、深型シリコン混晶層１０８上のシリサイド層１０９について、サイドウォールスペーサー１０４の底面よりも上に位置していれば、浅型シリコン混晶層１０６にまでシリサイド化すること、チャネル形成領域に印加する応力に影響することを抑制できるので望ましい。シリサイド層１０９を形成するためには、例示したニッケルの他に、コバルト、チタン等を用いることも可能である。
また、本実施形態では、半導体装置１５０にＰチャネル型ＦＥＴが構成されている場合を説明した。しかし、Ｎチャネル型ＦＥＴについても、同様の手法を用いてトランジスタの高性能化を図ることができる。この場合、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８について、シリコンゲルマニウムに代えて、半導体基板１００よりも格子定数の小さい材料を用いて形成する。例えば、シリコンカーボンを用いればよい。また、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７を形成する不純物として、ヒ素及びリンの少なくとも一方を用いれば良い。
――半導体装置の製造方法――
以下に、本実施形態の半導体装置１５０の製造方法について、特徴的な工程であるゲート電極１０２の形成からシリサイド層１０９の形成までを中心に説明する。図２（ａ）〜（ｆ）及び図３（ａ）〜（ｄ）は、これらの工程を模式的に示す断面図である。尚、Ｐチャネル型ＦＥＴを例として説明するが、類似の工程によりＮチャネル型ＦＥＴを製造することもできる。
まず、一般的な半導体製造技術を用いて、図２（ａ）に示す構造を形成する。つまり、半導体基板１００に対し、Ｎ型の不純物の注入等によりＮ型であるウェル領域１１０を形成する。ウェル領域１１０上に、例えばシリコン酸窒化膜からなる膜厚２ｎｍのゲート絶縁膜１０１と、膜厚１００ｎｍのポリシリコンからなるゲート電極１０２と、膜厚５ｎｍのシリコン酸化膜からなる保護膜１１１とを下からこの順に積層して形成する。ここで、ゲート長は、例えば５０ｎｍである。
次に、図２（ｂ）に示すように、ゲート電極１０２の側壁を覆うオフセットサイドウォール１０３を形成する。このためには、ウェル領域１１０上、ゲート電極１０２の側壁及び保護膜１１１上を覆う膜厚５ｎｍのシリコン酸化膜を形成した後、エッチバックを行なってゲート電極１０２の側壁にシリコン酸化膜を残し、これをオフセットサイドウォール１０３とする。
次に、図２（ｃ）に示すように、ゲート電極１０２の側方において深さ１５ｎｍの浅型リセス１１２を形成する。このためには、例えばドライエッチング法により、ゲート電極１０２及びオフセットサイドウォール１０３をマスクとしてウェル領域１１０をエッチングする。
次に、図２（ｄ）に示すように、浅型リセス１１２を埋めるように、浅型シリコン混晶層１０６ａを形成する。このためには、図２（ｃ）の工程にてエッチングにより形成された浅型リセス１１２に対し、ゲルマニウム濃度が２５％のシリコンゲルマニウムをエピタキシャル成長させる。この成長は、ゲート絶縁膜１０１の下面とほぼ同じ位置まで行なう。
エピタキシャル成長には、例えばＣＶＤ（Chemical Vapor Deposition ）法を用いる。シリコン系の原料ガスには例えばモノシラン（ＳｉＨ4 ）、ゲルマニウム系の原料ガスには例えばモノゲルマン（ＧｅＨ4 ）を用いる。これらの混合ガスを水素雰囲気又は窒素雰囲気、６５０℃の条件下において堆積させると、シリコンが露出している領域、つまり、浅型リセス１１２のみに選択的にシリコンゲルマニウムを成長させることができる。不純物イオンのドーピングは行なわないため、この時点における浅型シリコン混晶層１０６ａはＰ型、Ｎ型のいずれにもなっていない。
次に、図２（ｅ）に示すように、エクステンション注入を行なう。つまり、ゲート電極１０２、オフセットサイドウォール１０３をマスクとして、ウェル領域１１０に対してボロンをイオン注入する。この際の条件は、例えば、注入エネルギー０．５ｋｅＶ、ドーズ量５×１０14／ｃｍ2 とする。
このようなイオン注入によりＰ型領域１０５ａが形成され、また、浅型シリコン混晶層１０６ａはＰ型の浅型シリコン混晶層１０６となる。イオン注入の直後には、ボロンイオンは主としてシリコンゲルマニウムからなる浅型シリコン混晶層１０６中に存在する。これにより、浅型シリコン混晶層１０６はＰ型となる。後の工程にて行なう活性化アニールにより、ボロンイオンはシリコン領域であるウェル領域１１０にまで拡散し、深さ２０ｎｍのエクステンション不純物領域１０５が形成される。
尚、図２（ｅ）には、ボロンの注入されたＰ型領域１０５ａが浅型シリコン混晶層１０６の外側にまで広がっているように示されている。しかしながら、このような図示は、最終的に形成されるエクステンション不純物領域１０５と、その内側に形成される浅型シリコン混晶層１０６との位置関係を明確にするためである。本工程の時点において、Ｐ型領域１０５ａが浅型シリコン混晶層１０６の外側にまで形成されている必要はない。
次に、図２（ｆ）に示すように、サイドウォールスペーサー１０４を形成する。このためには、ゲート電極１０２上を含むウェル領域１１０上に例えば膜厚５０ｎｍのシリコン窒化膜を堆積した後、エッチバックを行なう。これにより、オフセットサイドウォール１０３の側壁に、幅５０ｎｍのサイドウォールスペーサー１０４が形成される。
次に、図３（ａ）に示すように、ゲート電極１０２から見てサイドウォールスペーサー１０４の外側において、深さ５０ｎｍの深型リセス１１３を形成する。このためには、例えばドライエッチング法により、ゲート電極１０２、サイドウォールスペーサー１０４等をマスクとしてウェル領域１１０をエッチングする。また、浅型シリコン混晶層１０６についても同時にエッチングする。
次に、図３（ｂ）に示すように、深型リセス１１３を埋めるように、深型シリコン混晶層１０８ａを形成する。このためには、図３（ａ）の工程にてエッチングにより形成された深型リセス１１３に対し、ゲルマニウム濃度が２５％のシリコンゲルマニウムをエピタキシャル成長させる。この際、サイドウォールスペーサー１０４の底面部と同じ高さにまで成長させるのであっても良いが、後に説明するシリサイド層１０９のチャネル形成領域に対する影響を低減するために、前記底面よりも高い位置にまで形成する方が好ましい。
エピタキシャル成長には、例えばＣＶＤ法を用いる。シリコン系の原料ガスには例えばモノシラン（ＳｉＨ4 ）、ゲルマニウム系の原料ガスには例えばモノゲルマン（ＧｅＨ4 ）を用いる。これらの混合ガスを水素雰囲気又は窒素雰囲気、６５０℃の条件下において堆積させると、シリコンが露出している領域、つまり、深型リセス１１３のみに選択的にシリコンゲルマニウムを成長させることができる。不純物イオンのドーピングは行なわないため、この時点における深型シリコン混晶層１０８ａはＰ型、Ｎ型のいずれにもなっていない。
次に、図３（ｃ）の工程を行なう。まず、ゲート電極１０２上のシリコン酸化膜からなる保護膜１１１をフッ酸により除去する。続いて、ゲート電極１０２、オフセットサイドウォール１０３及びサイドウォールスペーサー１０４をマスクとして、ボロンイオンの注入を行なう。この際の条件は、例えば注入エネルギー１．５ｋｅＶ、ドーズ量３×１０15／ｃｍ2 とする。
続いて、例えば１０００℃、０秒のスパイクアニールにより、不純物を活性化する。該活性化アニールにより、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８にそれぞれ注入されていた不純物が活性化し、接合深さ２０ｎｍのエクステンション不純物領域１０５と、接合深さ６０ｎｍのソース・ドレイン不純物領域１０７とが形成される。また、不純物注入により、深型シリコン混晶層１０８はＰ型になっている。尚、図３（ｃ）の工程において、不純物はゲート電極１０２にも注入される。
次に、図３（ｄ）のように、シリサイド層１０９を形成する。このために、深型シリコン混晶層１０８上、ゲート電極１０２上等を覆うように、例えば膜厚６ｎｍのＮｉＰｔを堆積する。次に、既知の方法、例えば第１アニール（２８０℃）、王水による未反応部分のＮｉＰｔの選択的除去、第２アニール（４００℃）を行なう方法により、深型シリコン混晶層１０８上及びゲート電極１０２上にシリサイド層１０９を形成する。
以上の通り、本実施形態の半導体装置の製造方法では、エクステンション注入、ソース・ドレイン注入よりも前に、それぞれ基板のエッチングとシリコンゲルマニウムの選択成長を行ない、前記注入の後に活性化アニールを行なう。これにより、ソース・ドレイン不純物領域１０７内部に埋め込まれたシリコンゲルマニウム層である深型シリコン混晶層１０８に加え、エクステンション不純物領域１０５内部に埋め込まれたシリコンゲルマニウム層である浅型シリコン混晶層１０６を備えた半導体装置を製造することができる。
これにより、短チャネル特性及び基板リーク電流に関する劣化を避けながらチャネル形成領域に印加するゲート長方向の圧縮応力を増大させることができ、トランジスタの高速化・高性能化を実現できる。
尚、シリサイド層１０９形成の際のシリコンと金属との反応を効果的に行なうために、深型シリコン混晶層１０８上にシリコンキャップ層を形成してもよい。
また、図３（ｂ）の工程において、サイドウォールスペーサー１０４の底面よりも高い位置にまでシリコンゲルマニウム層を形成するのが良いと説明した。しかしながら、前記底面部よりも上の部分については、シリコンゲルマニウム層である必要は無い。この部分については、図３（ｄ）の工程におけるシリサイド層１０９の形成を効果的に行なうために、シリコンゲルマニウムに代えてシリコンをエピタキシャル成長させてもよい。
また、図２（ｄ）及び図３（ｃ）の工程において、ゲルマニウム濃度が２５％のシリコンゲルマニウム層を形成しているが、この濃度には限らない。図２（ｄ）の浅型シリコン混晶層１０６ａについては１０％〜６０％の範囲、図３（ｃ）の深型シリコン混晶層１０８については１０％〜４０％の範囲にゲルマニウム濃度を調整するのがよい。更に、浅型シリコン混晶層１０６が深型シリコン混晶層１０８よりも高ゲルマニウム濃度となるようにするのが良い。
また、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８について、いずれもドーピングすること無しに形成し、後にイオン注入によりＰ型としている。しかしながら、不純物をドーピングしながら形成することによってＰ型とすることも可能である。
また、以上ではＰチャネル型ＦＥＴの製造方法を例に説明した。しかしながら、Ｎチャネル型ＦＥＴについても類似した方法により製造でき、短チャネル特性及び基板リーク電流に関する劣化を避けながらトランジスタの高速化・高性能化を実現できる。
Ｎチャネル型ＦＥＴを製造する場合、浅型シリコン混晶層１０６及び深型シリコン混晶層１０８について、シリコンゲルマニウム等に代えて、半導体基板１００よりもよりも格子定数の小さい半導体材料（例えばシリコンカーボン）により形成する。これにより、チャネル形成領域にゲート長方向の引っ張り応力を印加し、電子移動度を向上してトランジスタを高速化できる。
（第２の実施形態）
――半導体装置の構造――
以下、本発明の第２の実施形態に係る例示的半導体装置１５１について、その要部断面を模式的に示す図４を参照しながら説明する。
Ｐチャネル型ＦＥＴを備える半導体装置１５１は、図４に示す通り、図１の半導体装置１５０と類似した構成を有する。よって、同じ構成要素については図１と同じ符号を付すことにより詳しい説明を省略する。
本実施形態の半導体装置１５１においても、ソース・ドレイン不純物領域１０７内に埋め込まれたシリコンゲルマニウム層である深型シリコン混晶層１２８と、これよりもゲート電極１０２側にまで形成された浅型シリコン混晶層１２６とを備える。更に、少なくとも浅型シリコン混晶層１０６とウェル領域１１０との間に、エクステンション不純物領域１０５が設けられている。このため、第１の実施形態の場合と同様に、短チャネル特性及び基板リーク電流に関する劣化を避けながらトランジスタの高速化・高性能化を実現できる。
但し、第１の実施形態の半導体装置１５０では浅型シリコン混晶層１０６の外側に深型シリコン混晶層１０８が隣接しているのに対し、本実施形態の半導体装置１５１では、深型シリコン混晶層１２８の上に浅型シリコン混晶層１２６が積層された構成である。
浅型シリコン混晶層１２６のうち深型シリコン混晶層１２８よりもゲート電極１０２側に延びている部分と、該部分を覆うエクステンション不純物領域１０５とが主にＰチャネル型ＦＥＴのエクステンション領域として機能する。また、深型シリコン混晶層１２８と、その上に位置する部分の浅型シリコン混晶層１２６と、ソース・ドレイン不純物領域１０７とが主にＰチャネル型ＦＥＴのソース・ドレイン領域として機能する。
また、本実施形態の半導体装置１５１には第１のサイドウォールスペーサー１３１が形成されている。更に、半導体装置１５０では浅型シリコン混晶層１０６上にサイドウォールスペーサー１０４が位置しているのに対し、本実施形態の半導体装置１５１では、浅型シリコン混晶層１２６上には第１のサイドウォールスペーサー１３１が位置していない。この結果、エクステンション領域として機能している部分のシリコン混晶層上にもシリサイド層１０９を形成することができ、シリサイド層の形成による低抵抗化の効果を高めることができる。
尚、浅型シリコン混晶層１２６及び深型シリコン混晶層１２８を構成するシリコンゲルマニウムのゲルマニウム濃度、ゲート絶縁膜１０１、ゲート電極１０２等の材料、エクステンション注入及びソース・ドレイン注入に用いる不純物の種類、各構成要素の寸法等については、いずれも第１の実施形態の場合と同様にすることができる。
また、第１のサイドウォールスペーサー１３１は例えばシリコン窒化膜からなるものとするが、これには限らない。更に、ゲート電極１０２と第１のサイドウォールスペーサー１３１との間に、オフセットサイドウォールを介していても良い。また、第１のサイドウォールスペーサー１３１は、完成した半導体装置１５１においては必須ではない。
――半導体装置の製造方法――
以下に、本実施形態の半導体装置１５１の製造方法について、特徴的な工程であるゲート電極１０２の形成からシリサイド層１０９の形成までを中心に説明する。図５（ａ）〜（ｆ）及び図６（ａ）〜（ｅ）は、これらの工程を模式的に示す断面図である。尚、Ｐチャネル型ＦＥＴを例として説明するが、類似の工程によりＮチャネル型ＦＥＴを製造することもできる。
まず、一般的な半導体製造技術を用いて、図２（ａ）に示す構造を形成する。つまり、半導体基板１００に対し、Ｎ型の不純物の注入等によりＮ型であるウェル領域１１０を形成する。ウェル領域１１０上に、例えばシリコン酸窒化膜からなる膜厚２ｎｍのゲート絶縁膜１０１と、膜厚１００ｎｍのポリシリコンからなるゲート電極１０２と、膜厚５ｎｍのシリコン酸化膜（例えば、高温減圧ＣＶＤ法により堆積したＨＴＯ（High Temperature Oxide）膜）からなる保護膜１１１とを下からこの順に積層して形成する。ここで、ゲート長は、例えば５０ｎｍである。
次に、図５（ｂ）に示すように、エクステンション注入を行なう。具体的には、ゲート電極１０２をマスクとしてウェル領域１１０に対してボロンをイオン注入し、ゲート電極１０２の側方にＰ型領域１０５ａを形成する。注入の条件は、例えば、注入エネルギー０．５ｋｅＶ、ドーズ量５×１０14／ｃｍ2 とする。尚、Ｐ型領域１０５ａは、後の工程にてアニールによりエクステンション不純物領域１０５となる。
次に、図５（ｃ）に示すように、積層構造のサイドウォールスペーサーを形成する。このためには、まず、ウェル領域１１０上、ゲート電極１０２の側壁等を覆う膜厚１０ｎｍのシリコン窒化膜を堆積する。次に、該シリコン窒化膜に対してエッチバックを行なうことにより、ゲート電極１０２の側壁を覆う幅１０ｎｍの第１のサイドウォールスペーサー１３１を形成する。
続いて、第１のサイドウォールスペーサー１３１の側壁を覆うように膜厚５０ｎｍのシリコン酸化膜を形成し、これをエッチバックして幅５０ｎｍの第２のサイドウォールスペーサー１３２とする。（以下、第１及び第２のサイドウォールスペーサーを合わせて積層サイドウォールスペーサー１３３と呼ぶ場合がある。）
ここで、第２のサイドウォールスペーサー１３２は、後の工程において除去する必要があるので、除去しやすいように形成する。一例を挙げると、２５０℃程度の低温にて堆積したプラズマ酸化膜は、ＨＴＯ膜に比べてフッ酸に対するエッチングレートが数十倍程度高いため、第２のサイドウォールスペーサー１３２として望ましい。
次に、図５（ｄ）に示す工程を行なう。ここでは、ゲート電極１０２及び積層サイドウォールスペーサー１３３をマスクとしてボロンイオンの注入を行なった後、活性化アニールを行なう。これにより、積層サイドウォールスペーサー１３３の側方におけるウェル領域１１０に接合深さ６０ｎｍのソース・ドレイン不純物領域１０７を形成する。該アニールにより、Ｐ型領域１０５ａの不純物についても活性化され、接合深さ２０ｎｍのエクステンション不純物領域１０５となる。
ボロンイオン注入の条件は、例えば、注入エネルギー１．５ｋｅＶ、ドーズ量３×１０15／ｃｍ2 とする。また、活性化アニールの条件は、例えば、１０００℃で且つ０秒のスパイクアニールとする。
次に、図５（ｅ）に示すように、積層サイドウォールスペーサー１３３及びゲート電極１０２をマスクとするドライエッチングを行ない、積層サイドウォールスペーサー１３３の側方に深さ５０ｎｍの深型リセス１３４を形成する。
次に、図５（ｆ）に示すように、エッチングにより形成された深型リセス１３４を埋めるように、ゲルマニウム濃度が２５％のシリコンゲルマニウムをエピタキシャル成長させて深型シリコン混晶層１２８を形成する。
エピタキシャル成長には、例えばＣＶＤ法を用いる。シリコン系の原料ガスには例えばモノシラン（ＳｉＨ4 ）、ゲルマニウム系の原料ガスには例えばモノゲルマン（ＧｅＨ4 ）を用いる。これらの混合ガスを水素雰囲気又は窒素雰囲気、６５０℃の条件下において堆積させると、シリコンが露出している領域、つまり、深型リセス１３４のみに選択的にシリコンゲルマニウムを成長させることができる。
深型シリコン混晶層１２８の表面は、積層サイドウォールスペーサー１３３の底面と同程度の高さにすることが望ましい。また、ソース・ドレイン領域の抵抗を低減するために、シリコンゲルマニウムの成長中に、ジボラン（Ｂ2 Ｈ6 ）等のＰ型不純物のドーパントを添加することが望ましい。
次に、図６（ａ）に示すように、積層サイドウォールスペーサー１３３のうちの第２のサイドウォールスペーサー１３２を除去する。第２のサイドウォールスペーサー１３２を構成するシリコン酸化膜は、図５（ｃ）の工程にて説明した通り、ＨＴＯ膜に比べてフッ酸に対するエッチングレートが非常に高い。よって、ゲート電極１０２上のシリコン酸化膜からなる保護膜１１１がエッチングされるのを抑制しながら第２のサイドウォールスペーサー１３２を除去することができる。
次に、図６（ｂ）のように、エッチングにより浅型リセス１３５を形成する。つまり、第１のサイドウォールスペーサー１３１、ゲート電極１０２等をマスクとするドライエッチングを行ない、第１のサイドウォールスペーサー１３１の側方に深さ１５ｎｍ程度の浅型リセス１３５を形成する。この際、シリコンからなるエクステンション不純物領域及びソース・ドレイン不純物領域１０７に加えて、シリコンゲルマニウムからなる深型シリコン混晶層１２８についても一部がエッチング除去される。
次に、図６（ｃ）のように、エッチングにより形成された浅型リセス１３５を埋めるように、ゲルマニウム濃度が２５％のシリコンゲルマニウムをエピタキシャル成長させて浅型シリコン混晶層１２６を形成する。
エピタキシャル成長には、例えばＣＶＤ法を用いる。シリコン系の原料ガスには例えばモノシラン（ＳｉＨ4 ）、ゲルマニウム系の原料ガスには例えばモノゲルマン（ＧｅＨ4 ）を用いる。これらの混合ガスを水素雰囲気又は窒素雰囲気、６５０℃の条件下において堆積させると、シリコン及びシリコンゲルマニウムが露出している領域、つまり、浅型リセス１３５のみに選択的にシリコンゲルマニウムを成長させることができる。また、エクステンション領域の抵抗を低減するために、シリコンゲルマニウムの成長中に、ジボラン（Ｂ2 Ｈ6 ）等のＰ型不純物のドーパントを添加することが望ましい。
次に、図６（ｄ）のように、ゲート電極１０２上の保護膜１１１をフッ酸により除去する。尚、低温にて堆積したプラズマ酸化膜に比べてエッチングレートは低いが、ＨＴＯ膜についてもフッ酸による除去が可能である。
次に、図６（ｅ）に示すように、シリサイド層１０９を形成する。このためには、浅型シリコン混晶層１２６上、ゲート電極１０２上等を覆うように、例えば膜厚６ｎｍのＮｉＰｔを堆積する。次に、既知の方法、例えば第１アニール（２８０℃）、王水による未反応部分のＮｉＰｔの選択的除去、第２アニール（４００℃）を行なう方法により、浅型シリコン混晶層１２６上及びゲート電極１０２上にシリサイド層１０９を形成する。
以上のように、本実施形態では積層サイドウォールスペーサー１３３を用い、活性化アニール後に、エクステンション不純物領域１０５及びソース・ドレイン不純物領域１０７の内部にシリコンゲルマニウムを埋め込む。
尚、図６（ｄ）の工程において、第１のサイドウォールスペーサー１３１の底面よりも高い位置にまで、浅型シリコン混晶層１２６としてシリコンゲルマニウム層を形成している。しかしながら、第１のサイドウォールスペーサー１３１の底面よりも上の領域については、チャネル形成領域への応力印加に関して影響が小さいので、シリコンゲルマニウムである必要はない。図６（ｅ）の工程においてシリサイド層１０９を形成するためのニッケルとの反応を効果的にするため、該領域についてはシリコンをエピタキシャル成長させることによりシリコンキャップ層を形成しても良い。
また、図５（ｆ）、図６（ｃ）の工程において、ゲルマニウム濃度が２５％のシリコンゲルマニウム層を形成しているが、この濃度には限らない。図５（ｆ）の深型シリコン混晶層１２８については１０％〜４０％の範囲、図６（ｃ）の浅型シリコン混晶層１２６については１０％〜６０％の範囲にゲルマニウム濃度を調整するのがよい。更に、浅型シリコン混晶層１２６が深型シリコン混晶層１２８よりも高ゲルマニウム濃度となるようにするのが良い。
また、以上ではＰチャネル型ＦＥＴの製造方法を例に説明した。しかしながら、第１の実施形態と同様、Ｎチャネル型ＦＥＴについても類似した方法により製造でき、短チャネル特性及び基板リーク電流に関する劣化を避けながらトランジスタの高速化・高性能化を実現できる。この場合、シリコンゲルマニウムに代えて、シリコンカーボン等の半導体基板１００よりもよりも格子定数の小さい半導体材料により浅型シリコン混晶層１２６及び深型シリコン混晶層１２８を形成する。また、シリコンカーボンを堆積する際、Ｎ型不純物のドーパントとしては、フォスフィン（ＰＨ3 ）、アルシン（ＡｒＨ3 ）等を挙げることができる。
以上、本発明の半導体装置によると、短チャネル特性の劣化を抑制しながらトランジスタの高速化を図ることができ、微細化の進行した半導体装置においても有用である。
１００ 半導体基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ オフセットサイドウォール
１０４ サイドウォールスペーサー
１０５ エクステンション不純物領域
１０５ａ Ｐ型領域
１０６ 浅型シリコン混晶層
１０６ａ 浅型シリコン混晶層
１０７ ソース・ドレイン不純物領域
１０８ 深型シリコン混晶層
１０８ａ 深型シリコン混晶層
１０９ シリサイド層
１１０ ウェル領域
１１１ 保護膜
１１２ 浅型リセス
１１３ 深型リセス
１２６ 浅型シリコン混晶層
１２８ 深型シリコン混晶層
１３１ 第１のサイドウォールスペーサー
１３２ 第２のサイドウォールスペーサー
１３３ 積層サイドウォールスペーサー
１３４ 深型リセス
１３５ 浅型リセス
１５０ 半導体装置
１５１ 半導体装置

Claims (19)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板における前記ゲート電極の両側方に埋め込まれ、前記半導体基板とは異なる格子定数を有するシリコン混晶層とを備え、
    前記シリコン混晶層は、浅型シリコン混晶層と、前記浅型シリコン混晶層よりも深くまで形成された深型シリコン混晶層とを含み、
    前記浅型シリコン混晶層は、前記深型シリコン混晶層よりも前記ゲート電極に近い位置にまで形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    少なくとも前記浅型シリコン混晶層と前記半導体基板との境界に接するように前記半導体基板に形成されたエクステンション不純物領域と、
    少なくとも前記深型シリコン混晶層と前記半導体基板との境界に接するように前記半導体基板に形成されたソース・ドレイン不純物領域とを更に備えることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記エクステンション不純物領域は、前記浅型シリコン混晶層と前記半導体基板との境界から前記半導体基板内に５ｎｍ以上の深さに形成されており、
    前記ソース・ドレイン不純物領域は、前記深型シリコン混晶層と前記半導体基板との境界から前記半導体基板内に５ｎｍ以上の深さに形成されていることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層は、前記深型シリコン混晶層に対し側面とのみ接していることを特徴とする半導体装置。
  5. 請求項１〜３のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層は、前記深型シリコン混晶層の上面上を覆うように形成されていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層はＰ型であり、
    前記浅型シリコン混晶層の格子定数及び前記深型シリコン混晶層の格子定数は、いずれも、前記半導体基板の格子定数よりも大きいことを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記浅型シリコン混晶層の格子定数は、前記深型シリコン混晶層の格子定数よりも大きいことを特徴とする半導体装置。
  8. 請求項１〜５のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層はＰ型であり、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層は、いずれもシリコンゲルマニウムからなることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記浅型シリコン混晶層中におけるゲルマニウム濃度は、前記深型シリコン混晶層中におけるゲルマニウム濃度よりも高いことを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１つに記載の半導体装置において、
    前記エクステンション不純物領域及び前記ソース・ドレイン不純物領域を構成する不純物は、ボロン及びインジウムの少なくとも一方であることを特徴とする半導体装置。
  11. 請求項１〜５のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層はＮ型であり、
    前記浅型シリコン混晶層の格子定数及び前記深型シリコン混晶層の格子定数は、いずれも前記半導体基板の格子定数よりも小さいことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記浅型シリコン混晶層の格子定数は、前記深型シリコン混晶層の格子定数よりも小さいことを特徴とする半導体装置。
  13. 請求項１〜５のいずれか１つに記載の半導体装置において、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層はＮ型であり、
    前記浅型シリコン混晶層及び前記深型シリコン混晶層は、いずれもシリコンカーボンからなることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記浅型シリコン混晶層中におけるカーボン濃度は、前記深型シリコン混晶層中におけるのカーボン濃度よりも高いことを特徴とする半導体装置。
  15. 請求項１〜５及び１１〜１４のいずれか１つに記載の半導体装置において、
    前記エクステンション不純物領域及び前記ソース・ドレイン不純物領域を構成する不純物は、ヒ素及びリンの少なくとも一方であることを特徴とする半導体装置。
  16. 請求項１〜１４のいずれか１つに記載の半導体装置において、
    前記ゲート電極の側壁を覆うサイドウォールスペーサーを更に備え、
    前記シリコン混晶層のうちの前記サイドウォールスペーサーに覆われていない部分は、前記前記ゲート絶縁膜の下面よりも高い位置にまで形成されていることを特徴とする半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記ゲート絶縁膜の下面よりも高い位置にまで形成された前記シリコン混晶層の上に、シリサイド層が形成されていることを特徴とする半導体装置。
  18. 半導体基板上にゲート電極を形成した後、前記ゲート電極の側壁を覆うオフセットサイドウォールを形成する工程（ａ）と、
    前記ゲート電極の両側方において、前記半導体基板に浅型リセスを形成する工程（ｂ）と、
    前記浅型リセス内に、前記半導体基板とは異なる格子定数を有する浅型シリコン混晶層を形成する工程（ｃ）と、
    前記ゲート電極及び前記オフセットサイドウォールをマスクとして、前記半導体基板にエクステンション領域形成用の不純物を導入する工程（ｄ）と、
    前記工程（ｄ）の後に、前記オフセットサイドウォールの側壁を覆うように、サイドウォールスペーサーを形成する工程（ｅ）と、
    前記サイドウォールスペーサーの側方において、前記半導体基板及び前記浅型シリコン混晶層に、前記浅型リセスよりも深い深型リセスを形成する工程（ｆ）と、
    前記深型リセス内に、前記半導体基板とは異なる格子定数を有する深型シリコン混晶層を形成する工程（ｇ）と、
    前記ゲート電極、前記オフセットサイドウォール及び前記サイドウォールスペーサーをマスクとして、前記半導体基板にソース・ドレイン領域形成用の不純物を導入する工程（ｈ）とを備えることを特徴とする半導体装置の製造方法。
  19. 半導体基板上にゲート電極を形成する工程（ａ）と、
    前記ゲート電極をマスクとして、前記半導体基板にエクステンション領域形成用の不純物を導入する工程（ｂ）と、
    前記工程（ｂ）の後に、前記ゲート電極の側壁を覆う第１サイドウォールスペーサーを形成した後、前記第１サイドウォールスペーサーの側壁を覆う第２サイドウォールスペーサーを形成する工程（ｃ）と、
    前記ゲート電極、前記第１サイドウォールスペーサー及び前記第２サイドウォールスペーサーをマスクとして、前記半導体基板にソース・ドレイン領域形成用の不純物を導入する工程（ｄ）と、
    前記第２サイドウォールスペーサーの外側方において、前記半導体基板に深型リセスを形成する工程（ｅ）と、
    前記深型リセス内に、前記半導体基板とは異なる格子定数を有する深型シリコン混晶層を形成する工程（ｆ）と、
    前記工程（ｆ）の後に、前記第２サイドウォールスペーサーを除去する工程（ｇ）と、
    工程（ｇ）の後に、前記第１サイドウォールスペーサーの側方において、前記半導体基板及び前記深型シリコン混晶層に、前記深型リセスよりも浅い浅型リセスを形成する工程（ｈ）と、
    前記浅型リセス内に、前記半導体基板とは異なる格子定数を有する浅型シリコン混晶層を形成する工程（ｉ）とを備えることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696537B2 (en) * 2005-04-18 2010-04-13 Toshiba America Electronic Components, Inc. Step-embedded SiGe structure for PFET mobility enhancement
JP5070779B2 (ja) * 2006-09-21 2012-11-14 ソニー株式会社 半導体装置の製造方法および半導体装置
JP2009182109A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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