JP2013545289A - ＳｉＧｅチャネルを有するｐＦＥＴ接合プロフィールのための方法および構造体 - Google Patents

ＳｉＧｅチャネルを有するｐＦＥＴ接合プロフィールのための方法および構造体 Download PDF

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Abstract

【課題】シリコンゲルマニウム（ＳｉＧｅ）チャネル１４の表面上に配置され、ソース領域およびドレイン領域２６の接合プロフィールが階段状のｐチャネル電界効果トランジスタ（ｐＦＥＴ）デバイスを含む、半導体構造体を提供する。
【解決手段】本開示では、Ｓｉ基板１２の上部に配置されたＳｉＧｅチャネル層１４の直接真下に、ＮまたはＣドープＳｉ層１６を形成することによって、ｐＦＥＴデバイスに対する階段ソース／ドレイン接合が設けられる。しかして、（ＳｉＧｅチャネル層とＳｉ基板との間に挟まれた）ＮまたはＣドープＳｉ層１６が、ｐ型ドーパントに対して上層のＳｉＧｅチャネル層とほぼ同じ拡散速度を有する、構造体が提供される。ＮまたはＣドープＳｉ層と上層のＳｉＧｅチャネル層１４とがｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層１６が、下層のＳｉ基板中へのｐ型ドーパントの拡散を遅延させるので、階段ソース／ドレイン接合を形成することが可能になる。
【選択図】図４

Description

本開示は、半導体構造体およびそれを作製する方法に関する。さらに具体的には、本開示は、ソース領域およびドレイン領域の接合プロフィールが階段状の、シリコンゲルマニウム（ＳｉＧｅ）チャネルを含むｐチャネル電界効果トランジスタ（ｐＦＥＴ：ｐ−ｃｈａｎｎｅｌ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）デバイスに関する。また、本開示はかかるｐＦＥＴデバイスを作製する方法にも関する。
Ｓｉ／ＳｉＧｅヘテロ構造金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、キャリア移動度がより高く、低コストであり、現行のＭＯＳＦＥＴフロー加工中へ容易に組み込める可能性があることから、その開発が促進されている。Ｓｉ基板上にエピタキシャルに成長させた圧縮歪ＳｉＧｅを用いて、二次元正孔チャネルを生成することができ、該チャネルは、低めの有効質量を有するので移動度の向上に寄与する。選択的バンドギャップ技術によって、従来型Ｓｉ ｐＭＯＳＦＥＴの比較的低い正孔移動度に対する優れた代替物を提供する、擬似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）ＳｉＧｅチャネルｐＭＯＳＦＥＴを生成することができる。
在来のＳｉＧｅチャネルｐＭＯＳＦＥＴの一つの問題点は、ソース領域およびドレイン領域を形成するのに使われる、ホウ素などのｐ型ドーパントが、ＳｉＧｅ中ではＳｉ中よりもはるかに遅く拡散することである。しかして、下層のＳｉエリア中のソース領域およびドレイン領域の接合部は、所与の接合／ゲート・オーバーラップ量に対し、従来型Ｓｉ ＭＯＳＦＥＴ中におけるよりも多く侵入し、より深くなり、これにより短チャンネル効果を劣化させる。
この問題に対する一つの可能な解決法は、Ｓｉ基板上に極度に厚いＳｉＧｅチャネルを成長させることである。しかしながら、かかる解決法は、ＳｉＧｅ層中に形成される不整合転位欠陥の数が増加することになり、結果としてｐＭＯＳＦＥＴデバイスの性能を劣化させることになる。
シリコンゲルマニウム（ＳｉＧｅ）チャネルの表面上に配置されたｐチャネル電界効果トランジスタ（ｐＦＥＴ）デバイスを含む半導体構造体が提供され、本構造体では、ソース領域とドレイン領域との接合プロフィールが階段状である。本開示全体を通して、「階段状（ａｂｒｕｐｔ）」という用語は、シリコン基板中のドーパント濃度が、その表面上のＳｉＧｅ半導体チャネル中のドーパント濃度と等しいかまたはそれより低い接合プロフィールを表すために使われる。この階段ソース／ドレイン接合は、これにより短チャネル効果の改良された制御を提供する。
本開示では、Ｓｉ基板の上部に配置されたＳｉＧｅチャネル層の直接真下に、ＮまたはＣドープＳｉ層を形成することによって、ｐＦＥＴデバイスに対する階段ソース／ドレイン接合が設けられる。しかして、（ＳｉＧｅチャネル層とＳｉ基板との間の挟まれた）ＮまたはＣドープＳｉ層が、ｐ型ドーパントに対して上層のＳｉＧｅチャネル層とほぼ同じ拡散速度を有する、構造体が提供される。ＮまたはＣドープＳｉ層と上層のＳｉＧｅチャネル層とがｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層が、下層のＳｉ基板中へのｐ型ドーパントの拡散を遅延させるので、階段ソース／ドレイン接合を形成することが可能になる。Ｓｉ基板上に直接接して配置されたＳｉＧｅチャネル層を含む従来技術の構造体においては、ゲートの下側により多く、Ｓｉ基板中により深く侵入した埋没ソース／ドレイン接合が形成される。
また、このＮまたはＣドープＳｉ層は、階段ソース／ドレイン接合プロフィールを有するｐＦＥＴデバイスを提供するのに加え、ｐＦＥＴデバイスの閾値電圧ロールオフの制御にも役立つ。階段接合がなければ、ＳｉＧｅチャネルの下側のソース／ドレイン接合が近接近することにより、ｐＦＥＴ中のデバイス漏損が増加する。接合部が近接近することによって、ゲート電極により劣弱に制御される、高い閾値内漏損がもたらされ、したがってｐＦＥＴデバイスの短チャネル制御を劣化させる。
本開示の一つの態様において、ＳｉＧｅチャネルの表面上に配置されたｐＦＥＴデバイスを含む、半導体構造体を形成する方法が提供される。本方法は、Ｓｉ基板と、Ｓｉ基板の上部表面に配置されたＮまたはＣドープＳｉ層と、ＮまたはＣドープＳｉ層の上部表面に配置されたＳｉＧｅチャネル層とを包含する構造体を設けるステップを含む。少なくとも一つのゲート誘電体層および一つのゲート導体を含むｐＦＥＴゲート・スタックが、ＳｉＧｅチャネル層の上部表面上に形成される。次いで、ｐ型ドーパントのイオン注入によって、構造体のｐＦＥＴゲート・スタック中のフットプリントに、各々が階段接合を有するソース領域およびドレイン領域が形成される。
本開示の別の態様において、ＳｉＧｅチャネルの表面上に配置されたｐＦＥＴデバイスを含む、半導体構造体を形成する方法が提供され、本方法はＳｉ基板の表面上に配置されたＳｉＧｅチャネル層を包含する構造体を設けるステップを含む。次いで、ＳｉＧｅチャネル層の一部分上にｐＦＥＴゲート・スタックが形成される。次に、ハロー・イオン注入処理が行われ、ＮまたはＣが、ハロー・イオンと共注入されて、Ｓｉ基板の上部領域およびｐＦＥＴゲート・スタックのフットプリントにＮまたはＣドープＳｉ層が形成される。次いで、ＳｉＧｅ層の一部内、ＮまたはＣドープＳｉ層の一部内、およびｐＦＥＴゲート・スタックのフットプリントに、ｐ型ドーパントのイオン注入によってソース領域およびドレイン領域が形成され、該ソース領域およびドレイン領域は階段状接合プロフィールを有する。
本開示のさらに別の態様において、Ｓｉ基板と、Ｓｉ基板の上部表面上に配置されたＮまたはＣドープＳｉ層と、ＮまたはＣドープＳｉ層の上部表面上に配置されたＳｉＧｅチャネル層と、ＳｉＧｅチャネル層の上部表面上に配置されたｐＦＥＴゲート・スタックと、ソース領域およびドレイン領域であって、ＳｉＧｅ層の一部分内、ＮまたはＣドープＳｉ層の一部分内、およびｐＦＥＴゲート・スタックのフットプリントにそれぞれ配置され、階段接合をそれぞれ包含するソース領域およびドレイン領域と、を含む半導体構造体が提供される。
本開示の一つの実施形態で使用可能な、Ｓｉ基板を含む初期構造体を示す（断面図による）図表現である。 Ｓｉ基板の上部表面上にＳｉＧｅチャネル層を形成した後の、図１の初期構造体を示す（断面図による）図表現である。 ＮまたはＣドープＳｉ層を、Ｓｉ基板中に、該ＮまたはＣドープ層がＳｉＧｅチャネル層とＳｉ基板との間に挟まるようにして形成した後の、図２の構造体を示す（断面図による）図表現である。 ＳｉＧｅチャネル層の一部分上にｐＦＥＴを形成した後の、図３の構造体を示す（断面図による）図表現である。 本開示の別の実施形態による、Ｓｉ基板上部表面上または面内にＮまたはＣドープＳｉ層を形成した後の、図１の初期構造体を示す（断面図による）図表現である。 ＮまたはＣドープＳｉ層の上部表面上にＳｉＧｅチャネル層を形成した後の、図５の構造体を示す（断面図による）図表現である。 本開示の別の実施形態による、ＳｉＧｅチャネル層の一部分上にｐＦＥＴゲート・スタックを形成した後の、図２の構造体を示す（断面図による）図表現である。 ＮまたはＣがＳｉ基板の上部領域に、ハロー・イオンと共注入される注入ステップを実施後の、図７の構造体を示す（断面図による）図表現である。 ソース領域およびドレイン領域を形成した後の、図８の構造体を示す（断面図による）図表現である。
本開示は、ソース領域およびドレイン領域の接合プロフィールが階段状の、シリコンゲルマニウム（ＳｉＧｅ）チャネルを含むｐＦＥＴデバイス、および該デバイスを形成する方法を提供するものであり、後記の考察および本出願に添付の図面を参照しながら、以下にこれをさらに詳しく説明する。なお、これら図面は例示目的のためだけに提示するものであり、原寸に比例して描かれてはいない。
以下の説明において、本開示を例示するために、特定の構造体、コンポーネント、材料、寸法、処理ステップおよび技法など、数多くの具体的詳細を述べる。しかしながら、当業者は、これらの具体的詳細なくして、または他の具体的詳細を使って、本開示のさまざまな実施形態を実施できることをよく理解していよう。他の例においは、本開示の各種実施形態が不明瞭になることを回避するため、周知の構造体または処理ステップは説明されていない。
当然ながら、層、領域、または基板などのエレメントが別のエレメントの「上に（ｏｎ）」ある、または「覆って（ｏｖｅｒ）」いると述べられた場合、それが別のエレメントの直接上にあることも、介在するエレメントが存在することもある。これに対し、あるエレメントが別のエレメントの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、または「直接覆って（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」いると述べられた場合、介在するエレメントは存在しない。これもまた当然ながら、あるエレメントが別のエレメントに「接続されて（ｃｏｎｎｅｃｔｅｄ」いる、または「結合されて（ｃｏｕｐｌｅｄ）」いると述べられた場合、それが他のエレメントに直接接続または結合されていることも、介在するエレメントが存在することもある。これに対し、あるエレメントが別のエレメントの「直接接続されて（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」いる、または「直接結合されて（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」いると述べられた場合、介在するエレメントは存在しない。
ここで図１〜図４を参照すると、本開示の一つの実施形態が示されている。図１〜図４に示された実施形態において、Ｓｉ基板の上部表面上にＳｉＧｅチャネル層が形成された後、ＮまたはＣドープＳｉ層が形成される。最初に図１を参照すると、本開示に使用可能な初期構造体１０が示されている。初期構造体１０はＳｉ基板１２を含む。一つの実施形態において、Ｓｉ基板１２はバルク基板である。別の実施形態において、Ｓｉ基板１２はシリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板である。
Ｓｉ基板１２は、単結晶、多結晶、またはアモルファスとすることができる。一般的に、本開示では単結晶Ｓｉ基板が用いられる。いくつかの例において、Ｓｉ基板１２は、単結晶表面配向を有する。別の例では、相異なる結晶方位を有する異なった表面領域を有する、ハイブリッドＳｉ基板が用いられる。ハイブリッド基板が用いられる場合、ｎＦＥＴは、一般に結晶表面（１００）上に形成され、ｐＦＥＴは、一般に結晶面（１１０）上に形成される。このハイブリッド基板は、当該技術分野で周知の技法によって形成することができる。例えば、米国特許第７，３２９，９２３号、２００５年６月２日に公開された米国特許出願公開第２００５／０１１６２９０号、および米国特許第７，０２３，０５５号を参照されたい。これら各々の内容全体は参照によって本明細書に組み込まれる。
ＳＯＩ基板が用いられる場合、ＳＯＩ基板は、ハンドル基板、ハンドル基板の上部表面上に配置された埋め込み絶縁層、および埋め込み絶縁層の上部表面上に配置されたＳｉ層を含む。ＳＯＩ基板のハンドル基板は、半導体材料とすることができ、これを埋め込み絶縁層上面に配置されたＳｉ層と同じもの、または異なるものとすることができる。本明細書で、ハンドル基板の半導体材料に関連して使う用語「半導体」は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰまたは他の類似のＩＩＩ／Ｖ族化合物半導体を含む、任意の半導体材料をいう。また、これら半導体材料の積層をハンドル基板の半導体材料として用いることも可能である。一つの実施形態において、ハンドル基板はＳｉから成る。
ハンドル基板とＳｉ層とは、同じまたは異なった結晶方位を有し得る。例えば、ハンドル基板もしくはＳｉ層またはその両方の結晶方位を｛１００｝、｛１１０｝、または｛１１１｝とすることができる。本開示では、具体的に述べたこれら結晶方位以外の結晶方位を使用することも可能である。ＳＯＩ基板のハンドル基板もしくはＳｉ層またはその両方は、単結晶半導体材料、多結晶材料、またはアモルファス材料とすることができる。通常、ＳＯＩ基板の少なくともＳｉ層は単結晶半導体材料である。
ＳＯＩ基板の埋め込み絶縁層は、結晶とすることも、あるいは非結晶酸化物または窒化物とすることもできる。一つの実施形態において、埋め込み絶縁層は酸化物である。埋め込み絶縁層は、連続とすることも不連続とすることもできる。不連続埋め込み絶縁層が在る場合、絶縁領域は、半導体材料に取り囲まれた離島として存在する。
ＳＯＩ基板は、例えば、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ（酸素注入による分離））または層転位を含む、標準的なプロセスを用いて形成することが可能である。層転位プロセスが用いられる場合、２つの半導体ウエハを一緒に接合した後で、随意的な薄化ステップを実施することができる。この随意的薄化ステップでは、半導体層の厚さは、より望ましい厚さを有する層にまで低減される。
ＳＯＩ基板のＳｉ層の厚さは、典型的には１００Å〜１０００Å（１０ｎｍ〜１００ｎｍ）であるが、さらに典型的には、５００Å〜７００Å（５０ｎｍ〜７０ｎｍ）の厚さである。いくつかの実施形態において、ＥＴＳＯＩ（ｅｘｔｒｅｍｅｌｙ ｔｈｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ（極薄半導体オンインシュレータ））基板が用いられた場合、該ＳＯＩのＳｉ層は、１００Å（１０ｎｍ）より薄い厚さを有する。Ｓｉ層の厚さが前述した範囲の一つ以内でない場合、例えば、平坦化またはエッチングなどの薄化ステップを使って、Ｓｉ層の厚さを前述の範囲の一つ以内に入る値まで低減することができる。
ＳＯＩ基板の埋め込み絶縁層は、典型的には１０Å〜２０００Å（１ｎｍ〜２００ｎｍ）の厚さを有するが、さらに典型的には１０００Å〜１５００Å（１００ｎｍ〜１５０ｎｍ）の厚さである。本開示では、ＳＯＩ基板のハンドル基板の厚さは重要ではない。
Ｓｉ基板１２は、ドープすることも、ドープしないことも、またはその中にドープ領域と非ドープ領域とを含むこともできる。簡明化のため、ドープ領域は、本出願の図面中では具体的に示されていない。Ｓｉ基板１２内の各ドープ領域は、同一のまたは相異なる、伝導度もしくはドーピング濃度あるいはそれらの両方を有し得る。Ｓｉ基板１２中に所在するドープ領域は、通常、ウェル領域といわれ、これらは、従来式のイオン注入処理またはガス相ドーピングを用いて形成される。
図面中に示された特定の実施形態において、Ｓｉ基板１２は、ｐＦＥＴデバイス領域だけを含み、ｎＦＥＴデバイス領域は、示されたｐＦＥＴデバイス領域の周辺部に配置されることになろう。しかして、Ｓｉ基板１２には、図のｐＦＥＴデバイス領域中をドープして、ｐウェル領域（図示せず）を含めることができる。
次いで図２を参照すると、Ｓｉ基板１２の上部表面上にＳｉＧｅチャネル層１４を形成した後の、図１の初期構造体が示されている。ＳｉＧｅチャネル層１４は、例えば、超高真空化学気相堆積（ＵＨＶ ＣＶＤ：ｕｌｔｒａ ｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）など、任意の従来式エピタキシャル成長プロセスを用いて形成することができる。いくつかの例において、ＳｉＧｅチャネル層１４は、ＳｉおよびＧｅの両方を包含する前駆体、またはＳｉ含有前駆体とＧｅ含有前駆体との組み合わせを含む、任意の従来式前駆体を用いて形成することが可能である。
例示された特定の実施形態において、エピタキシャルに形成されたＳｉＧｅチャネル層１４は、Ｓｉ基板１２と同じ結晶方位を有する。さらに、ＳｉＧｅ層１４は、一般に歪ＳｉＧｅ層である。いくつかの実施形態において、ＳｉＧｅチャネル層１４は傾斜ＳｉＧｅ層であり、一方、他の実施形態においては、ＳｉＧｅチャネル層１４は非傾斜層である。ＳｉＧｅチャネル層１４は、式Ｓｉ１−ｙＧｅｙで表すことができ、ｙは０．１から約０．４の範囲とすることができる。ＳｉＧｅチャネル層１４の厚さは、同層を形成するのに用いられたエピタキシャル成長プロセスの条件に応じて変わり得る。典型的には、ＳｉＧｅチャネル層１４は、１ｎｍ〜３０ｎｍの厚さを有するが、さらに典型的には４ｎｍ〜７ｎｍの厚さである。
次いで図３を参照すると、Ｓｉ基板１２中に、ＮまたはＣドープＳｉ層１６がＳｉＧｅチャネル層１４とＳｉ基板１２との間に挟まれるようにして、ＮまたはＣドープＳｉ層１６が形成された後の、図２の構造体が示されている。一つの実施形態において、層１６はＮドープＳｉ（すなわちＳｉ：Ｎ）から成る。さらに別の実施形態では、層１６はＣドープＳｉ（すなわちＳｉ：Ｃ）から成る。
ＮまたはＣドープＳｉ層１６は、ＳｉＧｅチャネル層１４の下部表面に隣接するＳｉ基板１２の上部領域中に、ＮまたはＣを注入することによって形成することができる。Ｓｉ基板１２の上部領域中へのＮまたはＣの注入は、従来式のイオン注入装置を用いて行うことが可能である。
ＮまたはＣイオンの注入処理の条件は、ＳｉＧｅチャネル層１４の全体的厚さ、およびＳｉ基板１２の上部領域中に注入されるイオンの種類すなわちＮかＣかによって変わり得る。Ｓｉ基板１２の「上部領域」とは、ＮまたはＣイオンが、Ｓｉ基板１２の上部面において、Ｓｉ基板１２の上部表面から下２０ｎｍの深さまで注入されることを意味する。典型的には、Ｓｉ基板１２の上部領域中へのＮまたはＣイオンの注入は、２ｋｅＶ〜１０ｋｅＶのエネルギで実施可能であるが、さらに典型的には４ｋｅＶ〜７ｋｅＶのエネルギである。ＮまたはＣイオン注入処理は、典型的には１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のＣまたはＮのドーズを用いて実施されるが、さらに典型的には１Ｅ１３ａｔｏｍｓ／ｃｍ２〜５Ｅ１４ａｔｏｍ／ｃｍ２のイオン・ドーズ量が使われる。
一つの実施形態において、ＮまたはＣイオン注入は、単一回のステップで実施可能である。これに換えて、別の実施形態では、ＮまたはＣイオン注入は、同一のまたは異なったイオン注入条件を使って、複数回のイオン注入ステップで実施することもできる。
形成されたＮまたはＣドープＳｉ層１６の厚さは、用いられたイオン注入処理の条件如何によって変わり得る。典型的には、形成されたＮまたはＣドープＳｉ層１６の厚さは、１ｎｍ〜３５ｎｍであるが、さらに典型的には１５ｎｍ〜２５ｎｍの厚さである。ドープＳｉ層内のＮまたはＣの濃度は、注入されたＮまたはＣイオンのドーズ量に依存する。典型的には、ドープＳｉ層内のＮまたはＣの濃度は１Ｅ１７ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３であるが、さらに典型的には、ドープＳｉ層内のＮまたはＣの濃度は５Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３である。
図３には構造体が設けられているのが示されており、この構造体では、（ＳｉＧｅチャネル層１４とＳｉ基板１２との間に挟まれた）ＮまたはＣドープＳｉ層１６が、ｐ型ドーパントに対して上層のＳｉＧｅチャネル層１４とほぼ同じ拡散速度を有する。ＮまたはＣドープＳｉ層１６と上層のＳｉＧｅチャネル層１４とが、ｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層１６が下層のＳｉ基板１２中へのｐ型ドーパントの拡散を遅らせるので、階段ソース／ドレイン接合を後に形成することが可能になる。この実施形態において、図３に示されるように、ＮまたはＣドープＳｉ層１６は、ＳｉＧｅチャネル層１４の真下に連続的に所在する。
図３に示された構造体が形成された後、ＳｉＧｅチャネル層１４と、ＮまたはＣドープＳｉ層１６と、Ｓｉ基板１２の一部分との中に、少なくとも一つの分離領域（図示せず）を形成することができる。この少なくとも一つの分離領域は、トレンチ分離領域またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来式トレンチ分離処理を用いて形成することが可能である。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング、および酸化物などのトレンチ誘電体によるトレンチの充填を用いることができる。随意的に、トレンチ充填に先立ってトレンチ内にライナを形成することができ、トレンチ充填後に緻密化ステップを実施することができ、同じくトレンチ充填後に平坦化処理を行うことが可能である。フィールド酸化膜は、いわゆるシリコンの局部酸化処理を用いて形成することができる。なお、分離領域は、相隣接しているゲート領域の間の絶縁を提供するものであり、通常、相隣接するゲートが反対の伝導性を有する場合、すなわちｎＦＥＴとｐＦＥＴとの場合に必要となる。しかして、該少なくとも一つの分離領域が、ｎＦＥＴデバイス領域をｐＦＥＴデバイス領域から隔てる。
次いで図４を参照すると、図示のｐＦＥＴデバイス領域中にｐＦＥＴ１８を形成した後の、図３の構造体が示されている。ｐＦＥＴ１８は、ゲート誘電体層２０およびゲート導体２２を包含するｐＦＥＴゲート・スタックを含む。また、図４に示されたｐＦＥＴ１８は、随意的側壁スペーサ２４と、ソース／ドレイン拡張域（具体的に図示せず）と、本明細書では総称してソース／ドレイン領域２６という、ソース領域およびドレイン領域と、を含む。ソース／ドレイン領域２６は、これらに関わる階段接合を有する。ｐＦＥＴ１８は、堆積、リソグラフィ、およびエッチングのステップを含む、任意の従来式処理フローを用いて形成することができる。あるいは、ｐＦＥＴ１８を形成するのに、リプレースメント・ゲート処理を用いることも可能である。
ゲート誘電体層２０は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素など、任意の絶縁材料から成る。一つの実施形態において、ゲート誘電体層２０は、酸化ケイ素よりも大きい誘電率すなわち４．０以上の誘電率を有するｈｉｇｈ−ｋゲート誘電体である。別途の言及がなければ、本明細書に記載された全ての誘電率は真空に対するものである。具体的には、使用可能なｈｉｇｈ−ｋゲート誘電体には、以下に限らないが、酸化物、窒化物、酸窒化物、もしくは、金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩、またはこれらの組み合わせが含まれる。一つの実施形態において、ｈｉｇｈ−ｋゲート誘電体には、例えば、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、これらのケイ酸塩、およびこれらの合金などの酸化物から成る。これらのｈｉｇｈ−ｋ材料の積層スタックも、ｈｉｇｈ−ｋゲート誘電体として用いることができる。ｘの各値は、独立して０．５〜３の範囲にあり、ｙの各値は、独立して０〜２である。いくつかの実施形態では、ｈｉｇｈ−ｋゲート誘電体として、ＨｆＯ２、ハフニウムケイ酸塩、ハフニウムケイ素酸窒化物が用いられる。
ゲート誘電体層２０の物理的厚さは変わり得るが、典型的には、ゲート誘電体層２０は、０．５ｎｍ〜１０ｎｍの厚さを有し、さらに典型的には０．５ｎｍ〜約３ｎｍの厚さである。ゲート誘電体層２０は、例えば、化学気相堆積法（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ支援ＣＶＤ、有機金属化学気相堆積法（ＭＯＣＶＤ：ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積法（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、蒸着法、反応性スパッタリング法、化学溶液堆積法、および他の類似の堆積処理などの堆積処理によって形成することができる。また、上記処理の任意の組み合わせを用いて、ゲート誘電体層２０を形成することも可能である。種々のデバイス領域内各々のゲート誘電体材料は、同じものとすることも異なるものとすることもできる。相異なるゲート誘電体材料は、ブロック・マスク技術を用いて形成することができる。
前述したように、ｐＦＥＴ１８は、ゲート導体（またはゲート電極）２２も含む。用いられるゲート導体２２は、以下に限らないが、多結晶シリコン、多結晶シリコンゲルマニウム、元素金属（例えば、タングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも一つの元素金属の合金、元素金属窒化物（例えば、窒化タングステン、窒化アルミニウム、および窒化チタン）、元素金属シリサイド（例えば、ケイ化タングステン、ケイ化ニッケル、およびケイ化チタン）およびこれらの積層体を含め、任意の導電材料を含み得る。一つの実施形態において、ゲート導体２２は、例えば、ＲｕＯ２などのｐ型ゲート金属から成る。いくつかの例において、単一層のゲート導体２２が形成される。別の例では、導電材料の第一層および導電材料の第二層が形成される。一つの実施形態において、ゲート導体２２には、下から上に、導電金属層と上部の伝導性Ｓｉ含有材料層とのスタックを含め、導電金属層が伝導性Ｓｉ含有材料層よりも高い伝導度を有するようにすることができる。
ゲート導体２２は、例えば、化学気相堆積法（ＣＶＤ）、プラズマ助長化学気相堆積法（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、蒸着法、物理気相堆積法（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法、化学溶液堆積法、原子層堆積法（ＡＬＤ）および他の類似の堆積処理を含め、従来式の堆積処理を用いて形成することが可能である。Ｓｉ含有材料がゲート導体２２として使われる場合、Ｓｉ含有材料は、インシチュ（ｉｎ−ｓｉｔｕ）ドーピング堆積処理を用いるか、もしくは堆積を行った後、Ｓｉ含有材料中に適切な不純物を導入するイオン注入などのステップを実施して、適切な不純度以内にドープすることができる。金属シリサイドを形成する場合には、従来式のケイ化処理を用いることができる。
堆積されたゲート導体２２は、典型的には５ｎｍ〜２００ｎｍの厚さを有するが、さらに典型的には２０ｎｍ〜１００ｎｍの厚さである。異なるデバイス領域中のゲート導体の材料は、同じものとすることも異なるものとすることも可能である。相異なるゲート導電材料は、ブロック・マスク技術を使って形成することができる。
いくつかの実施形態において、随意的ハード・マスク材料（図示せず）をゲート導体２２の上面に配置することができる。この随意的ハード・マスク材料には、酸化物、窒化物、酸窒化物、または積層スタックを含めこれらの任意の組み合わせが含まれる。随意的ハード・マスク材料が用いられる場合、これらは例えば、ＣＶＤおよびＰＥＣＶＤを含め、当業者に周知の従来式堆積処理を用いて形成される。上記の代わりに、例えば、酸化もしくは窒化またはその両方などの熱処理によって、この随意的ハード・マスク材料を形成することもできる。随意的ハード・マスク材料の厚さは、用いられる正確なハード・マスク材料およびこれを形成するのに使われるプロセスに応じて変わり得る。典型的には、該ハード・マスク材料は５ｎｍ〜２００ｎｍの厚さを有するが、さらに典型的には１０ｎｍ〜５０ｎｍの厚さである。ハード・マスク材料は、通常、導電材料が、多結晶シリコンまたはＳｉＧｅなどのＳｉ含有材料の場合に用いられる。
ソース／ドレイン拡張領域（図示せず）は、任意の周知の拡張イオン注入処理法を用いて形成される。拡張イオン注入の後、アニールを使って、注入された拡張イオンを活性化することができる。随意的側壁スペーサ２４は、スペーサ材料の堆積とその後のエッチングを含む任意の周知の処理法を用いて形成することが可能である。典型的なスペーサ材料には、酸化物もしくは窒化物またはその両方が含まれる。スペーサの形成の後、層１４および１６の露出表面内のｐＦＥＴ１８のフットプリントに、ｐＦＥＴ１８がイオン注入マスクとしての役割をして、ソース／ドレイン領域２６が形成される。ソース／ドレイン領域２６は、ソース／ドレイン・イオン注入処理を用い、その後アニールを行って形成される。例示された特定の実施形態において、Ｂなどのｐ型ドーパントが層１４および１６の中に注入される。前述のように、ソース／ドレイン領域２６は、階段接合を有する。ＮまたはＣドープＳｉ層と上層のＳｉＧｅチャネル層とがｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層が、下層のＳｉ基板中へのｐ型ドーパントの拡散を遅延させるので、階段ソース／ドレイン接合が形成される。
いくつかの実施形態において、この段階で、半導体材料の上面に金属半導体合金を形成することが可能な任意の処理法を用いて、金属半導体合金コンタクトを形成することができる。一つの実施形態において、シリサイド処理を用いて、金属半導体合金コンタクトを形成することができる。このシリサイド処理は、スペーサの外縁に対して自己整合させることが可能である。該シリサイド処理は、半導体材料と反応させたとき、金属半導体合金を形成する能力のある金属を形成するステップを含む。金属半導体合金コンタクトを形成するのに使われる金属は、以下に限らないが、タンタル、チタン、タングステン、ルテニウム、コバルト、ニッケル、またはこれらの材料の任意の適切な組み合わせを含み得る。この金属の上面に窒化チタンまたは窒化タンタルなどの拡散バリアを形成することができる。アニールが実施され、金属と下層の半導体材料との間で反応を生じさせて金属半導体合金領域を形成する。通常、このアニールは、少なくとも２５０℃以上の温度で行われる。単一回のアニール・ステップ、または複数回のアニール・ステップを用いることができる。一切の未反応金属および随意的拡散バリアは、アニールが実施された後除去される。いくつかの実施形態において、随意的なパターン取りされたハード・マスクが存在せず、導電材料がＳｉ含有材料から成る場合、金属半導体合金コンタクトは、パターン取りされた導電材料の直接上面に形成することができる。
ここで図５〜図６を参照すると、本開示の別の実施形態が示され、該実施形態では、ＳｉＧｅチャネル層が形成される前にＮまたはＣドープＳｉ層が形成される。最初に図５を参照すると、本開示の別の実施形態による、Ｓｉ基板１２の上部表面上または面内にＮまたはＣドープＳｉ層１６が形成された後の、図１の初期構造体が示されている。本開示の一つの実施形態において、ＮまたはＣドープＳｉ層１６は、従来型のＳｉ前駆体、およびＮドーパント源またはＣドーパント源が使われる、任意の従来式エピタキシャル成長プロセスを用いて、Ｓｉ基板１２の直接上部表面上に形成される。Ｎドーパント源の例には、例示としてアンモニア・ベースの気体種が含まれる。Ｃドーパント源の例には、例示としてメチルシランが含まれる。エピタキシャル成長が用いられる場合、ＮまたはＣドープＳｉ層１６は、Ｓｉ基板１２と同じ結晶方位を有する。
上記の代わりに、イオン注入処理を用いて、Ｓｉ基板１２の上部表面領域内にＮまたはＣドープＳｉ層１６を形成することもできる。注入処理の条件は、Ｓｉ基板１２の上部領域中に注入されるイオンの型、すなわちＮかまたはＣかによって変わり得る。典型的には、Ｓｉ基板１２の上部領域中へのＮまたはＣの注入は、２ｋｅＶ〜１０ｋｅＶの範囲のエネルギで実施されるが、さらに典型的には４ｋｅＶ〜７ｋｅＶのエネルギで行われる。ＮまたはＣイオン注入処理は、典型的には、１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のドーズを使って実施されるが、さらに典型的には１Ｅ１３ａｔｏｍｓ／ｃｍ２〜５Ｅ１４ａｔｏｍｓ／ｃｍ２のイオン・ドーズ量が使われる。ＮまたはＣイオン注入は、単一回のステップで行うこともでき、あるいは、同じまたは異なったイオン注入条件を使った複数回のイオン注入を用いることもできる。
形成されるＮまたはＣドープＳｉ層１６の厚さは、これを形成するのに用いられた技法の如何により変わり得る。典型的には、形成されるＮまたはＣドープＳｉ層１６の厚さは、１ｎｍ〜３５ｎｍであるが、さらに典型的には１５ｎｍ〜２５ｎｍの厚さである。
ドープＳｉ層内のＮまたはＣの濃度は、ＮまたはＣドープＳｉ層１６を形成するのに使われた技法に依存する。例えば、イオン注入が用いられる場合、ドープＳｉ層内のＮまたはＣの濃度は１Ｅ１７ａｔｏｍｓ／ｃｍ３〜１Ｅ２１ａｔｏｍｓ／ｃｍ３であるが、さらに典型的には、ドープＳｉ層内のＮまたはＣの濃度は５Ｅ１８ａｔｏｍｓ／ｃｍ３〜１Ｅ２０ａｔｏｍｓ／ｃｍ３である。ＮまたはＣドープＳｉ層１６を形成するのに、エピタキシャル成長プロセスが使われる場合、ドープＳｉ層内のＮまたはＣの濃度は０．０１原子パーセント〜１原子パーセントであるが、さらに典型的には、ドープＳｉ層内のＮまたはＣの濃度は０．１原子パーセント〜０．５原子パーセントである。
次に図６を参照すると、ＮまたはＣドープＳｉ層１６の表面上にＳｉＧｅチャネル層１４を形成した後の、図５の構造体が示されている。ＳｉＧｅチャネル層１４は、図２に示された実施形態で前述したようにして形成される。一つの実施形態において、ＳｉＧｅチャネル層１４は、Ｓｉ基板１２の上部表面上で層１６をエピタキシャル成長させた後、真空を破らずに形成することができる。別の実施形態では、層１４のエピタキシャル成長と層１６のエピタキシャル成長との間で真空が破られる。エピタキシャルに形成されたＳｉＧｅチャネル１４は、層１６と同じ結晶方位を有する。例示された実施形態において、ＮまたはＣドープＳｉ層１６は、ＳｉＧｅチャネル層１４の真下に連続して所在する。
図６には、構造体が設けられているのが示されており、この構造体では、（ＳｉＧｅチャネル層１４とＳｉ基板１２との間に挟まれた）ＮまたはＣドープＳｉ層１６が、ｐ型ドーパントに対し上層のＳｉＧｅチャネル層１４とほぼ同じ拡散速度を有する。ＮまたはＣドープＳｉ層１６と上層のＳｉＧｅチャネル層１４とが、ｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層１６が下層のＳｉ基板１２中へのｐ型ドーパントの拡散を遅らせるので、階段ソース／ドレイン接合を後に形成することが可能になる。
次いで、図６に示された構造体を前述のように処理して、示された活性デバイス領域内に配置されたｐＦＥＴ１８を含めることができる。また、階段接合プロフィールを有するソース／ドレイン領域２６も前述のようにして形成することができる。
ここで図７〜図９を参照すると、本開示の別の実施形態が示されている。図７〜図９に示された実施形態において、Ｓｉ基板１２中にＮまたはＣドープＳｉ層１６’を形成する前に、ｐＦＥＴ１８のゲート・スタックが形成される。本実施形態では、ＮまたはＣドープＳｉ層１６’は、ＮまたはＣをＳｉ基板１２中にハロー・イオンと共注入することによって形成される。
最初に図７を参照すると、ＳｉＧｅチャネル層１４の表面上にｐＦＥＴ１８のゲート・スタックを形成した後の、図２の構造体が示されている。ｐＦＥＴ１８のゲート・スタック（すなわちｐＦＥＴゲート・スタック）は、ゲート誘電体層２０およびゲート導体２２を含む。この実施形態中のｐＦＥＴ１８のゲート・スタックは、図４に示されたｐＦＥＴ１８のゲート・スタックの形成において述べた技法の一つを用いて作製することができる。また、この実施形態のゲート誘電体層２０およびゲート導体２２に対し挙げられる材料、プロセス、および厚さは、図４に示された実施形態で前述したものと同じである。
次いで図８を参照すると、ＮまたはＣがＳｉ基板の上部領域中にハロー・イオンと共注入される注入ステップを実施した後の、図７の構造体が示されている。この注入ステップは、本明細書ではハロー・イオン注入と称することもあり、この注入では、ハロー・イオンと、ＮまたはＣが、Ｓｉ基板１２の上部領域中に共注入される。図８において、参照番号１６’は、Ｓｉ基板１２の上部表面の中にＮまたはＣを注入することによって形成されたＮまたはＣドープＳｉ層（または領域）を表す。簡明化のため、ハロー注入領域は、図面中に具体的に示していない。しかし、当業者ならハロー注入領域の場所は熟知していよう。この実施形態において、図８に示されるように、ＮまたはＣドープ層１６’は、ＳｉＧｅ層の真下に部分的に所在する。
図８に示された構造体を設けるため、本開示のこの実施形態で使われる共注入ステップは、ハロー・イオンとＮまたはＣとがＳｉ基板１２中に共注入されるハロー・イオン注入処理の使用を含む。ハロー・イオンは、半導体基板と同じ伝導性不純物を含む。ハロー・イオンと、ＮまたはＣとの共注入は、Ｓｉ基板１２の表面に対する垂直方向から傾いたある角度で実施される。典型的には、この共注入は、Ｓｉ基板１２の垂直方向から１５°〜４５°の角度で行われるが、さらに典型的には、Ｓｉ基板１２の垂直方向から２０°〜３０°の角度で行われる。
共注入ステップ、すなわちハロー・イオン注入は、典型的には、５ｋｅＶ〜３０ｋｅＶのエネルギで行われるが、さらに典型的には１０ｋｅＶ〜２０ｋｅＶのエネルギで行われる。この共注入ステップで用いることが可能なＮまたはＣのドーズ量は、典型的には１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２であるが、さらに典型的には１Ｅ１３ａｔｏｍｓ／ｃｍ２〜５Ｅ１４ａｔｏｍｓ／ｃｍ２のドーズ量である。共注入されるハロー・イオンのドーズ量は、典型的には５Ｅ１２ａｔｏｍｓ／ｃｍ２〜１Ｅ１４ａｔｏｍｓ／ｃｍ２であるが、さらに典型的には１Ｅ１３ａｔｏｍｓ／ｃｍ２〜５Ｅ１３ａｔｏｍｓ／ｃｍ２のドーズ量である。
図８には、構造体が設けられているのが示されており、この構造体では、（ＳｉＧｅチャネル層１４とＳｉ基板１２との間に挟まれた）ＮまたはＣドープＳｉ層１６’が、ｐ型ドーパントに対し上層のＳｉＧｅチャネル層１４とほぼ同じ拡散速度を有する。ＮまたはＣドープＳｉ層１６’と上層のＳｉＧｅチャネル層１４とが、ｐ型ドーパントに対しほぼ同じ拡散率を有し、ＮまたはＣドープＳｉ層１６’が下層のＳｉ基板１２中へのｐ型ドーパントの拡散を遅らせるので、階段ソース／ドレイン接合を後に形成することが可能になる。
図９は、随意的側壁スペーサ２４およびソース／ドレイン領域２６を形成した後の、図８の構造体を示す（断面図による）図表現である。随意的側壁スペーサ２４およびソース／ドレイン領域２６は、図１〜図４に示した実施形態に関して前述したのと同じ基本処理ステップおよび材料を用いて形成することができる。この実施形態中のソース／ドレイン領域２６も、同様に階段接合プロフィールを有する。ＮまたはＣドープＳｉ層が、Ｂなどのｐ型ドーパントに対し上層のＳｉＧｅチャネル層とほぼ同じ拡散速度を有し、ＮまたはＣドープＳｉ層が下層のＳｉ基板中へのｐ型ドーパントの拡散を遅らせるので、階段ソース／ドレイン接合が形成される。
本開示を、そのさまざまな実施形態に関連させて具体的に示し説明してきたが、当業者は、本開示の精神および範囲から逸脱することなく、形態および細部について上記のまたは他の変更を加えることが可能なのを理解していよう。従って、本開示は、説明、例示したとおりの形態および細部に限定されるものでなく、添付の特許請求の範囲を含むものと意図されている。
本発明は、多岐にわたる電子および電気装置に用いられる、集積回路チップに組み込まれた高性能の半導体電界効果トランジスタ（ＦＥＴ）デバイスの設計および作製において産業上の利用性を有する。

Claims (25)

  1. 半導体構造体を作製する方法であって、
    Ｓｉ基板１２と、前記Ｓｉ基板の上部表面上に配置されたＮまたはＣドープＳｉ層１６と、前記ＮまたはＣドープＳｉ層の上部表面上に配置されたＳｉＧｅチャネル層１４とを包含する構造体を設けるステップと、
    前記ＳｉＧｅチャネル層の上部表面上にｐＦＥＴゲート・スタック１８を形成するステップと、
    ｐ型ドーパントのイオン注入によって、前記ＳｉＧｅチャネル層の一部内、前記ＮまたはＣドープＳｉ層の一部内、および前記ｐＦＥＴゲート・スタックのフットプリントに、ソース領域およびドレイン領域２６を形成するステップであって、前記ソース領域および前記ドレイン領域は階段接合プロフィールを有する、前記形成するステップと、
    を含む方法。
  2. 前記構造体を前記設けるステップは、前記Ｓｉ基板の上部表面上に前記ＳｉＧｅ層を形成し、次いで前記Ｓｉ基板の前記上部領域１６’中にＮまたはＣを注入することによって、前記Ｓｉ基板１２の上部部分内に前記ＮまたはＣドープ層を形成するステップを含む、請求項１に記載の方法。
  3. 前記Ｓｉ基板の前記上部表面上に前記ＳｉＧｅ層を前記形成するステップは、エピタキシャル成長プロセスを含み、前記ＳｉＧｅ層は応力歪を有する、請求項２に記載の方法。
  4. 前記ＮまたはＣの注入は、１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のイオン・ドーズを用いて、２ｋｅＶ〜１０ｋｅＶの範囲のエネルギで行われる、請求項２に記載の方法。
  5. 前記構造体を前記設けるステップは、前記Ｓｉ基板の上部表面上に前記ＮまたはＣドープＳｉ層を形成するステップと、次いで前記ＮまたはＣドープＳｉ層の上部表面上に前記ＳｉＧｅチャネル層１４を形成するステップとを含む、請求項１に記載の方法。
  6. 前記ＮまたはＣドープＳｉ層を前記形成するステップおよび前記ＳｉＧｅチャネル層を形成するステップの両方が、エピタキシャル成長プロセスを含む、請求項５に記載の方法。
  7. 前記ＮまたはＣドープＳｉ層を形成するステップおよび前記ＳｉＧｅチャネル層を形成するステップの間真空が維持されている、請求項６に記載の方法。
  8. 前記構造体を前記設けるステップは、前記Ｓｉ基板の上部領域内に前記ＮまたはＣドープＳｉ層を形成するステップと、次いで前記ＮまたはＣドープＳｉ層１６の上部表面上に前記ＳｉＧｅチャネル層を形成するステップとを含む、請求項１に記載の方法。
  9. 前記ＮまたはＣドープＳｉ層を前記形成するステップは、前記Ｓｉ基板の前記上部領域中にＮまたはＣをイオン注入するステップを含む、請求項８に記載の方法。
  10. ＮまたはＣを前記注入するステップは、１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のイオン・ドーズを用いて、２ｋｅＶ〜１０ｋｅＶの範囲のエネルギで実施される、請求項９に記載の方法。
  11. 前記ＳｉＧｅチャネル層を形成するステップは、エピタキシャル成長プロセスを含む、請求項８に記載の方法。
  12. 半導体構造体を形成する方法であって、
    Ｓｉ基板１２の表面上に配置されたＳｉＧｅチャネル層１４を包含する構造体を設けるステップと、
    前記ＳｉＧｅチャネル層の一部分上にｐＦＥＴゲート・スタックを形成するステップと、
    ＮまたはＣを、ハロー・イオンと共に共注入し、前記Ｓｉ基板の上部領域と、前記ｐＦＥＴゲート・スタックのフットプリントとにＮまたはＣドープＳｉ層１６’を形成する、ハロー・イオン注入処理を実施するステップと、
    ｐ型ドーパントのイオン注入によって、前記ＳｉＧｅ層チャネル１４の一部内、前記ＮまたはＣドープＳｉ層１６’の一部内、および前記ｐＦＥＴゲート・スタックのフットプリントに、ソース領域およびドレイン領域２６を形成するステップであって、前記ソース領域および前記ドレイン領域２６は階段接合プロフィールを有する、前記形成するステップと、
    を含む方法。
  13. 前記構造体を前記設けるステップは、前記Ｓｉ基板の前記表面上に前記ＳｉＧｅチャネル層をエピタキシャルに成長させるステップを含む、請求項１２に記載の方法。
  14. 前記ハロー・イオン注入は、前記Ｓｉ基板の垂直方向から１５°〜４５°の角度で行われる、請求項１２に記載の方法。
  15. 前記ハロー・イオン注入は、５ｋｅＶ〜３０ｋｅＶのエネルギで行われる、請求項１２に記載の方法。
  16. 前記ハロー・イオン注入は、１Ｅ１２ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のＮまたはＣのドーズ、および５Ｅ１２ａｔｏｍｓ／ｃｍ２〜１Ｅ１４ａｔｏｍｓ／ｃｍ２のハロー・イオンのドーズを含む、請求項１２に記載の方法。
  17. Ｓｉ基板１２と、前記Ｓｉ基板の上部表面上に配置されたＮまたはＣドープＳｉ層と、前記ＮまたはＣドープＳｉ層の上部表面上に配置されたＳｉＧｅチャネル層１４と、前記ＳｉＧｅチャネル層の上部表面上に配置されたｐＦＥＴゲート・スタックと、ソース領域およびドレイン領域２６であって、前記ＳｉＧｅチャネル層の一部分内、前記ＮまたはＣドープＳｉ層の一部分内、および前記ｐＦＥＴゲート・スタックのフットプリントにそれぞれ配置され、階段接合をそれぞれ含む、前記ソース領域およびドレイン領域と、を含む半導体構造体。
  18. 前記ＮまたはＣドープＳｉ層は、エピタキシャルＮまたはＣドープＳｉ層である、請求項１７に記載の半導体構造体。
  19. 前記ＳｉＧｅチャネル層はエピタキシャルＳｉＧｅチャネル層である、請求項１７に記載の半導体構造体。
  20. 前記ＳｉＧｅチャネル層は応力歪を有する、請求項１７に記載の半導体構造体。
  21. 前記ＮまたはＣドープＳｉ層はＳｉ：Ｎを含む、請求項１７に記載の半導体構造体。
  22. 前記ＮまたはＣドープＳｉ層はＳｉ：Ｃを含む、請求項１７に記載の半導体構造体。
  23. 前記ＮまたはＣドープＳｉ層が、前記ＳｉＧｅチャネル層の真下に連続して所在する、請求項１７に記載の半導体構造体。
  24. 前記ＮまたはＣドープＳｉ層が、前記ＳｉＧｅ層の真下に部分的に所在する、請求項１７に記載の半導体構造体。
  25. 前記ゲート・スタックは、ゲート導体層２２と積層されたゲート誘電体層２０から成る、請求項１７に記載の半導体構造体。
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