JP2004235603A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現する。
【解決手段】エクステンション構造の不純物拡散層を形成するに際して、先ずポケット領域を形成する不純物としてＳｂをイオン注入した後、続いて拡散抑制物質であるＮを、ゲート絶縁膜の界面近傍及びポケット領域の不純物が形成する電気的欠陥界面であるアモルファス／結晶界面の２箇所に濃度ピークを有するように注入する。そして、エクステンション領域及び深いソース／ドレイン領域を形成するためのイオン注入を実行する。
【選択図】 図５
【解決手段】エクステンション構造の不純物拡散層を形成するに際して、先ずポケット領域を形成する不純物としてＳｂをイオン注入した後、続いて拡散抑制物質であるＮを、ゲート絶縁膜の界面近傍及びポケット領域の不純物が形成する電気的欠陥界面であるアモルファス／結晶界面の２箇所に濃度ピークを有するように注入する。そして、エクステンション領域及び深いソース／ドレイン領域を形成するためのイオン注入を実行する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、エクステンション構造の半導体装置及びその製造方法に関し、特にＣＭＯＳ構造の半導体装置に適用して好適である。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタの構造として、短チャネル効果の抑制及びホットキャリア耐性等を向上させるべく、ＬＤＤ構造が採用されている。
一方、半導体装置の微細化・高集積化が進み、それに伴いＭＯＳトランジスタではゲート長の短縮化が促進されている。ところが、ゲート長の短縮化に起因して、ホットキャリアによる閾値電圧の経時変化や相互コンダクタンスの劣化等の不都合が発生するおそれがある。そこでこれに対処するため、いわゆるエクステンション構造（ＬＤＤ構造）のＭＯＳトランジスタが案出されている。このＭＯＳトランジスタは、浅いエクステンション領域を形成した後、ゲート電極にサイドウォール等を形成し、エクステンション領域と一部重畳するように深いソース／ドレイン領域を形成することにより、一対の不純物拡散層が形成されてなるものである。
【０００３】
【特許文献１】
特開平２−２７０３３５号公報
【特許文献２】
特開平８−７８６７４号公報
【特許文献３】
特開平１０−７９５０６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、最近ではＭＯＳトランジスタの更なる微細化・高集積化が急速に進行しており、エクステンション構造のＭＯＳトランジスタには以下に示すような２点の問題が浮上している。
【０００５】
（１）ＭＯＳトランジスタの更なる微細化のためには、エクステンション領域の濃度プロファイルが重要になる。特に、エクステンション領域における横方向の濃度プロファイルは、電流駆動能力を向上させるうえで鍵を握る事項である。この場合、閾値電圧のロールオフ特性と電流駆動能力、即ちエクステンション領域の電気抵抗とが言わばトレードオフの関係にあり、以下に示すように両者の精緻な調節が必要である。
【０００６】
閾値電圧のロールオフ特性を向上させるためには、与えられた物理的なゲート長に対して、できるだけ大きな冶金学的な実効ゲート長を確保することが望ましい。これによりチャネルの不純物濃度を低く設定することが可能となり、キャリアの不純物による散乱が少なくなるために移動度が向上し、結果としてＭＯＳトランジスタの電流駆動能力が改善される。ここで、冶金学的な実効ゲート長が同一であれば、物理的なゲート長を小さくすることが可能である。
【０００７】
しかしその一方で、エクステンション領域はゲート電極と十分にオーバーラップしていなければならない。強反転状態の反転層におけるキャリア密度は１０１９／ｃｍ３のオーダーに達するため、ゲート電極のエッジ直下におけるエクステンション領域、即ちエクステンション領域の先端部分が電気抵抗として働き電流駆動能力の劣化を招くおそれがある。これを抑止するには、前記先端部分の不純物濃度を少なくとも５×１０１９／ｃｍ３以上とする必要がある。
【０００８】
このように不純物濃度を制御したエクステンション領域を形成するには、エクステンション領域における横方向の濃度プロファイルを急峻にすることを要する。即ち、前記先端部分で５×１０１９／ｃｍ３以上の不純物濃度を確保し、当該先端部分からチャネル方向へ向かって急激に濃度が減少するような濃度プロファイルを形成することが好ましい。理想的には、所謂ボックス形状にエクステンション領域を形成することが好適である。しかしながら、横方向の濃度プロファイルは、一般的に拡散現象に支配されているため、その急峻性を所望に制御することは極めて困難である。
【０００９】
（２）現在のＭＯＳトランジスタでは、閾値電圧のロールオフ特性及び電流駆動能力を更に向上させるため、エクステンション領域を含むようにこれと反対導電型の不純物をイオン注入し、ポケット領域を形成することが多い。例えばＣＭＯＳトランジスタの場合、ポケット領域を形成する不純物としては、ｎＭＯＳトランジスタに対してはインジウム（Ｉｎ）、ｐＭＯＳトランジスタに対しては砒素（Ａｓ）又はアンチモン（Ｓｂ）等の比較的質量の大きい元素が使われている。
【００１０】
これらの不純物はロールオフ特性及び電流駆動能力を向上させる観点から優れているために用いられるが、重い元素であるがために、イオン注入の際に生じた電気的欠陥が活性化のアニール処理を行った後でも完全に消滅せず、ドレインリーク電流、特にそのゲート電極の周辺成分が増大してしまうという問題が生じる。ポケット領域は深いソース／ドレイン領域に隠れるように設計されているため、その底面成分は殆ど変化しない。ドレインリーク電流を抑えるには、電気的欠陥を消滅させるアニール処理を追加することが効果的であるが、同時に当該アニール処理によって不純物が拡散してしまい、微細化の妨げになるという問題がある。
【００１１】
このように、エクステンション構造のＭＯＳトランジスタの更なる微細化を図ろうとしても、エクステンション領域における横方向の濃度プロファイルを制御することが極めて困難であり、更にそれに加えて、閾値電圧のロールオフ特性及び電流駆動能力の向上を見込んでポケット領域を形成するも、ドレインリーク電流の抑制を考慮すれば逆に主目的である微細化を妨げる結果を招くという進退両難の現況にある。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１４】
本発明の半導体装置は、半導体基板と、前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層とを含み、前記不純物拡散層は、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、前記第１の領域と重畳する、前記第１の領域よりも深い第２の領域と、少なくとも、前記半導体基板との界面近傍の第１の部位及び前記第１の領域より深い第２の部位にそれぞれ濃度ピークを有するように、前記第１の領域を形成する不純物の拡散を抑制する機能を有する拡散抑制物質が導入されてなる第３の領域とを含む。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記ゲート電極の両側における前記半導体基板の表層に、導電性を付与する不純物の拡散を抑制する機能を有する拡散抑制物質を導入する第２の工程と、前記ゲート電極の両側における前記半導体基板の表層に、前記拡散抑制物質よりも浅く、導電性を付与する不純物を導入する第３の工程と、前記ゲート電極の側面のみに絶縁膜を形成する第４の工程と、前記絶縁膜の両側における前記半導体基板の表層に、前記第２の工程における第１導電型の不純物よりも深く、前記第２の工程と同一導電型の不純物を導入する第５の工程とを含み、前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行する。
【００１６】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の主要構成をなす基本骨子について説明する。
本発明者は、浅いエクステンション領域（第１の領域）及びこれと一部重畳しこれよりも深いディープ・ソース／ドレイン領域（第２の領域）を有してなるエクステンション構造の半導体装置において、先ず始めにエクステンション領域の不純物拡散、特に横方向の不純物拡散を簡易且つ確実に抑止することを熟慮し、そのための最適な手法として、エクステンション領域の不純物の拡散を抑制する機能を有する拡散抑制物質を追加導入（第３の領域の形成）することに想到した。
【００１７】
拡散抑制物質の具体的な導入態様としては、上記した横方向の不純物拡散を抑える見地から、極めて浅い部分、即ちゲート絶縁膜の界面近傍に高い濃度ピークを持たせることが必須である。
【００１８】
更にもう１つの課題として、ポケット領域（第４の領域）を形成する場合におけるドレインリーク電流の低減を考慮する必要がある。ポケット領域を形成する際に用いる不純物としては、上述のように比較的重い元素が好適であるが、重い不純物によるアモルファス化が生じて電気的欠陥が形成される。そこで本発明者は、拡散抑制物質をポケット領域の不純物が形成する電気的欠陥界面、即ちアモルファス／結晶界面（Ａ／Ｃ界面：ｅｎｄ ｏｆ ｒａｎｇｅ ｄｅｆｅｃｔ）に偏析させ、これにより電気的欠陥を消滅させれば良いことに想到した。即ち、このＡ／Ｃ界面に濃度ピークを持たせるとともに、ポケット領域の不純物と略同等の濃度プロファイルとなるように拡散抑制物質を導入すれば良い。
【００１９】
即ち本発明では、ゲート絶縁膜の界面近傍及びＡ／Ｃ界面の少なくとも２箇所に濃度ピークを有し、且つポケット領域の不純物と略同等の濃度プロファイルとなるような態様で、拡散抑制物質を導入する。この場合、特にゲート絶縁膜の界面近傍における拡散抑制の重要性に鑑み、この部位の濃度ピークをＡ／Ｃ界面の濃度ピークよりも高く設定することが好適である。
【００２０】
このように拡散抑制物質を導入することにより、上記した横方向の不純物拡散を抑えてロールオフ特性が改善され、しかもその急峻性が改善されるためにエクステンション領域の先端部分における抵抗増加が抑止され、電流駆動能力が向上する。更には、ポケット領域の不純物導入によりＡ／Ｃ界面に形成される電気的欠陥が拡散抑制物質の導入により回復し、当該電気的欠陥に起因する接合リーク（バンド間トンネル）が抑制され、ドレインリーク電流が大幅に減少することになる。
【００２１】
この場合、拡散抑制物質としては、その質量が比較的小さく、半導体基板や各種導電性不純物等の他の元素と不活性であることを要する旨を考慮し、Ｎ又はＮ２が最も好適であり、更にはアルゴン（Ａｒ）、フッ素（Ｆ）、及び炭素（Ｃ）から選ばれた少なくとも１種を用いても良い。
【００２２】
なお、本発明とはその目的・構成等異なるが、単に基板に窒素を導入する技術は案出されている（特許文献１〜３参照）。
【００２３】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。ここでは、半導体装置としてＣＭＯＳトランジスタを例示し、便宜上その構成を製造方法と共に説明する。なお、本発明はＣＭＯＳトランジスタに限定されるものではなく、ゲート、ソース／ドレインを有するトランジスタ構造の半導体装置に適用が可能である。
【００２４】
（第１の実施形態）
図１〜図４は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００２５】
続いて、素子活性領域３，４上に熱酸化によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
【００２６】
続いて、図１（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００２７】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００２８】
Ｉｎのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎの替わりにホウ素（Ｂ）を用いても良く、この場合には加速エネルギーを３ｋｅＶ〜１０ｋｅＶとする。
【００２９】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図２（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１１とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ（０．５ｋｅＶ〜２０ｋｅＶでも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００３０】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図２（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ（０．５ｋｅＶ〜１０ｋｅＶでも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。
【００３１】
続いて、図２（ｃ）に示すように、レジストマスク７を灰化処理等により除去した後、アニール処理を行う。アニール条件としては、９００℃〜１０２５℃でほぼ０秒とし、窒素等の不活性雰囲気中で行う。これにより、注入されたＮの濃度プロファイルが注入直後の状態から変化し、ポケット領域１１とほぼ重なるとともに、半導体基板１との界面近傍及びＡ／Ｃ界面の２箇所に濃度ピークを有する濃度プロファイルが形成される。なお、このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
【００３２】
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、図５に示すように、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール１０を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
【００３３】
また、拡散抑制物質であるＮのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示すが、この場合の最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高め、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００３４】
また、本実施形態では、拡散抑制物質の注入をレジストマスク７の形成後に行うが、レジストマスク７の形成前に素子活性領域３，４の全面に注入することも可能である。但し、本実施形態のようにレジストマスク７を形成した後に行う方が、ｎ，ｐＭＯＳトランジスタについて各々独立して拡散抑制物質の注入条件を最適化することができるために有利である。
【００３５】
続いて、図３（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【００３６】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図３（ｂ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００３７】
Ｓｂのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００３８】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図３（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１４とほぼ重なるようにＮ拡散領域１５を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００３９】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図４（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００４０】
Ｂのイオン注入の条件としては、加速エネルギーを０．５ｋｅＶ以下（１ｋｅＶ以下でも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを２．５ｋｅＶ以下、ドーズ量は同一とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００４１】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図４（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
【００４２】
そして、図４（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜２０ｋｅＶ（１ｋｅＶ〜２０ｋｅＶでも良い）、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２（２×１０１５／ｃｍ２〜２×１０１６ｃｍ２でも良い）とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００４３】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【００４４】
そして、１０００℃〜１０５０℃、ほぼ０秒（９００℃〜１１００℃、１０秒以下でも良い）のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域１５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【００４５】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００４６】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【００４７】
本実施形態では、各不純物拡散層２１，２２の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【００４８】
ここで、本実施形態における上記した各注入のＳＩＭＳによる濃度プロファイルについて説明する。
図６は、本実施形態で説明した各注入のＳＩＭＳによる濃度プロファイルを示す特性図である。ここでは、ｐＭＯＳトランジスタにおけるポケット領域形成にＳｂをイオン注入した場合を例示しており、Ｓｂの濃度プロファイル及びアニール前後によるＮの濃度プロファイルを示している。なお、ｎＭＯＳトランジスタについても同様の濃度プロファイルが得られる。
【００４９】
図示のように、Ｓｂについては、その濃度プロファイルがＮの有無に関係なくアニール（ＲＴＡ）処理の後でもイオン注入直後の状態から殆ど変化しない。一方、Ｎについては、その濃度プロファイルはＲＴＡ処理の後でイオン注入直後から変化し、ゲート絶縁膜との界面近傍とＳｂに起因するＡ／Ｃ界面近傍にそれぞれ濃度ピークが認められ、この２個所にＮが偏析していることが判る。このようなＮの濃度プロファイルを形成することにより、ゲート絶縁膜との界面近傍に偏析したＮによりＢの拡散が抑制されてロールオフ特性の改善及び電流駆動能力の向上がなされ、Ａ／Ｃ界面近傍界面近傍に偏析したＮによりドレインリーク電流の発生が抑止される。
【００５０】
ここで、本実施形態におけるＮの注入の有無による最小ゲート長と最大ドレイン電流との関係について調べた結果を説明する。ここで、「最小ゲート長」はどこまで微細なトランジスタが動作するかを示し、「最大ドレイン電流」はそのトランジスタで得られる最大ドレイン電流を示す指標である。従って、最小ゲート長が小さく、最大ドレイン電流が大きいほどトランジスタの性能が優れていることを意味する。
【００５１】
図７はこの関係を示す特性図であり、▲プロットがＮ注入がなされない従来の場合、●プロット及び■プロットがＮ注入がなされた本実施形態の場合を示しており、●プロットがエクステンション領域の不純物濃度が比較的低く、■プロットが比較的高くなるように形成されたものである。図示のように、Ｎ注入により、プロットは全体的に図中左上にシフトしており、Ｎ注入による性能向上が確認された。更に、エクステンション領域の不純物濃度を高くすることにより、同一の最小ゲート長でより高い最大ドレイン電流が得られ、更なる性能向上が実現することが判る。
【００５２】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００５３】
（第２の実施形態）
第２の実施形態では、ＣＭＯＳトランジスタにおいて、特にｎＭＯＳトランジスタのポケット層の形成を工夫し、ｎＭＯＳトランジスタのみを拡散抑制物質を導入する対象とする場合について例示する。
【００５４】
図８〜図１１は、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図８（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００５５】
続いて、素子活性領域３，４上に熱酸化によりシリコン酸化膜であるゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。なお、ゲート絶縁膜５としてシリコン酸窒化膜を形成するようにしても良い。
【００５６】
続いて、図８（ｂ）に示すように、図５に示した薄いサイドウォール１０を形成する替わりに、ゲート電極６を覆うようにシリコン酸化膜４１ａ及びシリコン窒化膜４１ｂを形成し、これらを異方性エッチング及びウェットエッチングにより加工し、ゲート電極６の側面における中央部位のみを覆うノッチ状スペーサ４１を自己整合的に形成する。
【００５７】
続いて、図８（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００５８】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図９（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）及びホウ素（Ｂ）をそれぞれイオン注入し、ポケット領域４２を形成する。
【００５９】
インジウム（Ｉｎ）のイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。
【００６０】
ホウ素（Ｂ）のイオン注入の条件としては、加速エネルギーを３ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面にチルト角を０°〜４５°でイオン注入する。
【００６１】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図９（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域４２とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜４０°とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００６２】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図９（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００６３】
続いて、図１０（ａ）に示すように、レジストマスク７を灰化処理等により除去した後、図１０（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【００６４】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１０（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００６５】
Ｓｂのイオン注入の条件としては、加速エネルギーを４０ｋｅＶ〜９０ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００６６】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１１（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００６７】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量は上記の２倍とすることで最適となる。
【００６８】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図１１（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、ノッチ状スペーサ４１を覆うサイドウォール９を形成する。
【００６９】
そして、図１１（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜１５ｋｅＶ、ドーズ量を６×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００７０】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを３ｋｅＶ〜６ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜６×１０１５ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【００７１】
続いて、前記レジストマスクを灰化処理等により除去した後、１０００℃〜１０５０℃、Ｎ２雰囲気でほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、注入されたＮの濃度プロファイルが注入直後の状態から変化し、ポケット領域１１とほぼ重なるとともに、半導体基板１との界面近傍及びＡ／Ｃ界面の２箇所に濃度ピークを有する濃度プロファイルが形成され、ポケット領域４２、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層５１が形成される。なお、上記の濃度プロファイルは、ポケット領域１１形成後の工程に伴う熱処理により、前記ＲＴＡ処理に形成される場合もある。他方、前記ＲＴＡ処理により、ｐ型素子活性領域４には、ポケット領域１４、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層５２が形成される。
【００７２】
そして、ｎ，ｐＭＯＳトランジスタをそれぞれサリサイド化する。ここでは、全面にシリサイド金属、ここではコバルト（Ｃｏ）を堆積し、熱処理することにより、ゲート電極６、ｎ型不純物拡散層５１及びｐ型不純物拡散層５２上でシリコンとコバルトを反応させ、ＣｏＳｉ膜４３を形成する。その後、未反応のコバルトを除去する。
【００７３】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００７４】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【００７５】
本実施形態では、不純物拡散層５１の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【００７６】
一般に、ｎＭＯＳトランジスタでは、ポケット領域をインジウム（Ｉｎ）のイオン注入で形成すると、Ｉｎの固溶限界が低いためにロールオフ特性が悪くなるという問題がある。その一方で、ポケット領域をインジウム（Ｉｎ）に加えてホウ素（Ｂ）の追加イオン注入で形成すると、ロールオフ特性は向上するものの、ホウ素が基板表面にパイルアップするためにチャネルの散乱要因となり、電流が低下するという問題がある。
【００７７】
ここで、本実施形態における拡散抑制物質として窒素を導入した際の電流特性（オン電流（Ｉｏｎ）−オフ電流（Ｉｏｆｆ）特性）について調べた。実験結果を図１２に示す。図示のように、窒素を導入した場合の方が入しない場合に比してＩｏｎ−Ｉｏｆｆ特性が向上することが判る。このことは、窒素の導入によりポケット領域の不純物（ホウ素）が基板表面にパイルアップされることが防止され、チャネルの散乱要因が抑制されて電流劣化が抑えられることを意味する。即ち本実施形態では、ｎＭＯＳトランジスタのポケット領域を形成する際に、インジウム（Ｉｎ）とホウ素（Ｂ）をイオン注入し、更に拡散抑制物質として窒素を導入するため、ロールオフ特性及びＩｏｎ−Ｉｏｆｆ特性の双方を向上させることができる。
【００７８】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００７９】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態と同様にＣＭＯＳトランジスタの構成及びその製造方法を開示するが、拡散抑制物質であるＮの注入態様が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については同符号を記して説明を省略する。本実施形態では、主に第１の実施形態との関連で説明するが、第２の実施形態に適用し、即ち２回のＮ注入を行うようにしても良い。
【００８０】
図１３は、第３の実施形態によるＣＭＯＳトランジスタの製造方法において、Ｎの注入工程のみを示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に、図１（ａ）〜（ｃ）の各工程を経て、ｎＭＯＳトランジスタのポケット領域１１を形成するためのイオン注入を行った後、図１３（ａ）に示すように２回のＮ注入を実行する。
【００８１】
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを先ずゲート絶縁膜との界面近傍を見込んだ浅い部位へ注入し、浅いＮ拡散領域３１を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ程度、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８２】
続いて、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを今度はポケット領域１１を形成するための注入と同等の深さ部位へ注入して深いＮ拡散領域３２を形成し、浅いＮ拡散領域３１及び深いＮ拡散領域３２からなるＮ拡散領域１２とする。この注入の条件としては、加速エネルギーを１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８３】
その後、図１３（ｂ）に示すようにエクステンション領域を形成するためのイオン注入を行い、図２（ｃ），図３（ａ），（ｂ）の各工程を経て、ｐＭＯＳトランジスタのポケット領域１５を形成するためのイオン注入を行った後、図８（ｂ）に示すように２回のＮの注入を実行する。
【００８４】
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを先ずゲート絶縁膜との界面近傍を見込んだ浅い部位へ注入し、浅いＮ拡散領域３３を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ程度、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８５】
続いて、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを今度はポケット領域１５を形成するための注入と同等の深さ部位へ注入して深いＮ拡散領域３４を形成し、浅いＮ拡散領域３３及び深いＮ拡散領域３４からなるＮ拡散領域１５とする。この注入の条件としては、加速エネルギーを１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８６】
しかる後、図４（ａ）〜（ｃ）及び諸々の後工程の各工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００８７】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。しかもこの場合、Ｎの濃度ピークを形成するために各濃度ピークに対応した２回のＮ注入を行なうため、上記の諸効果をより確実に得ることができる。
【００８８】
（第４の実施形態）
第４の実施形態では、ＣＭＯＳトランジスタにおいて、特にｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる拡散抑制物質を用いる場合について例示する。
【００８９】
図１４〜図１７は、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１４（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００９０】
続いて、素子活性領域３，４上に熱酸化によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
【００９１】
続いて、図１４（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００９２】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１４（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００９３】
Ｉｎのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎの替わりにホウ素（Ｂ）を用いても良く、この場合には加速エネルギーを３ｋｅＶ〜１０ｋｅＶとする。
【００９４】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図１５（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１１とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。
【００９５】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１５（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００９６】
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、図５に示すように、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール１０を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
【００９７】
また、拡散抑制物質であるＮのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示すが、この場合の最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高め、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００９８】
また、本実施形態では、拡散抑制物質の注入をレジストマスク７の形成後に行うが、レジストマスク７の形成前に素子活性領域３，４の全面に注入することも可能である。但し、本実施形態のようにレジストマスク７を形成した後に行う方が、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタについて各々独立して拡散抑制物質の注入条件を最適化することができるために有利である。
【００９９】
続いて、図１６（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【０１００】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１６（ｂ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【０１０１】
Ｓｂのイオン注入の条件としては、加速エネルギーを４０ｋｅＶ〜９０ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【０１０２】
続いて、拡散抑制物質としてフッ素（Ｆ）を注入する。
具体的には、図１６（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＦを注入し、ポケット領域１４とほぼ重なるようにＦ拡散領域６１を形成する。この注入の条件としては、加速エネルギーを０．１ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【０１０３】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１７（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【０１０４】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【０１０５】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図１７（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール６２を形成する。ここで、サイドウォール６２の形成過程は３００℃以上６００℃以下の温度で実行する。３００℃未満では、シリコン酸化膜の膜質劣化が激しく、６００℃より高温では、不純物プロファイルの変動が生じてしまう。
【０１０６】
そして、図１７（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール６２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【０１０７】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール６２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【０１０８】
そして、１０００℃〜１０５０℃、ほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｆ拡散領域６１、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【０１０９】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【０１１０】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【０１１１】
本実施形態では、各不純物拡散層２１の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で、他方で各不純物拡散層２２の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＦの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【０１１２】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【０１１３】
また、本実施形態では、サイドウォール６２を６００℃以下の温度条件で形成すること、即ち不純物活性化の熱処理までのプロセス熱履歴を６００℃以下とすることにより、ｎＭＯＳトランジスタのポケット領域１１を形成する際にイオン注入したインジウム（Ｉｎ）を活性化するための熱処理を省略し、続いてｎ型素子活性領域３に拡散抑制物質として窒素（Ｎ）をイオン注入することにより、駆動電流を劣化させることなく、より微細なゲート長のｎＭＯＳトランジスタが実現される。
【０１１４】
更に本実施形態では、ｎＭＯＳトランジスタの場合とは異なり、ｐＭＯＳトランジスタのｐ型素子活性領域４に拡散抑制物質としてフッ素（Ｆ）をイオン注入することにより、駆動電流を劣化させることなく、より微細なゲート長のｐＭＯＳトランジスタが実現される。
【０１１５】
ここで、上述した第１〜第４の実施形態におけるＣＭＯＳトランジスタを構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々について、拡散抑制物質の注入を行わない場合との比較に基づき、トランジスタ特性について調べた諸結果について説明する。
【０１１６】
先ず、ｎＭＯＳトランジスタについて調べた結果を図１８に示す。
この場合、オフ電流が７０ｍＡ／μｍ以下となるゲート長を最小ゲート長と定義し、このゲート長と最大ドレイン電流との関係を表しており、横軸（ゲート長）の１目盛が５ｎｍ、縦軸（最大ドレイン電流）の１目盛が０．１ｍＡ／μｍである。Ｎのイオン注入有り（第１〜第４の実施形態に対応する）を●、Ｎのイオン注入無し（比較例）を○で示す。図示のように、ｎＭＯＳトランジスタでは、Ｎ注入により最大ドレイン電流の低下を殆んど来すことなく最小ゲート長が小さくなることが判り、優れたトランジスタ特性を示す。
【０１１７】
次に、拡散抑制物質の注入とエクステンション領域形成のための不純物注入との順番により、トランジスタ特性に差異があるか否かついて調べた結果を図１９に示す。
ここで、エクステンション領域のための不純物注入の前にＮのイオン注入を実行した場合（第１〜第４の実施形態に対応する）を●、エクステンション領域のための不純物注入の後にＮのイオン注入を実行した場合を△、Ｎのイオン注入無し（比較例）を○で示す。図示のように、Ｎのイオン注入をエクステンション領域のための不純物注入の前後どちらとしても大差はなく、共に優れたトランジスタ特性を示すことが判る。
【０１１８】
次に、ｐＭＯＳトランジスタについて調べた結果を図２０に示す。
ここで、Ｎのイオン注入有り（第１の実施形態に対応する）を●、Ｆのイオン注入有り（第４の実施形態に対応する）を▲、Ｎのイオン注入無し（比較例）を○で示す。図示のように、ｐＭＯＳトランジスタでは、Ｎ注入又はＦ注入により最大ドレイン電流の低下を殆んど来すことなく最小ゲート長が小さくなることが判り、優れたトランジスタ特性を示す。
【０１１９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１２０】
（付記１）半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層と
を含み、
前記不純物拡散層は、
前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
前記第１の領域と重畳する、前記第１の領域よりも深い第２の領域と、
少なくとも、前記半導体基板との界面近傍の第１の部位及び前記第１の領域より深い第２の部位にそれぞれ濃度ピークを有するように、前記第１の領域を形成する不純物の拡散を抑制する機能を有する拡散抑制物質が導入されてなる第３の領域と
を含むことを特徴とする半導体装置。
【０１２１】
（付記２）前記不純物拡散層は、前記第１及び第２の領域を形成する不純物と反対導電型の不純物が導入されてなる第４の領域を含み、
前記第３の領域は、前記第４の領域と略同等の濃度プロファイルを有し、当該第４の領域に比して少なくとも一部の深さ範囲で高濃度とされてなることを特徴とする付記１に記載の半導体装置。
【０１２２】
（付記３）前記第１の部位の前記濃度ピークは前記第２の部位の前記濃度ピークより高いことを特徴とする付記１又は２に記載の半導体装置。
【０１２３】
（付記４）前記拡散抑制物質は、窒素、アルゴン、フッ素、及び炭素から選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１２４】
（付記５）ＣＭＯＳ型の半導体装置であって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの少なくとも一方が前記不純物拡散層を有することを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）少なくともｎＭＯＳトランジスタを備え、前記ｎＭＯＳトランジスタが前記不純物拡散層を有しており、
前記ｎＭＯＳトランジスタの前記不純物拡散層における前記第４の領域は、前記反対導電型の不純物としてインジウム及びホウ素が導入されてなることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１２５】
（付記７）半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、導電性を付与する不純物の拡散を抑制する機能を有する拡散抑制物質を導入する第２の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、前記拡散抑制物質よりも浅く、導電性を付与する不純物を導入する第３の工程と、
前記ゲート電極の側面のみに絶縁膜を形成する第４の工程と、
前記絶縁膜の両側における前記半導体基板の表層に、前記第２の工程における第１導電型の不純物よりも深く、前記第２の工程と同一導電型の不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。
【０１２６】
（付記８）前記第２の工程において、前記半導体基板との界面近傍の第１の部位及び前記第３の工程における不純物よりも深い第２の部位にそれぞれ濃度ピークを有するように、前記拡散抑制物質を導入することを特徴とする付記７に記載の半導体装置の製造方法。
【０１２７】
（付記９）前記第２の工程において、前記第１の部位の前記濃度ピークを前記第２の部位の前記濃度ピークより高くなるように、前記拡散抑制物質を導入することを特徴とする付記８に記載の半導体装置の製造方法。
【０１２８】
（付記１０）前記拡散抑制物質の方が少なくとも一部の深さ範囲で高濃度であり、前記拡散抑制物質と略同等の濃度プロファイルとなるように、前記第３の工程における不純物と反対導電型の不純物を導入する第６の工程を更に含み、
前記第１の工程の後、前記第２〜第６の工程を任意の順序で実行することを特徴とする付記７〜９のいずれか１項に記載の半導体装置の製造方法。
【０１２９】
（付記１１）前記第２の工程において、前記各濃度ピークに対応するように、前記拡散抑制物質を複数回導入することを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１３０】
（付記１２）前記第１の部位及び前記第２の部位のそれぞれに対応するように、前記拡散抑制物質を２回導入することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１３１】
（付記１３）前記第３の工程において第１導電型の不純物を導入するに際して、前記半導体基板の表面に垂直な方向又は垂直な方向から傾斜した方向から前記不純物をイオン注入することを特徴とする付記７〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１３２】
（付記１４）前記第２の工程において前記拡散抑制物質を導入するに際して、前記半導体基板の表面に垂直に前記拡散抑制物質をイオン注入することを特徴とする付記７〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１３３】
（付記１５）前記第２の工程において前記拡散抑制物質を導入するに際して、前記半導体基板の表面に垂直な方向から傾斜させた方向から前記拡散抑制物質をイオン注入することを特徴とする付記７〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１３４】
（付記１６）前記拡散抑制物質は、窒素、アルゴン、フッ素、及び炭素から選ばれた少なくとも１種であることを特徴とする付記７〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１３５】
（付記１７）ＣＭＯＳ型の半導体装置の製造方法であって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの少なくとも一方に前記各工程を適用することを特徴とする付記７〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１３６】
（付記１８）少なくともｎＭＯＳトランジスタに前記各工程を適用するに際して、
前記第６の工程において、前記反対導電型の不純物としてインジウム及びホウ素を導入することを特徴とする請求項１０〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１３７】
【発明の効果】
本発明によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を可能する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態の他の態様として、ゲート電極の両側面にサイドウォールを形成した様子を示す概略断面図である。
【図６】第１の実施形態で説明した各イオン注入のＳＩＭＳによる濃度プロファイルを示す特性図である。
【図７】第１の実施形態で説明したＮの注入の有無による最小ゲート長と最大ドレイン電流との関係を示す特性図である。
【図８】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】本実施形態における拡散抑制物質として窒素を導入した際の電流特性（オン電流（Ｉｏｎ）−オフ電流（Ｉｏｆｆ）特性）について調べた結果を示す特性図である。
【図１３】第３の実施形態によるＣＭＯＳトランジスタの製造方法において、Ｎの注入工程のみを示す概略断面図である。
【図１４】第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１８】ｎＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【図１９】ｎＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【図２０】ｐＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【符号の説明】
１ シリコン半導体基板
２ ＳＴＩ素子分離構造
３ ｎ型素子活性領域
４ ｐ型素子活性領域
５ ゲート絶縁膜
６ ゲート電極
７，８ レジストマスク
９，１０，６２ サイドウォール
１１，１４，４２ ポケット領域
１２，１５ Ｎ拡散領域
１３，１６ エクステンション領域
１７，１８ ディープＳ／Ｄ領域
２１，５１ ｎ型不純物拡散層
２２，５２ ｐ型不純物拡散層
３１，３３ 浅いＮ拡散領域
３２，３４ 深いＮ拡散領域
４１ ノッチ状スペーサ
４３ ＣｏＳｉ膜
６１ Ｆ拡散領域
【発明の属する技術分野】
本発明は、エクステンション構造の半導体装置及びその製造方法に関し、特にＣＭＯＳ構造の半導体装置に適用して好適である。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタの構造として、短チャネル効果の抑制及びホットキャリア耐性等を向上させるべく、ＬＤＤ構造が採用されている。
一方、半導体装置の微細化・高集積化が進み、それに伴いＭＯＳトランジスタではゲート長の短縮化が促進されている。ところが、ゲート長の短縮化に起因して、ホットキャリアによる閾値電圧の経時変化や相互コンダクタンスの劣化等の不都合が発生するおそれがある。そこでこれに対処するため、いわゆるエクステンション構造（ＬＤＤ構造）のＭＯＳトランジスタが案出されている。このＭＯＳトランジスタは、浅いエクステンション領域を形成した後、ゲート電極にサイドウォール等を形成し、エクステンション領域と一部重畳するように深いソース／ドレイン領域を形成することにより、一対の不純物拡散層が形成されてなるものである。
【０００３】
【特許文献１】
特開平２−２７０３３５号公報
【特許文献２】
特開平８−７８６７４号公報
【特許文献３】
特開平１０−７９５０６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、最近ではＭＯＳトランジスタの更なる微細化・高集積化が急速に進行しており、エクステンション構造のＭＯＳトランジスタには以下に示すような２点の問題が浮上している。
【０００５】
（１）ＭＯＳトランジスタの更なる微細化のためには、エクステンション領域の濃度プロファイルが重要になる。特に、エクステンション領域における横方向の濃度プロファイルは、電流駆動能力を向上させるうえで鍵を握る事項である。この場合、閾値電圧のロールオフ特性と電流駆動能力、即ちエクステンション領域の電気抵抗とが言わばトレードオフの関係にあり、以下に示すように両者の精緻な調節が必要である。
【０００６】
閾値電圧のロールオフ特性を向上させるためには、与えられた物理的なゲート長に対して、できるだけ大きな冶金学的な実効ゲート長を確保することが望ましい。これによりチャネルの不純物濃度を低く設定することが可能となり、キャリアの不純物による散乱が少なくなるために移動度が向上し、結果としてＭＯＳトランジスタの電流駆動能力が改善される。ここで、冶金学的な実効ゲート長が同一であれば、物理的なゲート長を小さくすることが可能である。
【０００７】
しかしその一方で、エクステンション領域はゲート電極と十分にオーバーラップしていなければならない。強反転状態の反転層におけるキャリア密度は１０１９／ｃｍ３のオーダーに達するため、ゲート電極のエッジ直下におけるエクステンション領域、即ちエクステンション領域の先端部分が電気抵抗として働き電流駆動能力の劣化を招くおそれがある。これを抑止するには、前記先端部分の不純物濃度を少なくとも５×１０１９／ｃｍ３以上とする必要がある。
【０００８】
このように不純物濃度を制御したエクステンション領域を形成するには、エクステンション領域における横方向の濃度プロファイルを急峻にすることを要する。即ち、前記先端部分で５×１０１９／ｃｍ３以上の不純物濃度を確保し、当該先端部分からチャネル方向へ向かって急激に濃度が減少するような濃度プロファイルを形成することが好ましい。理想的には、所謂ボックス形状にエクステンション領域を形成することが好適である。しかしながら、横方向の濃度プロファイルは、一般的に拡散現象に支配されているため、その急峻性を所望に制御することは極めて困難である。
【０００９】
（２）現在のＭＯＳトランジスタでは、閾値電圧のロールオフ特性及び電流駆動能力を更に向上させるため、エクステンション領域を含むようにこれと反対導電型の不純物をイオン注入し、ポケット領域を形成することが多い。例えばＣＭＯＳトランジスタの場合、ポケット領域を形成する不純物としては、ｎＭＯＳトランジスタに対してはインジウム（Ｉｎ）、ｐＭＯＳトランジスタに対しては砒素（Ａｓ）又はアンチモン（Ｓｂ）等の比較的質量の大きい元素が使われている。
【００１０】
これらの不純物はロールオフ特性及び電流駆動能力を向上させる観点から優れているために用いられるが、重い元素であるがために、イオン注入の際に生じた電気的欠陥が活性化のアニール処理を行った後でも完全に消滅せず、ドレインリーク電流、特にそのゲート電極の周辺成分が増大してしまうという問題が生じる。ポケット領域は深いソース／ドレイン領域に隠れるように設計されているため、その底面成分は殆ど変化しない。ドレインリーク電流を抑えるには、電気的欠陥を消滅させるアニール処理を追加することが効果的であるが、同時に当該アニール処理によって不純物が拡散してしまい、微細化の妨げになるという問題がある。
【００１１】
このように、エクステンション構造のＭＯＳトランジスタの更なる微細化を図ろうとしても、エクステンション領域における横方向の濃度プロファイルを制御することが極めて困難であり、更にそれに加えて、閾値電圧のロールオフ特性及び電流駆動能力の向上を見込んでポケット領域を形成するも、ドレインリーク電流の抑制を考慮すれば逆に主目的である微細化を妨げる結果を招くという進退両難の現況にある。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１４】
本発明の半導体装置は、半導体基板と、前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層とを含み、前記不純物拡散層は、前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、前記第１の領域と重畳する、前記第１の領域よりも深い第２の領域と、少なくとも、前記半導体基板との界面近傍の第１の部位及び前記第１の領域より深い第２の部位にそれぞれ濃度ピークを有するように、前記第１の領域を形成する不純物の拡散を抑制する機能を有する拡散抑制物質が導入されてなる第３の領域とを含む。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記ゲート電極の両側における前記半導体基板の表層に、導電性を付与する不純物の拡散を抑制する機能を有する拡散抑制物質を導入する第２の工程と、前記ゲート電極の両側における前記半導体基板の表層に、前記拡散抑制物質よりも浅く、導電性を付与する不純物を導入する第３の工程と、前記ゲート電極の側面のみに絶縁膜を形成する第４の工程と、前記絶縁膜の両側における前記半導体基板の表層に、前記第２の工程における第１導電型の不純物よりも深く、前記第２の工程と同一導電型の不純物を導入する第５の工程とを含み、前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行する。
【００１６】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の主要構成をなす基本骨子について説明する。
本発明者は、浅いエクステンション領域（第１の領域）及びこれと一部重畳しこれよりも深いディープ・ソース／ドレイン領域（第２の領域）を有してなるエクステンション構造の半導体装置において、先ず始めにエクステンション領域の不純物拡散、特に横方向の不純物拡散を簡易且つ確実に抑止することを熟慮し、そのための最適な手法として、エクステンション領域の不純物の拡散を抑制する機能を有する拡散抑制物質を追加導入（第３の領域の形成）することに想到した。
【００１７】
拡散抑制物質の具体的な導入態様としては、上記した横方向の不純物拡散を抑える見地から、極めて浅い部分、即ちゲート絶縁膜の界面近傍に高い濃度ピークを持たせることが必須である。
【００１８】
更にもう１つの課題として、ポケット領域（第４の領域）を形成する場合におけるドレインリーク電流の低減を考慮する必要がある。ポケット領域を形成する際に用いる不純物としては、上述のように比較的重い元素が好適であるが、重い不純物によるアモルファス化が生じて電気的欠陥が形成される。そこで本発明者は、拡散抑制物質をポケット領域の不純物が形成する電気的欠陥界面、即ちアモルファス／結晶界面（Ａ／Ｃ界面：ｅｎｄ ｏｆ ｒａｎｇｅ ｄｅｆｅｃｔ）に偏析させ、これにより電気的欠陥を消滅させれば良いことに想到した。即ち、このＡ／Ｃ界面に濃度ピークを持たせるとともに、ポケット領域の不純物と略同等の濃度プロファイルとなるように拡散抑制物質を導入すれば良い。
【００１９】
即ち本発明では、ゲート絶縁膜の界面近傍及びＡ／Ｃ界面の少なくとも２箇所に濃度ピークを有し、且つポケット領域の不純物と略同等の濃度プロファイルとなるような態様で、拡散抑制物質を導入する。この場合、特にゲート絶縁膜の界面近傍における拡散抑制の重要性に鑑み、この部位の濃度ピークをＡ／Ｃ界面の濃度ピークよりも高く設定することが好適である。
【００２０】
このように拡散抑制物質を導入することにより、上記した横方向の不純物拡散を抑えてロールオフ特性が改善され、しかもその急峻性が改善されるためにエクステンション領域の先端部分における抵抗増加が抑止され、電流駆動能力が向上する。更には、ポケット領域の不純物導入によりＡ／Ｃ界面に形成される電気的欠陥が拡散抑制物質の導入により回復し、当該電気的欠陥に起因する接合リーク（バンド間トンネル）が抑制され、ドレインリーク電流が大幅に減少することになる。
【００２１】
この場合、拡散抑制物質としては、その質量が比較的小さく、半導体基板や各種導電性不純物等の他の元素と不活性であることを要する旨を考慮し、Ｎ又はＮ２が最も好適であり、更にはアルゴン（Ａｒ）、フッ素（Ｆ）、及び炭素（Ｃ）から選ばれた少なくとも１種を用いても良い。
【００２２】
なお、本発明とはその目的・構成等異なるが、単に基板に窒素を導入する技術は案出されている（特許文献１〜３参照）。
【００２３】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。ここでは、半導体装置としてＣＭＯＳトランジスタを例示し、便宜上その構成を製造方法と共に説明する。なお、本発明はＣＭＯＳトランジスタに限定されるものではなく、ゲート、ソース／ドレインを有するトランジスタ構造の半導体装置に適用が可能である。
【００２４】
（第１の実施形態）
図１〜図４は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００２５】
続いて、素子活性領域３，４上に熱酸化によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
【００２６】
続いて、図１（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００２７】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００２８】
Ｉｎのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎの替わりにホウ素（Ｂ）を用いても良く、この場合には加速エネルギーを３ｋｅＶ〜１０ｋｅＶとする。
【００２９】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図２（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１１とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ（０．５ｋｅＶ〜２０ｋｅＶでも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００３０】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図２（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ（０．５ｋｅＶ〜１０ｋｅＶでも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。
【００３１】
続いて、図２（ｃ）に示すように、レジストマスク７を灰化処理等により除去した後、アニール処理を行う。アニール条件としては、９００℃〜１０２５℃でほぼ０秒とし、窒素等の不活性雰囲気中で行う。これにより、注入されたＮの濃度プロファイルが注入直後の状態から変化し、ポケット領域１１とほぼ重なるとともに、半導体基板１との界面近傍及びＡ／Ｃ界面の２箇所に濃度ピークを有する濃度プロファイルが形成される。なお、このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
【００３２】
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、図５に示すように、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール１０を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
【００３３】
また、拡散抑制物質であるＮのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示すが、この場合の最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高め、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００３４】
また、本実施形態では、拡散抑制物質の注入をレジストマスク７の形成後に行うが、レジストマスク７の形成前に素子活性領域３，４の全面に注入することも可能である。但し、本実施形態のようにレジストマスク７を形成した後に行う方が、ｎ，ｐＭＯＳトランジスタについて各々独立して拡散抑制物質の注入条件を最適化することができるために有利である。
【００３５】
続いて、図３（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【００３６】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図３（ｂ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００３７】
Ｓｂのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００３８】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図３（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１４とほぼ重なるようにＮ拡散領域１５を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００３９】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図４（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００４０】
Ｂのイオン注入の条件としては、加速エネルギーを０．５ｋｅＶ以下（１ｋｅＶ以下でも良い）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを２．５ｋｅＶ以下、ドーズ量は同一とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００４１】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図４（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
【００４２】
そして、図４（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜２０ｋｅＶ（１ｋｅＶ〜２０ｋｅＶでも良い）、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２（２×１０１５／ｃｍ２〜２×１０１６ｃｍ２でも良い）とし、チルト角を０°〜１０°（０°〜３０°でも良い）とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００４３】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【００４４】
そして、１０００℃〜１０５０℃、ほぼ０秒（９００℃〜１１００℃、１０秒以下でも良い）のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｎ拡散領域１５、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【００４５】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００４６】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【００４７】
本実施形態では、各不純物拡散層２１，２２の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【００４８】
ここで、本実施形態における上記した各注入のＳＩＭＳによる濃度プロファイルについて説明する。
図６は、本実施形態で説明した各注入のＳＩＭＳによる濃度プロファイルを示す特性図である。ここでは、ｐＭＯＳトランジスタにおけるポケット領域形成にＳｂをイオン注入した場合を例示しており、Ｓｂの濃度プロファイル及びアニール前後によるＮの濃度プロファイルを示している。なお、ｎＭＯＳトランジスタについても同様の濃度プロファイルが得られる。
【００４９】
図示のように、Ｓｂについては、その濃度プロファイルがＮの有無に関係なくアニール（ＲＴＡ）処理の後でもイオン注入直後の状態から殆ど変化しない。一方、Ｎについては、その濃度プロファイルはＲＴＡ処理の後でイオン注入直後から変化し、ゲート絶縁膜との界面近傍とＳｂに起因するＡ／Ｃ界面近傍にそれぞれ濃度ピークが認められ、この２個所にＮが偏析していることが判る。このようなＮの濃度プロファイルを形成することにより、ゲート絶縁膜との界面近傍に偏析したＮによりＢの拡散が抑制されてロールオフ特性の改善及び電流駆動能力の向上がなされ、Ａ／Ｃ界面近傍界面近傍に偏析したＮによりドレインリーク電流の発生が抑止される。
【００５０】
ここで、本実施形態におけるＮの注入の有無による最小ゲート長と最大ドレイン電流との関係について調べた結果を説明する。ここで、「最小ゲート長」はどこまで微細なトランジスタが動作するかを示し、「最大ドレイン電流」はそのトランジスタで得られる最大ドレイン電流を示す指標である。従って、最小ゲート長が小さく、最大ドレイン電流が大きいほどトランジスタの性能が優れていることを意味する。
【００５１】
図７はこの関係を示す特性図であり、▲プロットがＮ注入がなされない従来の場合、●プロット及び■プロットがＮ注入がなされた本実施形態の場合を示しており、●プロットがエクステンション領域の不純物濃度が比較的低く、■プロットが比較的高くなるように形成されたものである。図示のように、Ｎ注入により、プロットは全体的に図中左上にシフトしており、Ｎ注入による性能向上が確認された。更に、エクステンション領域の不純物濃度を高くすることにより、同一の最小ゲート長でより高い最大ドレイン電流が得られ、更なる性能向上が実現することが判る。
【００５２】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００５３】
（第２の実施形態）
第２の実施形態では、ＣＭＯＳトランジスタにおいて、特にｎＭＯＳトランジスタのポケット層の形成を工夫し、ｎＭＯＳトランジスタのみを拡散抑制物質を導入する対象とする場合について例示する。
【００５４】
図８〜図１１は、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図８（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００５５】
続いて、素子活性領域３，４上に熱酸化によりシリコン酸化膜であるゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。なお、ゲート絶縁膜５としてシリコン酸窒化膜を形成するようにしても良い。
【００５６】
続いて、図８（ｂ）に示すように、図５に示した薄いサイドウォール１０を形成する替わりに、ゲート電極６を覆うようにシリコン酸化膜４１ａ及びシリコン窒化膜４１ｂを形成し、これらを異方性エッチング及びウェットエッチングにより加工し、ゲート電極６の側面における中央部位のみを覆うノッチ状スペーサ４１を自己整合的に形成する。
【００５７】
続いて、図８（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００５８】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図９（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）及びホウ素（Ｂ）をそれぞれイオン注入し、ポケット領域４２を形成する。
【００５９】
インジウム（Ｉｎ）のイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。
【００６０】
ホウ素（Ｂ）のイオン注入の条件としては、加速エネルギーを３ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面にチルト角を０°〜４５°でイオン注入する。
【００６１】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図９（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域４２とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜４０°とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。また、ＮやＮ２の替わりにＡｒ、Ｆ、及びＣから選ばれた少なくとも１種を用いても良い。
【００６２】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図９（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００６３】
続いて、図１０（ａ）に示すように、レジストマスク７を灰化処理等により除去した後、図１０（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【００６４】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１０（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【００６５】
Ｓｂのイオン注入の条件としては、加速エネルギーを４０ｋｅＶ〜９０ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【００６６】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１１（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【００６７】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量は上記の２倍とすることで最適となる。
【００６８】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図１１（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、ノッチ状スペーサ４１を覆うサイドウォール９を形成する。
【００６９】
そして、図１１（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜１５ｋｅＶ、ドーズ量を６×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００７０】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを３ｋｅＶ〜６ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜６×１０１５ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【００７１】
続いて、前記レジストマスクを灰化処理等により除去した後、１０００℃〜１０５０℃、Ｎ２雰囲気でほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、注入されたＮの濃度プロファイルが注入直後の状態から変化し、ポケット領域１１とほぼ重なるとともに、半導体基板１との界面近傍及びＡ／Ｃ界面の２箇所に濃度ピークを有する濃度プロファイルが形成され、ポケット領域４２、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層５１が形成される。なお、上記の濃度プロファイルは、ポケット領域１１形成後の工程に伴う熱処理により、前記ＲＴＡ処理に形成される場合もある。他方、前記ＲＴＡ処理により、ｐ型素子活性領域４には、ポケット領域１４、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層５２が形成される。
【００７２】
そして、ｎ，ｐＭＯＳトランジスタをそれぞれサリサイド化する。ここでは、全面にシリサイド金属、ここではコバルト（Ｃｏ）を堆積し、熱処理することにより、ゲート電極６、ｎ型不純物拡散層５１及びｐ型不純物拡散層５２上でシリコンとコバルトを反応させ、ＣｏＳｉ膜４３を形成する。その後、未反応のコバルトを除去する。
【００７３】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００７４】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【００７５】
本実施形態では、不純物拡散層５１の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【００７６】
一般に、ｎＭＯＳトランジスタでは、ポケット領域をインジウム（Ｉｎ）のイオン注入で形成すると、Ｉｎの固溶限界が低いためにロールオフ特性が悪くなるという問題がある。その一方で、ポケット領域をインジウム（Ｉｎ）に加えてホウ素（Ｂ）の追加イオン注入で形成すると、ロールオフ特性は向上するものの、ホウ素が基板表面にパイルアップするためにチャネルの散乱要因となり、電流が低下するという問題がある。
【００７７】
ここで、本実施形態における拡散抑制物質として窒素を導入した際の電流特性（オン電流（Ｉｏｎ）−オフ電流（Ｉｏｆｆ）特性）について調べた。実験結果を図１２に示す。図示のように、窒素を導入した場合の方が入しない場合に比してＩｏｎ−Ｉｏｆｆ特性が向上することが判る。このことは、窒素の導入によりポケット領域の不純物（ホウ素）が基板表面にパイルアップされることが防止され、チャネルの散乱要因が抑制されて電流劣化が抑えられることを意味する。即ち本実施形態では、ｎＭＯＳトランジスタのポケット領域を形成する際に、インジウム（Ｉｎ）とホウ素（Ｂ）をイオン注入し、更に拡散抑制物質として窒素を導入するため、ロールオフ特性及びＩｏｎ−Ｉｏｆｆ特性の双方を向上させることができる。
【００７８】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【００７９】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態と同様にＣＭＯＳトランジスタの構成及びその製造方法を開示するが、拡散抑制物質であるＮの注入態様が異なる点で相違する。なお、第１の実施形態と同様の構成部材等については同符号を記して説明を省略する。本実施形態では、主に第１の実施形態との関連で説明するが、第２の実施形態に適用し、即ち２回のＮ注入を行うようにしても良い。
【００８０】
図１３は、第３の実施形態によるＣＭＯＳトランジスタの製造方法において、Ｎの注入工程のみを示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に、図１（ａ）〜（ｃ）の各工程を経て、ｎＭＯＳトランジスタのポケット領域１１を形成するためのイオン注入を行った後、図１３（ａ）に示すように２回のＮ注入を実行する。
【００８１】
具体的には、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを先ずゲート絶縁膜との界面近傍を見込んだ浅い部位へ注入し、浅いＮ拡散領域３１を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ程度、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８２】
続いて、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを今度はポケット領域１１を形成するための注入と同等の深さ部位へ注入して深いＮ拡散領域３２を形成し、浅いＮ拡散領域３１及び深いＮ拡散領域３２からなるＮ拡散領域１２とする。この注入の条件としては、加速エネルギーを１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８３】
その後、図１３（ｂ）に示すようにエクステンション領域を形成するためのイオン注入を行い、図２（ｃ），図３（ａ），（ｂ）の各工程を経て、ｐＭＯＳトランジスタのポケット領域１５を形成するためのイオン注入を行った後、図８（ｂ）に示すように２回のＮの注入を実行する。
【００８４】
具体的には、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを先ずゲート絶縁膜との界面近傍を見込んだ浅い部位へ注入し、浅いＮ拡散領域３３を形成する。この注入の条件としては、加速エネルギーを２ｋｅＶ程度、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８５】
続いて、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを今度はポケット領域１５を形成するための注入と同等の深さ部位へ注入して深いＮ拡散領域３４を形成し、浅いＮ拡散領域３３及び深いＮ拡散領域３４からなるＮ拡散領域１５とする。この注入の条件としては、加速エネルギーを１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００８６】
しかる後、図４（ａ）〜（ｃ）及び諸々の後工程の各工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【００８７】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。しかもこの場合、Ｎの濃度ピークを形成するために各濃度ピークに対応した２回のＮ注入を行なうため、上記の諸効果をより確実に得ることができる。
【００８８】
（第４の実施形態）
第４の実施形態では、ＣＭＯＳトランジスタにおいて、特にｎＭＯＳトランジスタとｐＭＯＳトランジスタとで異なる拡散抑制物質を用いる場合について例示する。
【００８９】
図１４〜図１７は、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１４（ａ）に示すように、通常のＣＭＯＳプロセスにより素子活性領域及びゲート電極を形成する。
具体的には、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、シリコン半導体基板１の素子分離領域となる部位にフォトリソグラフィー及びドライエッチングにより溝を形成し、ＣＶＤ法等により当該溝を埋め込むようにシリコン酸化膜を堆積し、当該溝のみを充填するようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜を研磨除去し、ＳＴＩ素子分離構造２を形成して、ｎ型素子活性領域３及びｐ型素子活性領域４を画定する。次いで、ｎ型素子活性領域３にはｐ型不純物を、ｐ型素子活性領域４にはｐ型不純物をそれぞれイオン注入し、ｐウェル３ａ及びｎウェル４ａを形成する。ここでは、ｎ型素子活性領域３がｎＭＯＳトランジスタの形成部、ｐ型素子活性領域４がｐＭＯＳトランジスタの形成部となる。
【００９０】
続いて、素子活性領域３，４上に熱酸化によりゲート絶縁膜５を形成し、次いでＣＶＤ法等により多結晶シリコン膜を堆積した後、これら多結晶シリコン膜及びゲート絶縁膜５をフォトリソグラフィー及びドライエッチングにより電極形状にパターニングし、素子活性領域３，４上でゲート絶縁膜５を介してなるゲート電極６をそれぞれ形成する。
【００９１】
続いて、図１４（ｂ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク７を形成する。
【００９２】
そして、ｎ型素子活性領域３のみに、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１４（ｃ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではインジウム（Ｉｎ）をイオン注入し、ポケット領域１１を形成する。
【００９３】
Ｉｎのイオン注入の条件としては、加速エネルギーを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、半導体基板１の表面に垂直な方向から傾斜させてイオン注入する。この傾斜角（チルト角）は、基板表面に垂直な方向を０°として、０°〜４５°とする。この場合、上記の加速エネルギー及びドーズ量で基板表面に対して各々対称な４方向からイオン注入することになる。以降の説明では、チルト角を付与する場合には同様に４方向注入するものとして説明を省略する。なお、不純物としてはＩｎの替わりにホウ素（Ｂ）を用いても良く、この場合には加速エネルギーを３ｋｅＶ〜１０ｋｅＶとする。
【００９４】
続いて、拡散抑制物質として窒素（Ｎ）を注入する。
具体的には、図１５（ａ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＮを注入し、ポケット領域１１とほぼ重なるようにＮ拡散領域１２を形成する。この注入の条件としては、加速エネルギーを５ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。Ｎのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示す。なお、Ｎ単体では注入のビーム電流を充分に確保することが比較的難しいことから、Ｎの替わりにＮ２を用いても良い。このときには加速エネルギー及びドーズ量を共にＮ単体の場合の半分とするのが適正である。
【００９５】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１５（ｂ）に示すように、レジストマスク７から露出するｎ型素子活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここでは砒素（Ａｓ）をイオン注入し、エクステンション領域１３を形成する。この場合、Ａｓの替わりにリン（Ｐ）やアンチモン（Ｓｂ）を用いても好適である。Ａｓのイオン注入の条件としては、加速エネルギーを１ｋｅＶ〜５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【００９６】
なお、本実施形態では、上記の各注入工程においてゲート電極６の側壁にサイドウォールを形成しない場合について例示したが、エクステンション領域とゲート電極６との最適なオーバーラップを得るために、図５に示すように、ゲート電極６の両側面に膜厚５ｎｍ〜２０ｎｍ程度の薄いサイドウォール１０を形成し、この状態で上記の各注入を行うようにしても良い。また、素子活性領域３，４のどちらか一方のゲート電極６にサイドウォールを形成することも可能である。サイドウォールの膜構成や形状は特に頓着せず、スペーサ（マスク）としての機能を持つものであれば良い。
【００９７】
また、拡散抑制物質であるＮのドーズ量を１×１０１４／ｃｍ２から上昇させるにつれて拡散抑制効果が大きくなり、２×１０１５／ｃｍ２以上で飽和傾向を示すが、この場合の最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高め、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【００９８】
また、本実施形態では、拡散抑制物質の注入をレジストマスク７の形成後に行うが、レジストマスク７の形成前に素子活性領域３，４の全面に注入することも可能である。但し、本実施形態のようにレジストマスク７を形成した後に行う方が、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタについて各々独立して拡散抑制物質の注入条件を最適化することができるために有利である。
【００９９】
続いて、図１６（ａ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク８を形成する。
【０１００】
そして、先ずポケット領域を形成するためのイオン注入を行う。
具体的には、図１６（ｂ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではアンチモン（Ｓｂ）をイオン注入し、ポケット領域１４を形成する。
【０１０１】
Ｓｂのイオン注入の条件としては、加速エネルギーを４０ｋｅＶ〜９０ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なおこの場合、Ｓｂの替わりに他のｎ型不純物、例えばＡｓやＰを用いてイオン注入しても良い。
【０１０２】
続いて、拡散抑制物質としてフッ素（Ｆ）を注入する。
具体的には、図１６（ｃ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層に拡散抑制物質、ここではＦを注入し、ポケット領域１４とほぼ重なるようにＦ拡散領域６１を形成する。この注入の条件としては、加速エネルギーを０．１ｋｅＶ〜１０ｋｅＶ（ポケット領域１１とほぼ重なる主条件）、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。
【０１０３】
続いて、エクステンション領域を形成するためのイオン注入を行う。
具体的には、図１７（ａ）に示すように、レジストマスク８から露出するｐ型素子活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではホウ素（Ｂ）をイオン注入し、エクステンション領域１６を形成する。
【０１０４】
Ｂのイオン注入の条件としては、加速エネルギーを０．２ｋｅＶ〜０．５ｋｅＶ、ドーズ量を１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、チルト角を０°〜１０°とする。ここで、注入イオン種にＢＦ２を用いる場合には、加速エネルギーを１ｋｅＶ〜２．５ｋｅＶ、ドーズ量を２倍とすることで最適となる。この最適条件はサイドウォールの有無やその厚みによって変化し、サイドウォールがある場合には、ポケット領域形成のイオン注入ではエネルギーを高めに、エクステンション領域形成のイオン注入ではドーズ量を高めに誘導し、最適な条件とする必要がある。
【０１０５】
続いて、素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。
具体的には、先ず図１７（ｂ）に示すように、レジストマスク８を灰化処理等により除去した後、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール６２を形成する。ここで、サイドウォール６２の形成過程は３００℃以上６００℃以下の温度で実行する。３００℃未満では、シリコン酸化膜の膜質劣化が激しく、６００℃より高温では、不純物プロファイルの変動が生じてしまう。
【０１０６】
そして、図１７（ｃ）に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、ｎ型素子活性領域３のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｎ型素子活性領域３に、各ゲート電極６及びサイドウォール６２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入の条件としては、加速エネルギーを５ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。なお、Ｐの替わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【０１０７】
続いて同様に、前記レジストマスクを灰化処理等により除去した後、全面にフォトレジストを塗布し、フォトリソグラフィーによりこれを加工して、今度はｐ型素子活性領域４のみを開口するレジストマスク（不図示）を形成する。そして、このレジストマスクから露出するｐ型素子活性領域４に、各ゲート電極６及びサイドウォール６２をマスクとして、ゲート電極６の両側における半導体基板１の表層にｐ型不純物、ここではＢをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギーを２ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。ここで、Ｂのイオン注入には、ＢＦ２などのＢを含有するイオンであれば良い。
【０１０８】
そして、１０００℃〜１０５０℃、ほぼ０秒のアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎ型素子活性領域３には、ポケット領域１１、Ｎ拡散領域１２、エクステンション領域１３、及びディープＳ／Ｄ領域１７からなるｎ型不純物拡散層２１が、ｐ型素子活性領域４には、ポケット領域１４、Ｆ拡散領域６１、エクステンション領域１６、及びディープＳ／Ｄ領域１８からなるｐ型不純物拡散層２２が、それぞれ形成される。
【０１０９】
しかる後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ｎ型素子活性領域３にはｎＭＯＳトランジスタを、ｐ型素子活性領域４にはｐＭＯＳトランジスタをそれぞれ完成させる。
【０１１０】
なお、本実施形態では、ゲート電極を形成した後にソース／ドレインとなる一対の不純物拡散層を形成する場合を例示したが、本発明はこれに限定されるものではなく、これらの形成順序を適宜変更することも考えられる。
【０１１１】
本実施形態では、各不純物拡散層２１の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＮの注入、エクステンション領域形成のためのイオン注入の順で、他方で各不純物拡散層２２の形成に際して、ポケット領域形成のためのイオン注入、拡散抑制のためのＦの注入、エクステンション領域形成のためのイオン注入の順で進行する場合を例示したが、その順番は任意であり特に頓着しない。但し、順番によってはアモルファス化の効果によりポケット領域又はエクステンション領域についてイオン注入直後の濃度プロファイルが影響を受けるため、それぞれの最適設計が必要となる。
【０１１２】
以上説明したように、本実施形態によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、ＣＭＯＳトランジスタの最適設計を可能としてデバイス性能の向上及び低消費電力化を実現することができる。
【０１１３】
また、本実施形態では、サイドウォール６２を６００℃以下の温度条件で形成すること、即ち不純物活性化の熱処理までのプロセス熱履歴を６００℃以下とすることにより、ｎＭＯＳトランジスタのポケット領域１１を形成する際にイオン注入したインジウム（Ｉｎ）を活性化するための熱処理を省略し、続いてｎ型素子活性領域３に拡散抑制物質として窒素（Ｎ）をイオン注入することにより、駆動電流を劣化させることなく、より微細なゲート長のｎＭＯＳトランジスタが実現される。
【０１１４】
更に本実施形態では、ｎＭＯＳトランジスタの場合とは異なり、ｐＭＯＳトランジスタのｐ型素子活性領域４に拡散抑制物質としてフッ素（Ｆ）をイオン注入することにより、駆動電流を劣化させることなく、より微細なゲート長のｐＭＯＳトランジスタが実現される。
【０１１５】
ここで、上述した第１〜第４の実施形態におけるＣＭＯＳトランジスタを構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々について、拡散抑制物質の注入を行わない場合との比較に基づき、トランジスタ特性について調べた諸結果について説明する。
【０１１６】
先ず、ｎＭＯＳトランジスタについて調べた結果を図１８に示す。
この場合、オフ電流が７０ｍＡ／μｍ以下となるゲート長を最小ゲート長と定義し、このゲート長と最大ドレイン電流との関係を表しており、横軸（ゲート長）の１目盛が５ｎｍ、縦軸（最大ドレイン電流）の１目盛が０．１ｍＡ／μｍである。Ｎのイオン注入有り（第１〜第４の実施形態に対応する）を●、Ｎのイオン注入無し（比較例）を○で示す。図示のように、ｎＭＯＳトランジスタでは、Ｎ注入により最大ドレイン電流の低下を殆んど来すことなく最小ゲート長が小さくなることが判り、優れたトランジスタ特性を示す。
【０１１７】
次に、拡散抑制物質の注入とエクステンション領域形成のための不純物注入との順番により、トランジスタ特性に差異があるか否かついて調べた結果を図１９に示す。
ここで、エクステンション領域のための不純物注入の前にＮのイオン注入を実行した場合（第１〜第４の実施形態に対応する）を●、エクステンション領域のための不純物注入の後にＮのイオン注入を実行した場合を△、Ｎのイオン注入無し（比較例）を○で示す。図示のように、Ｎのイオン注入をエクステンション領域のための不純物注入の前後どちらとしても大差はなく、共に優れたトランジスタ特性を示すことが判る。
【０１１８】
次に、ｐＭＯＳトランジスタについて調べた結果を図２０に示す。
ここで、Ｎのイオン注入有り（第１の実施形態に対応する）を●、Ｆのイオン注入有り（第４の実施形態に対応する）を▲、Ｎのイオン注入無し（比較例）を○で示す。図示のように、ｐＭＯＳトランジスタでは、Ｎ注入又はＦ注入により最大ドレイン電流の低下を殆んど来すことなく最小ゲート長が小さくなることが判り、優れたトランジスタ特性を示す。
【０１１９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１２０】
（付記１）半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成された一対の不純物拡散層と
を含み、
前記不純物拡散層は、
前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
前記第１の領域と重畳する、前記第１の領域よりも深い第２の領域と、
少なくとも、前記半導体基板との界面近傍の第１の部位及び前記第１の領域より深い第２の部位にそれぞれ濃度ピークを有するように、前記第１の領域を形成する不純物の拡散を抑制する機能を有する拡散抑制物質が導入されてなる第３の領域と
を含むことを特徴とする半導体装置。
【０１２１】
（付記２）前記不純物拡散層は、前記第１及び第２の領域を形成する不純物と反対導電型の不純物が導入されてなる第４の領域を含み、
前記第３の領域は、前記第４の領域と略同等の濃度プロファイルを有し、当該第４の領域に比して少なくとも一部の深さ範囲で高濃度とされてなることを特徴とする付記１に記載の半導体装置。
【０１２２】
（付記３）前記第１の部位の前記濃度ピークは前記第２の部位の前記濃度ピークより高いことを特徴とする付記１又は２に記載の半導体装置。
【０１２３】
（付記４）前記拡散抑制物質は、窒素、アルゴン、フッ素、及び炭素から選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１２４】
（付記５）ＣＭＯＳ型の半導体装置であって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの少なくとも一方が前記不純物拡散層を有することを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）少なくともｎＭＯＳトランジスタを備え、前記ｎＭＯＳトランジスタが前記不純物拡散層を有しており、
前記ｎＭＯＳトランジスタの前記不純物拡散層における前記第４の領域は、前記反対導電型の不純物としてインジウム及びホウ素が導入されてなることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１２５】
（付記７）半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、導電性を付与する不純物の拡散を抑制する機能を有する拡散抑制物質を導入する第２の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、前記拡散抑制物質よりも浅く、導電性を付与する不純物を導入する第３の工程と、
前記ゲート電極の側面のみに絶縁膜を形成する第４の工程と、
前記絶縁膜の両側における前記半導体基板の表層に、前記第２の工程における第１導電型の不純物よりも深く、前記第２の工程と同一導電型の不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。
【０１２６】
（付記８）前記第２の工程において、前記半導体基板との界面近傍の第１の部位及び前記第３の工程における不純物よりも深い第２の部位にそれぞれ濃度ピークを有するように、前記拡散抑制物質を導入することを特徴とする付記７に記載の半導体装置の製造方法。
【０１２７】
（付記９）前記第２の工程において、前記第１の部位の前記濃度ピークを前記第２の部位の前記濃度ピークより高くなるように、前記拡散抑制物質を導入することを特徴とする付記８に記載の半導体装置の製造方法。
【０１２８】
（付記１０）前記拡散抑制物質の方が少なくとも一部の深さ範囲で高濃度であり、前記拡散抑制物質と略同等の濃度プロファイルとなるように、前記第３の工程における不純物と反対導電型の不純物を導入する第６の工程を更に含み、
前記第１の工程の後、前記第２〜第６の工程を任意の順序で実行することを特徴とする付記７〜９のいずれか１項に記載の半導体装置の製造方法。
【０１２９】
（付記１１）前記第２の工程において、前記各濃度ピークに対応するように、前記拡散抑制物質を複数回導入することを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１３０】
（付記１２）前記第１の部位及び前記第２の部位のそれぞれに対応するように、前記拡散抑制物質を２回導入することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１３１】
（付記１３）前記第３の工程において第１導電型の不純物を導入するに際して、前記半導体基板の表面に垂直な方向又は垂直な方向から傾斜した方向から前記不純物をイオン注入することを特徴とする付記７〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１３２】
（付記１４）前記第２の工程において前記拡散抑制物質を導入するに際して、前記半導体基板の表面に垂直に前記拡散抑制物質をイオン注入することを特徴とする付記７〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１３３】
（付記１５）前記第２の工程において前記拡散抑制物質を導入するに際して、前記半導体基板の表面に垂直な方向から傾斜させた方向から前記拡散抑制物質をイオン注入することを特徴とする付記７〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１３４】
（付記１６）前記拡散抑制物質は、窒素、アルゴン、フッ素、及び炭素から選ばれた少なくとも１種であることを特徴とする付記７〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１３５】
（付記１７）ＣＭＯＳ型の半導体装置の製造方法であって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの少なくとも一方に前記各工程を適用することを特徴とする付記７〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１３６】
（付記１８）少なくともｎＭＯＳトランジスタに前記各工程を適用するに際して、
前記第６の工程において、前記反対導電型の不純物としてインジウム及びホウ素を導入することを特徴とする請求項１０〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１３７】
【発明の効果】
本発明によれば、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を可能する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態の他の態様として、ゲート電極の両側面にサイドウォールを形成した様子を示す概略断面図である。
【図６】第１の実施形態で説明した各イオン注入のＳＩＭＳによる濃度プロファイルを示す特性図である。
【図７】第１の実施形態で説明したＮの注入の有無による最小ゲート長と最大ドレイン電流との関係を示す特性図である。
【図８】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】本実施形態における拡散抑制物質として窒素を導入した際の電流特性（オン電流（Ｉｏｎ）−オフ電流（Ｉｏｆｆ）特性）について調べた結果を示す特性図である。
【図１３】第３の実施形態によるＣＭＯＳトランジスタの製造方法において、Ｎの注入工程のみを示す概略断面図である。
【図１４】第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第４の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１８】ｎＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【図１９】ｎＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【図２０】ｐＭＯＳトランジスタのトランジスタ特性を示す特性図である。
【符号の説明】
１ シリコン半導体基板
２ ＳＴＩ素子分離構造
３ ｎ型素子活性領域
４ ｐ型素子活性領域
５ ゲート絶縁膜
６ ゲート電極
７，８ レジストマスク
９，１０，６２ サイドウォール
１１，１４，４２ ポケット領域
１２，１５ Ｎ拡散領域
１３，１６ エクステンション領域
１７，１８ ディープＳ／Ｄ領域
２１，５１ ｎ型不純物拡散層
２２，５２ ｐ型不純物拡散層
３１，３３ 浅いＮ拡散領域
３２，３４ 深いＮ拡散領域
４１ ノッチ状スペーサ
４３ ＣｏＳｉ膜
６１ Ｆ拡散領域
Claims (10)
- 半導体基板と、
前記半導体基板上でゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板の表層に形成され、
た一対の不純物拡散層と
を含み、
前記不純物拡散層は、
前記ゲート電極の下部領域と一部重畳する浅い第１の領域と、
前記第１の領域と重畳する、前記第１の領域よりも深い第２の領域と、
少なくとも、前記半導体基板との界面近傍の第１の部位及び前記第１の領域より深い第２の部位にそれぞれ濃度ピークを有するように、前記第１の領域を形成する不純物の拡散を抑制する機能を有する拡散抑制物質が導入されてなる第３の領域と
を含むことを特徴とする半導体装置。 - 前記不純物拡散層は、前記第１及び第２の領域を形成する不純物と反対導電型の不純物が導入されてなる第４の領域を含み、
前記第３の領域は、前記第４の領域と略同等の濃度プロファイルを有し、当該第４の領域に比して少なくとも一部の深さ範囲で高濃度とされてなることを特徴とする請求項１に記載の半導体装置。 - 前記第１の部位の前記濃度ピークは前記第２の部位の前記濃度ピークより高いことを特徴とする請求項１又は２に記載の半導体装置。
- 前記拡散抑制物質は、窒素、アルゴン、フッ素、及び炭素から選ばれた少なくとも１種であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、導電性を付与する不純物の拡散を抑制する機能を有する拡散抑制物質を導入する第２の工程と、
前記ゲート電極の両側における前記半導体基板の表層に、前記拡散抑制物質よりも浅く、導電性を付与する不純物を導入する第３の工程と、
前記ゲート電極の側面のみに絶縁膜を形成する第４の工程と、
前記絶縁膜の両側における前記半導体基板の表層に、前記第２の工程における第１導電型の不純物よりも深く、前記第２の工程と同一導電型の不純物を導入する第５の工程と
を含み、
前記第１の工程の後、前記第２〜第５の工程を任意の順序で実行することを特徴とする半導体装置の製造方法。 - 前記第２の工程において、前記半導体基板との界面近傍の第１の部位及び前記第３の工程における不純物よりも深い第２の部位にそれぞれ濃度ピークを有するように、前記拡散抑制物質を導入することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第２の工程において、前記第１の部位の前記濃度ピークを前記第２の部位の前記濃度ピークより高くなるように、前記拡散抑制物質を導入することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記拡散抑制物質の方が少なくとも一部の深さ範囲で高濃度であり、前記拡散抑制物質と略同等の濃度プロファイルとなるように、前記第３の工程における不純物と反対導電型の不純物を導入する第６の工程を更に含み、
前記第１の工程の後、前記第２〜第６の工程を任意の順序で実行することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。 - 前記第２の工程において、前記各濃度ピークに対応するように、前記拡散抑制物質を複数回導入することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
- 少なくともｎＭＯＳトランジスタに前記各工程を適用するに際して、
前記第６の工程において、前記反対導電型の不純物としてインジウム及びホウ素を導入することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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