TWI222177B - Semiconductor device and method of fabricating the same - Google Patents

Semiconductor device and method of fabricating the same Download PDF

Info

Publication number
TWI222177B
TWI222177B TW092116967A TW92116967A TWI222177B TW I222177 B TWI222177 B TW I222177B TW 092116967 A TW092116967 A TW 092116967A TW 92116967 A TW92116967 A TW 92116967A TW I222177 B TWI222177 B TW I222177B
Authority
TW
Taiwan
Prior art keywords
region
diffusion
semiconductor device
concentration
impurity
Prior art date
Application number
TW092116967A
Other languages
English (en)
Other versions
TW200403812A (en
Inventor
Youichi Momiyama
Kenichi Okabe
Takashi Saiki
Hidenobu Fukutome
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200403812A publication Critical patent/TW200403812A/zh
Application granted granted Critical
Publication of TWI222177B publication Critical patent/TWI222177B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M15/00—Arrangements for metering, time-control or time indication ; Metering, charging or billing arrangements for voice wireline or wireless communications, e.g. VoIP
    • H04M15/80—Rating or billing plans; Tariff determination aspects
    • H04M15/8016—Rating or billing plans; Tariff determination aspects based on quality of service [QoS]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M15/00—Arrangements for metering, time-control or time indication ; Metering, charging or billing arrangements for voice wireline or wireless communications, e.g. VoIP
    • H04M15/81—Dynamic pricing, e.g. change of tariff during call
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W4/00—Services specially adapted for wireless communication networks; Facilities therefor
    • H04W4/24—Accounting or billing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2215/00—Metering arrangements; Time controlling arrangements; Time indicating arrangements
    • H04M2215/01—Details of billing arrangements
    • H04M2215/0112—Dynamic pricing, e.g. change of tariff during call
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2215/00—Metering arrangements; Time controlling arrangements; Time indicating arrangements
    • H04M2215/20—Technology dependant metering
    • H04M2215/2026—Wireless network, e.g. GSM, PCS, TACS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2215/00—Metering arrangements; Time controlling arrangements; Time indicating arrangements
    • H04M2215/22—Bandwidth or usage-sensitve billing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2215/00—Metering arrangements; Time controlling arrangements; Time indicating arrangements
    • H04M2215/32—Involving wireless systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2215/00—Metering arrangements; Time controlling arrangements; Time indicating arrangements
    • H04M2215/74—Rating aspects, e.g. rating parameters or tariff determination apects
    • H04M2215/7414—QoS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Ceramic Engineering (AREA)
  • Signal Processing (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Accounting & Taxation (AREA)
  • Business, Economics & Management (AREA)
  • Quality & Reliability (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

1222177 玖、發明說明： 相關申請案之交互參照 ^ 本申請案是根據先前2002年六月24日成案之日本專利 申請案第2002-183055號、2002年十二月6日成案之第 5 2002-355884號，和2003年六月13日成案之第2003-168799 號’並且主張該優先權的利益，該些專利申請案的整個内 容在此處被併入參考資料中。 【發明所屬技姻^領域】 發明領域 · 10 本發明是關於一具有延伸結構之半導體裝置及其製造 方法，其特別適合被應用在互補性金屬氧化物半導體 (CMOS)結構的半導體裝置。 【先前技術3 v 發明背景 15 許多傳統的金屬氧化物電晶體是利用輕摻雜汲極 (LDD)結構，以抑制短通道效應，並且改善熱載子電阻。 另一方面’朝向更高的收縮與更高的整合之一主流已 經短了金屬氧化物電晶體的閘極長度（gate length)，不 過，容易提高諸如由於熱載子產生臨限電壓的依時性變化 20 以及互導(mutual conductance)的下降之不一致性。一種具 有所謂的延伸結構(LDD)結構之金屬氧化物電晶體已經被 提出作為該問題的解決之道。此金屬氧化物電晶體有一對 雜質擴散層，其藉由形成淺的延伸層、形成被貼附在一閘 極電極上之側壁或類似物，然後形成較深的源極和汲極區 5 域，以便和該延伸區域部分重疊而被製成。 不過，最近朝向金屬氧化物電晶體之更高的收縮與更 高的整合之加速的趨勢，已在具有該延伸結構之金屬氧化 物電晶體中產生下列兩個問題。 (1)在該延伸區域中之濃度量變曲線的控制增加追蹤金 屬氧化物電晶體進一步收縮的重要性。尤其在該延伸區域 中橫向的濃度變量曲線會擁有提升電流驅動性的關鍵。在 此情況中，該臨限電壓與該電流驅動性之轉降特性(roll_off characteristic)，那就是該延伸區域的電阻是與平衡有關， 其需要將兩者如下列說明的作精確的調整。 為了改善臨限電壓的轉降特性，其較好是確保冶金的 有效閘極長度盡可能與所給定的物理閘極長度一樣長。這 會成功地降低通道的雜質濃度，而提升載子的遷移率，因 為他們被雜質散射很可能會變少，同時因而改善金屬氧化 物電晶體的電流驅動性(current drivability)。如果該冶金的 閘極長度保持恆定時，該物理閘極長度可以被縮小。 另一方面，該延伸區域應該與該閘電極有足夠程度的 重疊。因為在強倒置條件（inversion condition)下倒置層 (inverted layer)中載子密度可高達10i9/立方公分的數量 級，該延伸區域的一部份正好位於該閘電極的邊緣下，那 就是，該延伸區域的末端部分可以作為電阻器，因此可能 降低電流驅動性。為了抑制該些不^ 一致性，jii需將該末端 部分的雜質濃度至少提升至高達5xl019/立方公分。 為了形成該具有如此控制的雜質濃度之延伸區域，其 需要加劇在該延伸區域中之橫向濃度變量曲線。更具體 地，其較㈣成-確縣端部分_f濃度是在5xlol9/立 方公分或更高的濃度變量曲線，並且允許其可由該末端部 分朝向該通道急遽地降低。—種理想的解決方式是在一所 謂的盒子形狀中形成該延伸區域。不過，合意地控制變量 曲線的明確性是非常_的，因為該橫向的濃度變量曲線 通常是受擴散現象的支配。 (2)為了進-步改善該臨限電壓之轉降特性與該電流驅 動性’許多新近的金屬氧化物電晶體具有形成在其中的孤 立區域(pocket region)，以便藉由渗雜具有與其相反的傳導 性型式的雜質離子而環繞該延伸區域。在—典型的cm〇s 電晶體的情況中’ η型金屬氧化物半導體電晶體使用姻 (In) ’同時ρ型金屬氧化物半導體電晶體使用钟㈣或錄州 做為被包含在該孤立區域中_f，其中所有的雜質都是 相當重的元素。 适些雜質因為他們有優異的轉降特性和電流驅動性提 升而被使用。不過，他們是重金屬元素，因此當他們藉由 離子植入而被引料’結晶缺陷的即便是在活化的退 火之後也不m被除去，同時容胃增加 age)，特別是在朗電極朋的組件。因為該孤立區域 被設計成隱藏在該深_與汲極區域後面，該_周邊幾 乎是保持恆定。當祕清理賴的退火對於抑制汲極茂漏 電流已知是有效的同時’該退火也可以促進干擾該裝置收 縮的該些雜質的擴散。 如上面說明的，進一步收縮該延伸結構的金屬氧化物 半導體電晶體的努力不是想要使其難練制該延伸區域之 橫^農度變量曲線，同時另-個努力主要是透過沒極漁漏 電流的降低’形成以改善該臨限電壓與該電流驅動性的轉 降特ϋ為目的之該孤立區域，而不是想要使收縮該裝置有 困難，其違反本方法的主要目的。 【發明内容】 發明概要 本發明完整地解決前述問題，並且提供一種半導體裝 /、/、製k方法’藉此該裝置的收縮與較高的整合可以嫁 佗疋在簡單且準確的方式，而不會破壞改善臨限電壓與 該電机驅動性的轉降特性，以及降低汲極洩漏電流的努 力’同時特別提供一種互補性金屬氧化物半導體結構的半 導體名置及其製造方法，藉此該裝置的最適當設計可以被 確保以便貫現其先進的效能，並且降低電力消耗。 在大嚴研究之後，本發明人可獲得本發明之下列的該 些面向。本發明之該半導體裝置包含一半導體基材；形成 在°亥半導體基材上的閘電極，同時在兩者之間放置一閘絕 '' 、’—對形成在該閘電極的兩側上之該半導體基材的 表面中之雜質擴散層；每一個雜質擴散層包含一與該些閘 電極的底部部份重疊之淺的第一區域；比該第一區域更深 卓 £域重豐的第二區域，和在其中引入一種用於 P制匕έ在該第一區域中的雜質擴散之擴散抑制物質，以 便至1在該半導體基材之界面鄰近處的該第一位置，以及 1222177 在比該第一區域更深的第二位置具有濃度峰的第三區域。 製造本發明之半導體裝置的方法包含在該半導體基材 上形成一閘電極，同時在兩者之間放置一閘絕緣薄膜的第 一步驟；將至少一種用於抑制提供傳導性的雜質擴散，在 5 稍後被引之擴散抑制物質引入在該閘電極的兩側上之該半 導體基材的表面部分内的第二步驟；將提供提供傳導性的 雜質引至在該閘極兩側上之半導體基材的表面部分中一個 比該抑制擴散物質的深度還淺的深度之第三步驟；僅在該 閘電及的側面上形成一絕緣薄膜的第四步驟；和將具有與 10 先前在第三步驟中引入的提供傳導性雜質之傳導性類型相 同的雜質引到比先前第二步驟中引入之抑制擴散物質的深 度還深的第五步驟；其中第一步驟先進行，第二至第五步 驟是隨後以任意順序進行。 圖式簡單說明 15 第1A至1C圖是連續地顯示製造依據第一實施例之 CMOS電晶體的方法之處理步驟的示意截面圖； 第2A至2C圖是連續顯示延續第1C圖之處理步驟的示 意截面圖； 第3A至3C圖是連續顯示延續第2C圖之處理步驟的示 20 意截面圖； 第4A至4C圖是連續顯示延續第3C圖之處理步驟的示 意截面圖； 第5圖是顯示該第一實施例之修正示例的示意截面 圖，其中側壁被形成在該閘電極的兩個側面上； 9 1222177 第6圖是顯示在第一實施例中說明的每一個植入的離 子之二次離子質譜儀(SIMS)濃度變量曲線的特性圖示； 第7圖是顯示根據在第一實施例中說明的視氮植入的 存在與否，最小閘電極長度和最大汲極電流之間的關係之 5 特性圖示； 第8A至8C圖是連續顯示製造依據第二實施例之CMOS 電晶體的方法之處理步驟的示意截面圖； 第9A至9C圖是連續顯示延續第8C圖之處理步驟的示 意截面圖； 10 第10A至10C圖是連續顯示延續第9C圖之處理步驟的 不意截面圖， 第11A至11C圖是連續顯示延續第10C圖之處理步驟的 不意截面圖， 第12圖是顯示對於受在第二實施例中植入作為抑制擴 15 散物質的氮的影響之電流特性（開電流(I〇n)對關電流(I〇ff)特 性）的檢查結果的特性圖示； 第13 A和13B圖是特別顯示在依據第三實施例製造一 CMOS電晶體的方法中，N植入的示意截面圖； 第14A至14C圖是連續顯示製造依據第四實施例之 20 CMOS電晶體的方法之處理步驟的示意截面圖； 第15A至15B圖是連續顯示延續第14C圖之處理步驟的 不意截面圖， 第16A和16C圖是連續顯示延續第15C圖之處理步驟的 不意截面圖， 10 第17A和17C圖是連續顯示延續第16C圖之處理步驟的 示意截面圖； 第18圖是顯示nMOS電晶體的電晶體特性之特性獨； 第19圖疋顯示nMOS電晶體的電晶體特性之特性圖丨和 第20圖是顯示pMOS電晶體的電晶體特性之特性圖。 I：實施方式3 較佳實施例之詳細說明 -本發明之基本概念- 首先本發明之主要結構的基本概念將被說明。 在完整考量之後，本發明在該延伸結構的半導體裝置 上有一首創的概念，其有有淺的延伸區域(第-區域)以及比 該第-區域m無第—區域部分重疊之源極與沒極區 域(第二區域）’„在該延伸區域巾㈣，糾是在橫向的 方向上進行’必須以—種簡單且準確的方式加以抑制，並 且藉由至少-種用於抑制在該延伸區域中之雜質擴散的抑 制擴散物質㈣人(第三區域的形成），而獲得—最適當的技 術。 當考慮此抑制擴散的物質之引入的特 二¥體基材上非常淺的部分產生—濃度♦，就抑制 也、向雜|擴散而言，那就是在—閘絕緣薄膜界面鄰近 處。 、、對於形成孤立區域（第四區域）的情況而言，於降低汲極 電L上有另一需求。在相當重的元素被使用作為用於 t成上面說明的孤立區域之雜質的同時，該重的雜質是透 1222177 過該基材之非晶質化而形成缺陷的原因。因此，本發明人 有第二個想法是，如果該抑制擴散的物質被偏析在由該孤 立區域中之雜質產生的缺陷界面處（射程末端缺陷 (end-of-range defect))時，那就是非晶質/結晶界面（a/c界 5面），該些祕可以被清除。換句㈣，該抑制擴散的物質 較好被引入，以便在該A/C界面有另一濃度峰，並且有一幾 乎等同於該孤立區域之濃度變量曲線的濃度變量曲線。 因此，在本發明中，該抑制擴散的物質被引入，以便 在至少兩點處有濃度峰，那就是，在與該閘絕緣薄膜界面 1〇的鄰近處和在該A/C界面處，而且具有幾乎等同於該孤立區 域之濃度變量曲線的濃度變量曲線。現在考慮在與該間絕 緣薄膜界面鄰近的區域，其在抑制擴散扮演一重要的角 色，其較好是將這部分的峰濃度設定比在該狀界面處的岭 》辰度更向。 15 α上面說明的方式引人之該抑制擴散物質可以成功地 抑制橫向的雜質擴散，以便改善該轉降特性，並且在變量 曲線中改善的明確性將成功地避免在該延伸區域末端部分 之電阻增加，這會改善電流驅動力。該抑制擴散的物質之 弓I入在回復於該AC界面處因將雜f引人該孤立區域中而 20 ^成之缺陷上也是有利的，其成功地抑射能由這些缺陷 而引起的連接$漏(帶間穿遂(inter_band))，結果產生沒極茂 漏電流的不連續降低。 曰此處可利用的抑制擴散物質是由那些具有相當小的質 量，而且對於其他組成該半導體基材的元素以及各種傳導 12 性的雜質呈惰性者中選出，其中氮原子或氮氣是最好的示 例’由氬(Ar)、氟(F)與碳(C)中任選出的一種也是可允許的。 現在要注意的是雖然其目的與構造與本發明的目的與 構造不同，只是簡單地將氮引入基材的技術已經被提出。 -具體的實施例- 根據上面說明之本發明的基本概念，具體的實施例將 被說明。下列段落以CMOS電晶體做為半導體裝置示例，因 而同時處理其構造及其製造方法。要注意的是本發明決不 是限制在CMOS電晶體，也可以應用在任一種以具有閘極、 源極和汲極之電晶體結構為基礎的半導體裝置。 (第一實施例） 第1A至4C圖是連續地顯示一種製造依據該第一實施 例之CMOS電晶體的方法之處理步驟的示意截面圖。 首先如第1A圖所示，依據一般的CM〇s電晶體方法形 成元件作用區域和閘極。 ^更明確地，依據STI(淺槽隔離）方法，凹槽是利用在半 ¥體基材1巾4晝形成元件隔離區之區域巾進行光微影以 及乾餘刻㈣成，氧财薄膜_般是利用化學蒸汽沈積方 法沈積’⑽輯在馳凹射，*且魏切薄膜是利 用CMP(化學機械研磨）由頂端移除，以便允許其只殘留在^ 些凹槽中，藉此形成STI型式元件隔離結構2，並且分害㈣ 讀作用區域3和p型元件作用區域4。接著，利用離子植入 將P型雜質和η型雜質_丨人n型元件作輕域 件作龍域4内，藉此分別形成—P井3响-_4a。在此_ 形成nMOS電晶體的區 於形成pMOS電晶體的 例中，該呵元件作聽域3作為用於 域’同時該p型元件作用區域4作為用 區域。 -門=¾利用在該％件作用區域3、4上方熱氧化而形成 =麟相5,然後般的化學蒸汽沈積方法在其上 尤微衫和乾蝕刻，使該多矽薄 2該間絕緣薄膜5被圖紋化成電極型式，以藉此在該些元 2用區域3、钟分卿成閘電細，同時被鋪陳在該閉絕 緣薄膜5下。 然後/在整錄面上塗佈_級之後進行光微影處 猎此开v成如第则所不只暴露知型元件作用 阻罩7。 然後，只有該η型元件作用區域3進行用於形成一對孤 立區域之離子植入。 更明確地，如第1C圖所示，一ρ型雜質離子，舉例來說 在此處其是銦⑽離子，在朗電極6料下，被植入暴露 於該光阻罩7外之該η型元件作㈣域钟，藉此在該閉電極 6的兩側上之該半導體基材！的表面部分内形成—對孤立區 域1卜 姻離子植入條件是與30仟電子伏特(keV)至1〇〇仔電子 伏特的離子加速能量，和5xlGl2/平方公分至2χΐ()13/平方公 分的劑量有關’其巾該料沿著傾斜遠離該半導縣材^的 法線的方向植人。該傾斜的角度（傾斜角）被設定在〇。至 吵，其中0。代表該半導體基材丨的法線方向。在此實施例 1222177 中，该離子是以前述離子加速能量與劑量由彼此對稱的四 個方向植入該基材的該表面部分。現在要注意的是所有利 用該傾斜角度之植入都是沿著四個方向進行，雖然在下面 沒有特別註明。使用硼(B)替代銦也是被允許的，其中該離 5 子加速能量被設定在3仟電子伏特至10仟電子伏特。 然後，氮(N)被引入作為一抑制擴散的物質。 更明確地，如第2A圖所示，一抑制擴散的物質，舉例 來說在此處是氮，在在該閘電極6遮罩下，被植入暴露於該 光阻罩7外的邊η型元件作用區域3中，藉此在該閘電極6的 10兩側上之該半導體基材1的表面部分内形成一對氮擴散區 域12，以便大致與該孤立區域η重疊。該離子植入條件是 與5仟電子伏特至10仟電子伏特的離子加速能量（〇·5至2〇仟 電子伏特的離子加速能量是可以被允許的），1χ1〇ΐ4/平方公 分至2χ1015/平方公分的劑量，以及〇。至1〇。的傾斜角（〇。至 15 3〇。的傾斜角是可以被允許的）有關。抑制擴散效果隨氮的 劑量由IxlO14/平方公分遞增而增加，而且在以⑺’平方公 分或更高的劑量會呈現飽和的現象。使用氮氣替代單一的 氮也是可以允許的，因為對於單_的氮而言，要確保有充 分的植入束電流量疋相當困難的。對於氮氣而言，該離子 2〇加速能量和劑量較好是單-氮的離子加速能量和劑量的一 半。它也仍允許使用至少-個由氮、氣和碳選出的物質替 代氮或氮氣。 下-個步驟是關於形成該延伸區域的離子植入。 更明確地’如第2B圖所示，—種n_質離子，舉例來 15 1222177 說在此處是砷(As)離子，在該閘電極6遮罩下，被植入暴露 於該光阻罩7外之該n型元件作用區域3中，藉此在該閘電極 6的兩側上之該半導體基材1的表面部分中形成一對延伸區 域13。其較好也是使用磷(Ρ)或銻(Sb)替代砷(As)。該離子 5 植入條件是與1仟電子伏特至5仟電子伏特的離子加速能量 (0.5至10仟電子伏特的離子加速能量是可以被允許的）， lxlO14/平方公分至2χΐ〇15/平方公分的劑量，以及〇。至1〇。的 傾斜角（0°至30。的傾斜角是可以被允許的）有關。 然後，如第2C圖所示，該光阻罩7 —般是利用灰化 10 (ashing)與退火去除。關於退火的條件是，在諸如氮氣氣氛 的惰性氣氛中，於90(TC至l〇25°C下一段非常接近〇秒的短 時間。這允許該被植入的氮之濃度變量曲線由其植入的狀 態作改變，而且最後獲得之濃度變量曲線將大致上與該孤 立區域11重疊，而且在該半導體基材丨界面之鄰近處，和該 15 A/c界面處有兩個濃度峰。要注意的是這階段的退火是以提 升用於形成該孤立區域11而植入的銦之電氣活性的特殊考 量為基礎，但是如果在稍後階段中之熱處理或任一種熱程 序被適當地調整時，它是可以被省略的。 雖然上面說明處理的該些個別離子植入，是在其側面 20上沒有側壁形成之閘電極6遮罩下進行，如第5圖所示，它 也允許上面的離子植入是在其兩側具有大約5奈米（nm)至 20奈米厚之薄壁的閘電極6遮罩下進行，以最適化該延伸區 域與閘電極6之間的重疊。它也仍允許只在該元件作用區域 3、4中任-侧電極6上形成側壁。只要它可以適當地用作 16 1222177 一間隔物（光罩），在薄膜構造與該側壁的形狀上沒有特別的 限制。 當氮的劑量由lxlO14/平方公分增加時，該抑制擴散效 果會被提升，而且如上面說明的在2xl015/平方公分會呈現 5飽和的傾向，因此最適當的條件是視該側壁的有或無，及 其厚度而改變。在侧壁存在的情況下，該離子植入必須被 最適化，以便提升形成該孤立區域的能量，同時提升用於 形成該延伸區域之劑量至某一程度。 當該抑制擴散物質的植入是在光阻罩7於此實施例說 1〇明的程序中形成之後進行時，該植入可以在該光阻罩7形成 之前進行，同時以該元件作用區域3、4的整個範圍為標的。 該植入是接著此實施例中說明的光阻罩7形成之後進行不 過，這是有利的，因為該植人條件可以被最適化，與該η金 屬氧化物半導體和pMOS電晶體無關。 I5 之後光阻被塗佈在整個表面，然後以光微影處理， 從而在此時形成-個只顯露如第3A圖所示之該p_型元件作 用區域4的光阻罩8。 首先’進行用於形成該孤立區域之離子植入。 更明確地’如第祀圖所示，一n_型雜質離子，舉例來 20說在此處是録（Sb)離子，在該閑電極⑽遮罩下，被植入暴 露於該光阻罩8外之該P-型元件作用區4中，從而在該間電 極的兩社找铸縣材丨的表㈣分巾 區域14。 該録離子植人條件是_仟電子伏师eV)至刪千電 17 子伏特的離子加速能量，5χ10ΐ2/平方公分至2χ1〇13/平方八 分的劑量，以及0。至45。的傾斜角度有關。它也可以允^ 使用其它諸如砷與鱗之化型雜質替代録。 然後，氮(N)被引入作為抑制擴散的物質。 又明罐地，如第3C圖所示 說在此處是氮，在制電極6的遮罩下，被植人暴露於該光 阻罩8外之該ρ_型元件作用區4中，從而在該閘電極的兩 上之該半導縣材丨的表面部分切成—對氮擴散 15，以便大致與祕立區域㈣疊。對於_子植入條件 是與5仟電子伏特至崎電子储_子加輕量(確保盘 該孤立區域14緊密地重疊之主要條件），ΐχΐ〇Μ/平方公分^ 2:’/平方公分的劑量，以及。。至!。。的傾斜角有關:：用 亂乳替代單—的氮也是可以允許的，因為對於單-的氣而 要確保有充分的植入束電流量是相當困難的。對於氣 乳而言，該離子加速能量和劑量較好是單1的離子加速 能量和劑量的-半。它也仍允許使用至少1由氬、氣和 碳選出的物質替代氮或氮氣。 成該延伸區域之離子植入。 更明確地，如第4A圖所示，—卜型雜質離子，舉例并 成在此處㈣⑼離子，在_電
==光阻物卜之該Ρ·型元㈣心4中，從而在該㈣ 上之該半導體基材1的表面部分中形成-對W 電子伏特或更低的離子 該棚離子植入條件是與〇5仔 加速能量（1仟電子伏特或更低的離子加速能量是可以允許 的）’ lxl〇14/平方公分至2X1015/平方公分的劑量，以及〇。至 10。的傾斜角（0。至30。的傾斜角是可以被允許的）有關。對於 使用二氟化硼的離子種類之情況而言，該植入可以藉由在 劑量保持不變的同時，將離子加速能量設定在2.5仟電子伏 特或更低而被最適化。該最適化條件是根據該側壁的有或 無及其厚度而改變。在側壁存在的情況下，該離子植入必 須被最適化，以便提升用於形成該孤立區域的能量，並且 將用於形成該延伸區域的劑量提升至某一程度。 然後一對深源極與汲極區域（深S/D區域）分別形成在 該些元件作用區域3、4中。 更月確地’该光阻罩8 —般是利用灰化(ashing)去除， 一般疋利用化學蒸汽沈積法使氧化矽薄膜沈積在整個表面 上，然後該氧化矽薄膜由頂端被各向異性地蝕刻（反蝕刻）， 以允許其只保留在該閘電極6的側面上，藉此形成如第4B 圖所示之側壁。 然後，在該整個表面上塗佈光阻，之後利用光微影處 理’藉此形成一只暴露該n型作用區域3之光阻罩（未顯示）。 然後一n型雜質離子，舉例來說在此處是磷(P)離子，在該閘 電極6遮罩下，被植入暴露於該光阻罩外的η型元件作用區 域3和側壁9中’藉此在該閘電極6的兩側上之該半導體基材 1的表面部分形成一對深S/D區域17，如第4C圖所示。該磷 離子植入條件是與5仟電子伏特至2〇仟電子伏特的離子加 速旎ϊ(1仟電子伏特至2〇仟電子伏特的離子加速能量是可 1222177 以被允許的），2xl()15/平方公分至㈣，平方公分的劑量 (2xl〇i5/平方公分至2χ1〇16/平方公分的劑量是可以被允許 的）’以及0。至10〇的傾斜角（0。至30〇的傾斜角是可以被允許 的）有關。使用砷(As)替代磷(P)也是可以被允許的。 5 然後，利用-般的灰化去除該光阻罩，在該整個表面 上再一次塗上一新的光阻，然後利用光微影處理，藉此形 光阻罩。然後 -P型雜質離+ ’舉例來說在此處是卿），在該閘電極6遮 罩下被植入暴露於該光阻罩外的P型元件作用區域4和側壁 9中，藉此在該閘電極6的兩側上之該半導體基材丨的表面部 分形成一對深S/D區域18。該硼離子植入條件是與2仟電子 成在此時只暴露該p型元件作用區域4的另
15 伏特至5仟電子伏特的離子加速能量，2χΐ〇ι'平方公八至 ΙχΙΟ16/平方公分的劑量，以及0。至10。的傾斜角（〇。至3〇。的 傾斜角是可以被允許的）有關。任一種含有硼的離子，諸如 二氟化硼，都可以用於離子植入。 然後，在1000°C至1050°C下即時，盡可能接近〇秒，迅 速熱退火(RTA)活化每一雜質（在^(^至丨丨㈧它進行…秒 内的RTA是可以被允許的）。藉由這一退火，一對含有該孤 立區域11、氮擴散^域12、延伸區域13和深s/D區域17的η 20型雜質擴散層21被形成在該元件作用區域3中，而且一 對含有該孤立區域14、氮擴散層15延伸區域16和深S/D區域 18的ρ型雜質擴散層22被形成在該P型元件作用區域4中。 該退火之後進一步進行插入層絕緣薄膜、接觸孔與各 種接線之個別的形成程序’其完成在該η型元件作用區域3
20 1222177 中之η金屬氧化物半導體，以及在該p型元件作用區域4中之 P金屬氧化物半導體。 雖然上面說明之本實施例是處理一對雜質擴散層的情 況，稍候被完成作為一源極與一汲極，其於該閘電極被形 5成之後才產生，此外本發明不是限制，因此形成程序的順 序可以做適當地改變。 在上面說明之此實施例中，該雜質擴散層21、22是藉 由依序進行用於形成該孤立區域之離子植入、以擴散抑制 為目的之氮植入、和用於形成該延伸區域之離子植入而形 1〇成。這些程序的順序是隨意的，而且沒有特別地限制。不 過，應該注意的是其需要最適化該孤立區域及/或延伸區域 之/辰度變塁曲線，因為這些程序的一些特定順序可能會由 於非晶化的作用而影響該濃度變量曲線。 下列段落中將闡述在上面說明之此實施例藉由該每一 15植入而獲得之該二次離子質譜儀濃度變量曲線。 第6圖是顯示上面的實施例說明之該每一個植入離子 的二次離子質譜儀濃度變量曲線的特性圖示。該圖示代表 將錄離子植入該pM0S電晶體之内而獲得的情況，並且顯示 20 ^濃度變量曲線，以及在氮植入之前及退火之後的濃度 20變量曲線。對於該遍〇8電晶體也可以獲得類似的濃度變量 曲線。 如圖中所示，不論是氮存在與否，即便是在退火(RTA) 之後，該錄的濃度變量曲線幾乎保持不變。另一方面，退 火之後氮之濃度變量曲線會由植人㈣量錄做改變，以 21 便在與該閘絕緣薄膜界面的鄰近處和由於該銻植入造成之 該A/C界面鄰近處產生兩個濃度峰，其表示氮在這兩處離 析。利用由此產生的氮濃度變量曲線，在該閘絕緣薄膜界 面之鄰近處離析的氮會抑制硼的擴散，由此可成功地改善 該轉降特性並且提升電流驅動性，同時在該A/C界面之鄰近 處離析的氮可成功地抑制該汲極洩漏電流的產生。 下面的段落將說明受氮影響之最小閘極長度與最大汲 極電流之間的關係之研究結果。此處該，，最小閘極長度，，表 示該電晶體可以操作的精細度，同時此處該”最大汲極電 流”表示是一由具有此一精細度之該電晶體可獲得之最大 汲極電流。因此，可以瞭解到具有較短的閘極長度並且產 生較大之最大汲極電流的電晶體具有較好的效能。 第7圖顯示該些關係，其中▲圖代表一沒有氮植入之普 通情況；而且#和圖表示具有依據本實施例之氮植入的 情況，其中♦圖表示在該延伸區域中具有相當低的雜質濃 度之情況，而且該圖表示其中具有相當高的雜質濃度。 由該圖可以確信氮植入可以使整個圖向左或向左上偏移， 沒表不氮植入會產生效能的改善。其中也發現在該延伸區 域中提升該雜質濃度，可確保即便是該最小閘極長度保持 不變，也有較大的最大汲極電流，其對於該效能的進一步 改善是有利的。 如已經在上面中說明的，本實施例確保該半導體裝置 的收縮與較高的整合是在簡單且準確的方式進行，而沒有 破壞改善該臨限電壓與電流驅動性之轉降特性以及降低沒 1222177 極泡漏電流的努力；而且可㈣確地確信最適化互補 屬氧化物半導體賴計，叫實現先_魏並且降低動 力消耗。 (第二實施例） 型 在第二實施例中，將對於在CMOS電晶體中之n CMOS電晶體的孤立層之形錢制的考量，藉以使抑制擴 散物負僅引入該η型CMOS電晶體。 、 10 圖
第8A至11C圖是連續地I出製造依據該第二實施例 之互補性金屬氧化物半導體的方法之處理步_示意截面 首先’如第8A圖所示，元件作用區域以及問電極是依 據-般的互補性金屬氧化物半導體方法形成。
更明確地，依據STI(淺槽隔離)方法，凹槽是利用在半 導體基材1内計畫形成元件作用區之區域中進行光微影以 15及乾触刻而形成，氧化石夕薄膜-般是利用化學蒸汽沈積方 法沈積’以便充填在該些凹槽中，並且利用cMp(化學機械 研磨)該氧切薄膜以由頂端移除’以便允許其只殘留在該 些凹槽中’藉此形成STI型式元件隔離結構2，並且分勤型 元件作龍域3和P型元件仙區域4。接著，彻離子植入 將P型雜質和n型雜質分別引入n型元件作用區域3和p型元 件作用區域怕’藉此分_成-Ρ絲和-_4a。在此示 γ中》亥η型凡件作用區域3是作為用於形成電晶體的 區域用，同時該p型元件作用區域4是作為用於形成_s 電晶體的區域用。 23 1222177 接者，利用在該元件作用區域3、4上方熱氧化而形成 -祕緣，錢—般的化學蒸汽沈積方法在其上 沈積一多石夕薄膜，然後利用光微影和乾餘刻使該多石夕薄膜 和該閘絕緣薄膜5被圖紋化成電極型式，以藉此在該些元件 5個區域3^4中分別形成閘電極6,同時被鋪陳在該開絕緣 薄膜5下。它也允許形成- I氧化㈣膜作為該閘絕緣膜^ 侧所示以自我排列方式形成凹口間隔物1門電触如“第5圖中所示之該薄側壁1G，以便僅覆蓋 間電極6側面的中央部分，其中藉由依序形成氧切薄膜 H) 4U和歧㈣_而獲得間隔物41將覆蓋糊咖，然 後利用各向異性钱刻和濕姓刻處理該些薄膜。
接著，在該整個表面塗佈光阻，’然後經由光微影，藉 此形成-僅«該n如件仙區域3之光阻罩7，如第^ 圖所示 15 20 然後，只有該η-型元件作用區域3進行用 立區域之離子植入。 更明確地，如第9Α圖所示，ρ_型雜質離子，舉例來說 在此處是銦⑽續Β)，在該_極㈣料下，被分別植 入暴露㈣総罩7之外.型元件作龍域3巾，藉此在 該間電極的兩側上之該半導體基材1的表面部分中形成一 對孤立區域42。
銦離子植入條件是與3〇仟電子伏特(keV)至⑽仔電子 伏特的離子加速能量，以及5x奶平方公分至2副13/平方 公分的劑量錢，其巾_子沿著與該料材丨的法線 24 1222177 傾斜的方向植入。該傾斜的角度（傾斜角）被設定在〇。至 · 45。，其中〇。代表該半導體基材1的法線方向。在此實施例 中，該離子是以前述離子加速能量與劑量由彼此對稱的四 個方向植入該基材的該表面部分。現在要注意的是所有利 5用該傾斜角度之植入都是沿著四個方向進行，雖然在下面 沒有特別註明。 硼離子植入條件與3仟電子伏特至10仟電子伏特的離 子加速能量’ 5xl012/平方公分至2χ10ΐ3/平方公分的劑量， 以及0°至45°的傾斜角有關。 φ 10 然後，氮(N)被引入作為一抑制擴散的物質。 更明確地，如第9B圖所示，一抑制擴散的物質，舉例 來說在此處是氮，在在該閘電極6遮罩下，被植入暴露該光 阻罩7之外的該η型元件作用區域3中，藉此在該閘電極6的 雨側上之$亥半導體基材1的表面部分内形成一對氮擴散區 15域12，以便大致與該孤立區域42重疊。該離子植入條件是 與5仟電子伏特至1〇仟電子伏特的離子加速能量，ιχ1〇Η/ 平方公分至2χ1〇15/平方公分的劑量，以及0。至1〇。的傾斜角 · 有關。抑制擴散效果隨氮的劑量由lxlO14/平方公分遞增而 增加，而且在2xl〇15/平方公分或更高的劑量而呈現飽和的 20現象。使用氮氣替代單一的氮也是可以允許的，因為對於 . 單一的乳而σ ’要確保有充分的植入束電流量是相當困難 的。對於氮氣而言，該離子加速能量和劑量較好是單一氮 的離孑加速能量和劑量的一半。它也仍允許使用至少一個 由氬、氟和碳選出的物質替代氮或氮氣。 25 1222177 下-個步驟是關於形成該延伸區域的離子植入。 更明確地，如第9C圖所示，1型雜質離子，舉例來說 在此處是神(As)離子，在該閘電極_罩下，被植入暴露於 該光阻罩7狀該㈣元件作㈣域3巾，藉此在該閘電極6 5的兩側上之該半導體基材1的表面部分中形成一對延伸區 域13。其較好也是使用磷(p)或銻（Sb)替代砷(As)。該離子 植入條件是與1仟電子伏特至5仟電子伏特的離子加速能 量，lxlO14/平方公分至2x10’平方公分的劑量，以及〇。至 10°的傾斜角有關。 | 10 然後，一般是利用灰化去除該光阻罩，如第1〇Α圖所 示，在該整個表面上塗上一新的光阻，藉由光微影處理使 該塗佈的薄膜圖紋化，藉此形成在此時只暴露該？型元件作 用區域4的光阻罩8，如第10B圖所示。 然後首先進行用於形成該孤立區域之離子植入。 15 更明確地’如第loc圖所示，一η-型雜質離子，舉例來 說在此處是銻(Sb)離子，在該閘電極6的遮罩下，被植入暴 露於該光阻罩8外之該p-型元件作用區4中，藉此在該間電 隹 極的兩側上之該半導體基材1的表面部分中形成一對孤立 區域14。 20 錄離子植入條件是與仟電子伏特(keV)至90彳千電子 伏特的離子加速能量，5xl〇12/平方公分至2χΐ〇ΐ3/平方公分 的劑量，以及0°至45。的傾斜角度有關。它也可以允許使用 其它諸如砷與磷之η-型雜質替代銻。 下一個步驟是關於用於形成該延伸區域之離子植入。 26 1222177 更明確地，如第11A圖所示，一p_型雜質離子，舉例來 說在此處是硼(B)離子，在該閘電極6的遮罩下，被植入暴 露於該光阻罩8外之該P-型元件作用區4中，藉此在該間電 極的兩側上之該半導體基材1的表面部分中形成_對延伸 5 區域16。 該硼離子植入條件是與0.2仟電子伏特至〇·5仔電子伏 特的離子加速能量，lxlO14/平方公分至2xl〇15/平方公八的 劑量，以及0。至10。的傾斜角有關。對於使用二氟化硼的離 子種類之情況而言，該植入可以藉由在劑量保持不變的同 10時，將離子加速能量設定在2.5仟電子伏特或以下而被最適 化。對於使用使用二氟化硼的離子種類之情況而言，該植 入可以藉由將離子加速能量設定在1仟電子伏特至2 5仟電 子伏特，同時劑量加倍而被最適化。 然後 一對深源極與汲極區域(深S/D區域）分別形成在 15
該些元件作用區域3、4中。
更明確地，該光阻罩8—般是利用灰化去除，一般是利 用化學蒸汽沈積法使氧化矽薄膜沈積在整個表面上，然後 該氧化矽薄膜由頂端被各向異性地蝕刻（反蝕刻），以允許其 只保留在該閘電極6的側面上，藉此形成覆蓋該形成凹口的 20間隔物41之側壁9，如第Πβ圖所示。 然後，在該整個表面上塗佈光阻，之後利用光微影處 理，藉此形成一只暴露該11型作用區域3之光阻罩（未顯示）。 然後一η型雜質離子，舉例來說在此處是磷(ρ)離子，在該閘 電極6遮罩下’被植入暴露於該光阻罩外的11型元件作用區 27 域3和側壁9中 τ错此在該閘電極6的兩側上之該半導體基材 ^表面邛分形成一對深S/D區域17，如第11C圖所示。該磷 植入條件是與5仟電子伏特至15仟電子伏特的離子加 ^月匕里，6χ1〇15/平方公分至lxlO16/平方公分的劑量，以及 二至1〇的傾斜角有關。使用珅(As)替代磷(P)也是可以被允 許的。
然後’利用一般的灰化去除該光阻罩，在該整個表面 、再夂塗上一新的光阻，然後利用光微影處理，藉此形 ι〇成在此時只暴露該P型元件作用區域4的另-光阻罩（未顯 不1。然後一P型雜質離子，舉例來說在此處是硼(B)，在該 、。 、罩下被植入暴露於該光阻罩外的ρ型元件作用
區或4和側壁9中，藉此在該閘電極6的兩側上之該半導體基 ^的表面部分形成—對深S/D區域18。制離子植入條件 是與3仟電子伏特至6仟電子伏特的離子加速能量，㈣15/ 15平。方公分至6x1Gi5/平方公分的劑量以及q。至，的傾斜角 (0至30。的傾斜角是可以被允許的）有關。任意種含有爛的 離子，諸如二氟化删，都可以用於離子植入。 然後，糟由-般的灰化去除該光阻罩，然後於氮氣氣 氛中，藉由在1〇〇代至1〇贼下非常短的時間，盡可能接 20近咏迅速熱退火(RTA)活化每一雜質。藉由這一退火， 該植入的氮之濃度變量曲線會由其植人狀態作改變，Μ 最後獲得的濃度變量曲線大致上將會與該孤立區域42重 疊，其在與該半導體基材1界面的鄰近處與在該A/C界面處 有兩個濃度峰；同時形成於該η型元件作用區域钟之一對 28 1222177 包含該孤立區域42、氮擴散區域ls、延伸區域1；3和深S/D區 域17的η型雜質擴散層51被形成。要注意的是由於在該孤立 區域42形成之後進行熱處理，上面的濃度變量曲線有時候 可以在該RTA之前被形成。另_方面，該RTA也會在該頻 5儿件作用區域4中導致一對包含孤立區域M、延伸區域10和 深S/D區域18的形成。 然後使該些n金屬氧化物半導體和pMOS電晶體進行 SALICIDE處理。一用於石夕化的金屬層，舉例來說在此處是 一鈷(Co)薄膜被沈積在該整個表面上，然後允許其在該閘 10電極6、η型雜質擴散層51和？型雜質擴散層52中與石夕反應， 藉此形成矽化鈷薄膜43。移除未反應的鈷。 該去除之後進行插入層絕緣薄膜、接觸孔與各種接線 之個別的形成程序，其在該11型元件作用區域3中完成nM〇s 電晶體，並在p型元件作用區域4中完成口]^〇!§電晶體。 15 雖然上面說明之本實施例是處理一對雜質擴散層的情 况’梢候被完成作為一源極與一汲極，其於該閘電極被形 成之後才形成’此外本發明不是限制，因此形成程序的順 序可以做適當地改變。 在上面說明的第二實施例中，該雜質擴散層51是藉由 2〇依序進行該孤立區域之離子植入、以擴散抑制為目的之氮 植入、和用於形成該延伸區域之離子植入而形成。這些程 序的順序是隨意且沒有特別地限制。不過，應該注意的是 其需要最適化該孤立區域及/或延伸區域之濃度變量曲 線’因為這些裎序的—些特定順序可能會由於非晶化 29 1222177 (am〇rphization)的作用而影響該濃度變量曲線。 通常，nMOS電晶體會因為銦⑽離子植入產生該孤立 區域的問題，而容易使該轉降特性變差，由於該元素之低 溶解度限制。另-方面，除了銦(In)之外，藉由額外的侧⑻ 5離子植入形成之該孤立區域會滿意地改善該轉降特性，但 會因為在該基材的表面部分累積硼而造成在通道中的電子 散射而降低電流。 本發明人檢視電流特性（開電流(ω對關電流(1咐)特性) 會受在第二實施例中植入作為抑制擴散物質之氮的影響。 10結果顯示於第12圖中。由圖中清楚可見，與沒有氮植入的 情況相比，氮植入會改善1^1。^特性。這意謂氮的引入可令 人滿意地避免在該孤立區域内的雜質（硼）在該基材的表面 部分累積，這會減少在該通道中之電子散射的發生因子， 並且避免電流被降低。總之，依據第二實施例可以改善該 15轉降特性和特性，因為銦（In)和硼（B)植入而形成該 nMOS電晶體之孤立區域，同時氮被引入作為抑制擴散物 質0 如已經在上面說明的，第二實施例確保該半導體裝置 的收縮與較高的整合是在簡單且準確的方式進行而沒有破 20壞改善該臨限電壓與電流驅動性之轉降特性以及降低沒極 :¾漏電流的努力，並且可以明確地確信最適化CMOS電晶體 的設計，以便實現先進的效能並且降低動力消耗。 (第三實施例） 除了一種氮植入型式之外，該第三實施例將揭示一種 30 1222177 製造類似於先前第一與第二實施例之CMOS電晶體的方 法。與第一實施例中說明的那些相同之該些組成構件將被 標以相同的參考數標，且不會詳細的說明。 在該第三實施例將結合該第一實施例而被說明的同 5 時，它也允許將該第三實施例應用到該第二實施例，其進 行兩次氣植入。 第13A圖和第13B圖是明確地顯示在製造一 CMOS電晶 體的方法中只有氮植入的示意截面圖。 在第三實施例中，首先用於形成該nMOS電晶體之孤立 10 區域11的離子植入是類似於第一實施例中說明的，依據第 1A至1C圖中顯示的步驟進行，然後重複氮離子植入兩次， 如第13A圖所示。 更明確地，一抑制擴散物質，舉例來說在此處是氮， 在該閘電極6的遮罩下，被植入暴露於該光阻罩7外之該n-15 型元件作用區3中，以便把與該閘絕緣薄膜界面之鄰近處的 該半導體基材1之淺的部分為目標，在該閘電極6的兩側上 形成一對淺的氮擴散區域31。該離子植入條件是與2仟電子 伏特左右的離子加速能量，lxlO14/平方公分至2xl015/平方 公分的劑量，以及〇°至10°的傾斜角有關。 20 然後，一抑制擴散物質，舉例來說又是氮，在該閘電 極6的遮罩下，第二次被植入暴露於該光阻罩7外之該η-型 元件作用區3中，以便把該半導體基材1之深的區域為目 標，其等同於用於形成該孤立區域11的離子植入，而在該 閘電極6的兩側上形成一對深的氮擴散區域32。該淺的氮擴 31 1222177 散區域31和深的氮擴散區域32組成一對氮擴散區域i2。該 離子植入條件是與10仟電子伏特至2〇仟電子伏特的離子加 速能量，ΐχίο14/平方公分至2xl〇15/平方公分的劑量，以及 0°至10。的傾斜角有關。 5 然後依據第2C、3A和3B圖所示之步驟，進行形成一對 該nMOS電晶體之延伸區域13的離子植入，另一用於形成一 對該pMOS電晶體之孤立區域15的離子植入，然後進行氮植 入兩次，如第13B圖所示。 更明確地，一抑制擴散物質，舉例來說在此處是氮， 10在該閘電極6的遮罩下，被植入暴露於該光阻罩8外之該p_ 型元件作用區4中，以便把與該閘絕緣薄膜界面之鄰近處的 該半導體基材1之淺的部分為目標，藉此在該閘電極6的兩 側上形成一對淺的氮擴散區域33。該離子植入條件是與2仔 電子伏特左右的離子加速能量，lxl〇14/平方公分至2χ1〇ΐ5/ 15 平方公分的劑量，以及〇°至1〇。的傾斜角有關。 然後’ 一抑制擴散物質’舉例來說又是氮，在該閘電 極6的遮罩下，第二次被植入暴露於該光阻罩8外之該^型 元件作用區4中，以便把該半導體基材1之深的區域為目 標，其等同於用於形成該孤立區域14的離子植入，藉此在 2〇 該閘電極6的兩側上形成一對深的氮擴散區域34。該淺的氮 擴散區域33和深的氮擴散區域34組成一對氮擴散區域15。 該離子植入條件是與10仟電子伏特至20仟電子伏特的離子 加速能量，lxlO14/平方公分至2χ1015/平方公分的劑量，以 及0°至10。的傾斜角有關。 32 1222177 該植入之後進一步進行如第4八至4(：的每一個處理步 驟以及相關的後處理，其在該n型元件作用區域3中完成 * nM〇S電晶體，並在ρ型元件作用區域4中完成ρΜ(^晶體。 如上面已經說明的，該第三實施例確保該半導體裝置 5的收縮錢高的整合是在簡單且準確时式進行而沒㈣ ' 壞改善該臨限電壓與電流驅動性之轉降特性以及降低没極 洩漏電流的努力；並且可以明確地確信最適化互補性金屬 氧化物半導體的設計’以便實現先進的效能並且降低動力 消耗。除此之外，相當於該個別的漢度峰之該重複兩次的 ^ 10氮植入在獲得上面說明的效應上將會更成功。 (第四實施例） 第四實施例將明確地揭示_種製造C M 〇 s電晶體的方 法，其中不同種類的抑制擴散物質被用於nMOS電晶體和 pMOS電晶體。 ~ 15 帛14A至第17C圖是顯示用於製造依據第四實施例之 CMOS電晶體的處理步驟之示意截面圖。 首先，如第14A圖所示，元件作用區域與閘電極是依據 · 一般的互補性金屬氧化物半導體方法形成。 更明確地，依據STI(淺槽隔離）方法，凹槽是在半導體 20基材1内計晝形成元件作用區之區域中利用光微影以及乾 兹刻而形成’氧化石夕薄膜-般是利用化學蒸汽沈積方法沈 積，以便充填在該些凹槽中，而且該氧化石夕薄膜是利 (化學機械研磨）由頂端移除，以便允許其只殘留在該些凹槽 中，藉此形成STI型式元件隔離結構2，並且分割^^型元件作 33 用區域3和p型元件作用區域4。接著，利用離子植入將p型 雜質和n型雜質分別引進η型元件作用區域3和p型元件作用 區域4内，藉此分別形成一？井3&和一耕如。在此示例中， 忒η型元件作用區域3是作為形成nM〇s，晶體的區域用，同 5時忒？型元件作用區域4是作為形成PMOS電晶體的區域用。 接著，利用在該元件作用區域3、4上方熱氧化而形成 一閘絕緣薄膜5,然後利用一般的化學蒸汽沈積方法在其上 沈積一多矽薄膜，然後利用光微影和乾蝕刻使該多矽薄膜 和該閘絕緣薄膜5圖紋化成電極型式，以藉此在該些元件作 1〇用區域3、4中分別形成閘電極6，同時被鋪陳在該問絕緣薄 膜5下。 —然後，在整個表面上塗佈光阻，之後進行光微影處理， 藉此形成如第14B圖所示，只暴露該n型元件作用區域^的光 阻罩7。 15 然後’只有該η型元件作用區域3進行用於形成一對孤 立區域之離子植入。 更明確地，如第14C圖所示，_ρ型雜f離子，舉例來 說在此處其是銦⑽離子，被植入在該間電極6遮罩下，由 該光阻罩所暴露出來之該η型元件作用區域3中，藉以在該 閘電極6的兩側上之該半導體基材i的表面部分^ j 孤立區域11。 乂 銦離子植入條件是與30仟電子伏特(kev)至 伏特的離子加速能量，以及5xl〇12/平方公分至2χΐ〇ΐ3/平方 公分的劑量有關，其中該離子沿著傾斜遠離該半導體基材i 34 1222177 的法線的方向植入。該傾斜的角度（傾斜角）被設定在〇。至 45。’其中0。代表該半導體基材〗的法線方向。在此實施例 中’該離子是以前述離子加速能量與劑量由彼此對稱的四 個方向植入該基材的該表面部分。現在要注意的示所有利 5用該傾斜角度之植入都是沿著四個方向進行，雖然在下面 沒有特別註明。使用领⑻替代銦也是被允許的，其中該離 子加速能量被設定在3仟電子伏特至1〇仟電子伏特。 然後，氮(N)被引入作為一抑制擴散的物質。 更明確地，如第15A圖所示，一抑制擴散的物質，舉例 _ H)來說在此處是氮，在該閘電極6遮罩下，㈣光阻罩所暴露 出來之該η型元件作用區域3中被植入，藉此在該問電極= 兩側上之該半導體基材1的表面部分内形成一對孤立區域 11。該離子植入條件是與5仟電子伏特至1〇仟電子伏特的離 子加速能量（主要條件是用於確保與該些孤立區域丨丨密切 15重豐）’ lxl〇U/平方公分至2χ1〇15Ζ平方公分的劑量，以及〇。 至1〇。的傾斜角（0。至30。的傾斜角是可以被允許的）有關。抑 制擴散效果隨氮的劑量由1χΐ〇14/平方公分遞增而增加，而 馨 且在2xl015/平方公分或更高的劑量而呈現飽和的現象。使 用氮氣替代單~的氮也是可以允許的，因為對於單一的广 20而言，要確保有充分的植入束電流量是相當困難的。 氣氣而§ ’該離子加速能量和劑量較好是單_氮的離子力 速能量和劑量的一半。它也仍允許使用至少—個由氩氟 和碳選出的物質替代氮或氮氣。 下一個步驟是關於形成該延伸區域的離子植入。 35 更明確地，如第15B圖所示，一η型雜質離子，舉例來 說在此處是砷(As)離子，在該閘電極6遮罩下，被植入暴露 於該光阻罩7外之該n型元件作用區域3中，藉此在該閘電極 6的兩側上之該半導體基材1的表面部分中形成一對延伸區 域13 °其較好也是使用磷⑺或銻(sb)替代珅(As)。該離子 植入條件是與1仟電子伏特至5仟電子伏特的離子加速能 ΐ ’ lxlO14/平方公分至2χ1〇ΐ5/平方公分的劑量，以及〇。至 10°的傾斜角有關。 雖然上面說明處理的該些個別的離子植入，是在其側 面上沒有側壁形成之閘電極6遮罩下進行，如第5圖所示， 它也允許上面的離子植入是在其兩側具有大約5奈米（nm) 至20奈米後之薄壁的閘電極6遮罩下進行，以最適化該延伸 區域與閘電極6之間的重疊。它也仍允許只在該元件作用區 域3、4中任一個閘電極6上形成側壁。只要它可以適當地用 作一間隔物（光罩），在薄膜構造與該側壁的形狀上沒有特別 的限制。 當氮的劑量由lxl〇14/平方公分增加時，該抑制擴散效 果會被提升，而且如上面說明的在2χ1〇ΐ5/平方公分會呈現 飽和的傾向，因此最適當的條件會視該側壁的有或無，與 其厚度而改變。在側壁存在的情況下，用於形成該孤立區 域的離子植入必須被最適化，以便提升形成該孤立區域的 能量’同時用於形成該延伸區域的離子植入必須被最適 化，以便提升形成該延伸區域之劑量至某一程度。 當該抑制擴散物質的植入是在光阻罩7於此實施例說 1222177 明的程序中形成之後進行時，該植入可 之前進行，同相料件作龍域阻罩7形成 該植入是接著如此實施例中說明的^=圍為標的。 :：這是有利的，因為該植入條件可以被最::進 /、該η金屬氧化物半導體*pM〇s電晶體無關。 之後，光阻被塗佈在整個表面， 從而在此時形成一個只顯露如第16A 作用區域4的光阻罩8。 然後以光微影處理， 圖所示之該p-型元件
首先，進行用於形成該孤立區域之離子植入。 10更明嫁地，如第_所示，1型雜質離子。，舉例來 說在此處是鍊(Sb)離子，在該問電極6的遮罩下，被植入暴 露於該光阻罩8外之該p_型元件作用區4中，從而在該問電 極的兩側上之該半導體基⑴的表面部分中形成一對孤立 區域14。 15 _離子植人條件是與辦電子伏特至灣電子伏特
的離子加速能量，5xl〇12/平方公分至如〇13/平方公分的劑 s ’以及0至45的傾斜角度有關。它也可以允許使用其它 諸如砷與磷之η-型雜質替代銻。 然後，氟(F)被引入作為抑制擴散的物質。 20 更明確地’如第16C圖所示，一抑制擴散物質，舉例來 說在此處是氟，在該閘電極6的遮罩下，被植入暴露於該光 阻罩8外之該p-型元件作用區4中，從而在該閉電極的兩側 上之該半導體基材1的表面部分中形成—對氟擴散區域 61，以便大致與該孤立區域14重疊。對於該離子植入條件 37 1222177 疋與0·1仟電子伏特至10仟電子伏特的離子加速能量（確保 與該孤立區域14緊密地重疊之主要條件），1χ1〇ι4/平方公分 至2χ1015/平方公分的劑量，以及〇。至1〇。的傾斜角有關。 下一個步驟是關於用於形成該延伸區域之離子植入。 5 更明確地，如第17Α圖所示，一ρ-型雜質離子，舉例來 說在此處是硼(Β)離子，在該閘電極6的遮罩下，被植入暴 露於該光阻罩8外之該ρ-型元件作用區4中，從而在該閘電 極的兩側上之該半導體基材丨的表面部分中形成一對延伸 區域16。 10 該硼離子植入條件是與〇·2仟電子伏特至〇·5仟電子伏 特的離子加速能量，lxlO14/平方公分至2χ1〇ΐ5/平方公分的 劑置，以及0。至10。的傾斜角有關。對於使用二氟化硼的離 子種類之情況而言，該植入可以藉由設定離子加速能量設 定在1仟電子伏特至2.5仟電子伏特，以及兩倍劑量而被最 15適化。該最適化條件是根據該側壁的有或無及其厚度而改 ，憂在側壁存在的情況下，该用於形成該孤立區域的離子 植入必須被最適化，以便提升能量，同時用於形成該延伸 區域的離子植入必須被最適化，以便將劑量提升至某一程 度。 20 然後一對深源極與汲極區域（深S/D區域）分別形成在 該些元件作用區域3、4中。 更明確地，該光阻罩8—般是利用灰化去除，一般是利 用化學蒸汽沈積法使矽氧化物薄膜沈積在整個表面上，然 後該矽氧化物薄膜由頂端被各向異性地蝕刻（反蝕刻），以允 38 許其只保留在該閘電極6的側面上，藉此形成如第17B圖所 不之側壁。在整個形成程序中用於形成該些側壁62的溫度 是保持在300°C至㈣^。該石夕氧化物薄膜在3〇〇t以下的溫 度會顯著地降解，在超過⑼叱的溫度時雜質的變量曲線會 5 發生波動。 然後，在該整個表面上塗佈光阻，之後利用光微影處 理，藉此形成一只暴露該11型作用區域3之光阻罩（未顯示）。 然後-η型雜質離子，舉例來說在此處是職p)離子，在該閑 電極6遮罩下，被植入暴露於該光阻罩外的η型元件作用區 10 15
域3和側壁62中，藉此在該閘電極6的兩側上之該半導體基 材1的表面部分形成一對深S/D區域17如第17C圖所示。該磷 離子植入條件是與5仟電子伏特至20仟電子伏特的離子加 速旎Ϊ，2xl〇15/平方公分至1χ1〇ΐ6/平方公分的劑量，以及 〇°至10。的傾斜角有關。使㈣(As)替代磷(ρ)也是可以被允 許的。
然後，利用一般的灰化去除該光阻罩，在該整個表面 上再一次塗上一新的光阻，然後利用光微影處理，藉此形 成在此時只暴露該P型元件作用區域4的另一光阻罩（未顯 不）。然後一p型雜質離子，舉例來說在此處是硼(B)，在該 〇閘電極6遮罩下被植入暴露於該光阻罩外的p型元件作用區 域4和側壁62中，藉此在該閘電極6的兩側上之該半導體基 材1的表面部分形成一對深S/D區域18。該硼離子植入條件 疋與2仟電子伏特至5仟電子伏特的離子加速能量，2x1()15/ 平方A为至1χ1〇16/平方公分的劑量，以及〇。至1〇。的傾斜角 39 1222177 有關。任一種含有硼的離子，諸如二氟化硼，都可以用於 離子植入。 然後在1000°c至1050°c下即時，盡可能接近0秒，迅速 熱退火(RTA)活化每一雜質。藉由這一退火，一對含有該孤 5立區域11、氮擴散區域12延伸區域13和深S/D區域17的η型 雜質擴散層21被形成在該η型元件作用區域3中，而且一對 含有該孤立區域14、氟擴散層61、延伸區域16和深S/D區域 18的p型雜質擴散層22被形成在該p型元件作用區域4中。 該退火之後，進一步進行插入層絕緣薄膜、接觸孔與 10各種接線之個別的形成程序，其完成在該n型元件作用區域 3中之η金屬氧化物半導體，以及在該ρ型元件作用區域4中 之Ρ金屬氧化物半導體。 雖然上面說明之本實施例是處理一對雜質擴散層的情 況，稍候被完成作為一源極與一汲極，其於該閘電極被形 15成之後才形成，此外本發明沒有限制於此，因此形成程序 的順序可以做適當地改變。 在上面說明之此實施例中，該雜質擴散層21是藉由依 序進行用於形成該孤立區域之離子植入、以擴散抑制為目 的之氮植入和用於形成該延伸區域之離子植入而形成。另 2〇 一方面’該雜質擴散層22是藉由依序進行用於形成該孤立 區域之離子植入、以擴散抑制為目的之氣植入和用於形成 該延伸區域之離子植入而形成。這些程序的順序是隨意且 沒有特別地限制。不過，應該注意的是其需要最適化該孤 立區域及/或延伸區域之濃度變量曲線，因為這些程序的— 40 些特定順序可能會由於非晶化的作用而影響該濃度變量曲 線。 、、、在上面中谠明的，本實施例確保該半導體裝置 的收縮與較高的整合是在簡單且準確的方式進行而沒有破 裏文。該£»限電壓與電流驅動性之轉降特性以及降低汲極 戌漏電流的努力；而且可㈣確料信最適化互補性金屬 氧化物半導體的設計，續實現先_效能並且降低動力 消耗。 藉由在600°C或更低的溫度條件下形成該些側壁62，其 在低如600 C或更低溫度從事雜質活化，以確保該些程序的 熱歷史的抑制，藉此省略在形成該11]^〇§電晶體之該孤立區 域11的程序中用於活化植入的銦(In)之退火，並且利用離子 植入連續地將作為抑制擴散物質的氮引入該η型元件作用 區域3内，本發明在實現一種具有更細的閘極長度，但不會 使驅動電流變差的nMOS電晶體上也是有利的。 不像該nMOS電晶體，藉由離子植入將作為抑制擴散物 質的氟(F)引入該p型元件作用區域4内，本發明在實現一種 具有更細的閘極長度，但不會使驅動電流變差的p Μ 〇 s電晶 體上也是有利的。 根據有無抑制擴散物質的植入的情況之間的比較，下 面段落將說明包含由上面說明的實施例一至實施例四獲得 的該互補性金屬氧化物半導體之該nMOS電晶體和該pm〇S 電晶體的個別電晶體特性的研究結果。 對nMOS電晶體的研究結果顯示於第18圖中。該圖說明 1222177 最小閘極長度，其是定義成產生一70毫安培/微米或更低的 關閉電流之閘極長度，和最大汲極電流之間的關係，其中 橫軸（閘極長度)是以5奈米為一刻度，縱軸（最大沒極電流) 是以0.1毫安培/微米為一刻度。該圖#代表有氮離子植入的 5情況(相當於第一至第四實施例），同時該圖〇代表沒有氮離 子植入的情況(相當於該比較實施例）。由該圖中發現，在幾 乎沒有造成該最大汲極電流變差的同時，藉由氮離子植 入，該nMOS電晶體的最小閘極長度被成功地降低，同時獲 得優異的電晶體特性。 10 第19圖顯示檢視該抑制擴散物質的植入與該用於形成 該延伸區域的雜質植入之順序是否影響該電晶體特性的研 究結果。 該圖鲁代表氮離子在用於形成該延伸區域的雜質植入 之前被植入的情況(相當於第一至第四實施例），該圖△代表 15氮離子在用於形成該延伸區域的雜質植入之後被植入的情 況’同時該圖〇代表沒有氮離子植入的情況(相當於該比較 實施例）。由該圖中清楚得知，與氣離子植人和用㈣成該 延伸區域的雜質植入的順序無關，所獲得的結果之間沒有 明顯差異，同時發現兩種情況都會產生優異的電晶體特性。 2〇 苐20圖顯示對pMOS電晶體的研究纟士果。 該圖·代表有氮離子植入的情況(相當於第一至第四 實施例），同時該圖〇代表沒有氮離子植入的情況(相當於該 比較實施例）。㈣圖中發現’在幾乎沒有造成該最大淡極 電流變差的同時’藉由氮離子植入或氟離子植入，該pM〇s 42 1222177 電晶體的最小閘極長度被成功地降低，同時獲得優異的電 晶體特性。 I：圖式簡單說明3 第1A至1C圖是連續地顯示製造依據第一實施例之 5 CMOS電晶體的方法之處理步驟的示意截面圖； 第2A至2C圖是連續顯示延續第1C圖之處理步驟的示 意截面圖； 第3A至3C圖是連續顯示延續第2C圖之處理步驟的示 意截面圖； 10 第4A至4C圖是連續顯示延續第3C圖之處理步驟的示 意截面圖； 第5圖是顯示該第一實施例之修正示例的示意截面 圖，其中側壁被形成在該閘電極的兩個側面上； 第6圖是顯示在第一實施例中說明的每一個植入的離 15 子之二次離子質譜儀（SIMS)濃度變量曲線的特性圖示； 第7圖是顯示根據在第一實施例中說明的視氮植入的 存在與否，最小閘電極長度和最大沒極電流之間的關係之 特性圖不， 第8A至8C圖是連續顯示製造依據第二實施例之CMOS 20 電晶體的方法之處理步驟的示意截面圖； 第9A至9C圖是連續顯示延續第8C圖之處理步驟的示 意截面圖； 第10A至10C圖是連續顯示延續第9C圖之處理步驟的 不意截面圖， 43 1222177 第11A至11C圖是連續顯示延續第i〇c圖之處理步驟的 示意截面圖； 第12圖是顯示對於受在第二實施例中植入作為抑制擴 散物質的氮的影響之電流特性（開電流(1。„)對關電流(IQff)特 5 性）的檢查結果的特性圖示； 第13A和13B圖是特別顯示在依據第三實施例製造一 CMOS電晶體的方法中，N植入的示意截面圖； 第14A至14C圖是連續顯示製造依據第四實施例之 CMOS電晶體的方法之處理步驟的示意截面圖； 10 第15A至15B圖是連續顯示延續第14C圖之處理夕麟的 示意截面圖； 第16A和16C圖是連續顯示延續第15C圖之處理步麟的 示意截面圖； 第17A和17C圖是連續顯示延續第16C圖之處理梦鱗的 15 示意截面圖； 第18圖是顯示nMOS電晶體的電晶體特性之特性_ ; 第19圖是顯示nMOS電晶體的電晶體特性之特性和 第20圖是顯示pMOS電晶體的電晶體特性之特性_ ° 44 1222177 【圖式之主要元件代表符號表】 1···半導體基材 16···延伸區域 2…淺槽隔離型式元件隔離結構 17、18…深S/D區域 3···η型元件作用區域 3a…ρ井 4···ρ型元件作用區域 4a...n 井 5···閘絕緣薄膜 6…閘電極 7…光阻罩 8…光阻罩 9…側壁 10…薄側壁 11···孤立區域 12…氮擴散區域 13…延伸區域 14···孤立區域 15…氮擴散區域 21…η型雜質擴散層 22···ρ型雜質擴散層 31…淺的氮擴散區域 32…深的氮擴散區域 33…淺的氮擴散區域 34…深的氮擴散區域 41…凹口間隔物 4 la···氛化石夕薄膜 41b···氮化石夕薄膜 42···孤立區域 43…石夕化録薄膜 5卜"η型雜質擴散層 52···ρ型雜質擴散層 61…氟擴散區域 62…側壁 45

Claims (1)

  1. 拾、申請專利範圍： L 一種半導體裝置，包含： 一半導體基材； 一在該半導體基材上方形成的閘極，同時在其間放 置一閘絕緣薄膜； 一對形成在該閘電極的兩側上之該半導體基材的 表面部分中之雜質擴散層； 各該雜質擴散層包含： 一與該閘電極的底部部分重疊之淺的第一區域； 一比該第一區域更深且與該第一區域重疊之第二 區域；和 具有其中已引入用於抑制包含在該第一區域中 之雜質擴散的抑制擴散物質，使得至少在與該半導體基 材界面的鄰近處中的第一個位置，以及在比該第一區域 更深的第一位置具有濃度峰之第三區域。 2·如申料利範圍^項之該半導體裝置，其中該雜質擴 散層進-步包含具有其中已經引入至少一種與在該第 矛第一區域中之雜質的傳導性類型相反之傳導性類 型的雜質之第四區域；和 曰該第三區域有一幾乎等同於該第四區域的濃度變 里曲線’但是與其相比至少在部分深度細上有較高的 ;辰度之濃度變量曲線。 3·如申請專利範圍第！項之該半導體裝置，其中在該第一 位置的漠度變量曲線是大於在該第二位置的濃度變量 46 曲線。 如申明專利範圍弟2項之該半導體裝置，其中在該第一 位置的濃度變量曲線是大於在該第二位置的濃度變量 曲線。 5 5·如巾請專職圍第丨項之該半導體裝置，其中該抑制擴 政物質至少是任一種由氮、氬、氟和碳選出者。 6·如申請專利範圍第1項之該半導體裝置，其中該半導體 裝置是一CMOS型半導體裝置，而且至少nM〇s電晶體 和PMOS電晶體之任一個具有一對該些雜質擴散層。 如申明專利範圍弟2項之該半導體裝置，其中該半導體 裝置具有至少一個nMOS電晶體，該nM0S電晶體具有一 對該些雜質擴散層；且 該第四區域在其中已經引入銦和硼作為具有相反 傳導性類型之該些雜質。 15 8· 一種製造半導體裝置的方法，包含·· 在-半導體基材上方形成_閘電極，同時在其間放 置一閘極絕緣薄膜之第一步驟； 將至少一種用於抑制在稍候被引入提供傳導性的 雜質的擴散之抑制擴散物質引入該間電極的兩側上該 2〇 半導體基材的表面部分中的第二步驟； 將-種提供傳導性的雜質引入該間電極的兩側上 該半導體基材的表面部分中，職—比該抑制擴散物質 深度還淺的深度的第三步驟； 只在該閘電極之該些側面上形成絕緣薄膜的第四 47 步驟； 將具有與先前在該第三步驟中引入提供傳導性的 雜質之傳導性類型相同的雜質引入至一比先前在該第 二步驟中引入之抑制擴散物質的深度更深的深度的第 五步驟； 其中該第一步驟是第一個，而且該第二至第五步驟 是以任一順序跟隨其後。 9·如申請專利範圍第8項之該製造半導體裝置的方法，其 中在该第二步驟中，該抑制擴散的物質被引入，以便至 少在與該半導體基材界面的鄰近處的第一位置與比在 °亥第二步驟中引入之提供傳導性的雜質更深的第二位 置產生濃度變量曲線。 1〇·如申請專利範圍第9項之該製造半導體裝置的方法，其 中在該第二步驟中，該抑制擴散的物質被引入，以便使 在該第一位置的濃度大於在該第二位置的濃度。 u.如申請專利範圍第8項之該製造帛導體裝置的方法，進 V包各將至少一種具有與先前在該第三步驟中引入 之提供傳導性的雜質之傳導性類型相反的傳導性類型 之雜質引人’以便獲得—幾乎等同於該抑制擴散物質的 濃度變量轉，但是與其相比至少在部分深度範圍上有 較低的濃度之濃度變量曲線的第六步驟； 3其中該第-步驟是第—個，而且該第二至第六步驟 是以任一順序跟隨其後。 12·如申請專利範圍第9項之該製造半導體裝置的方法，進 48 1222177 一步包含將至少一種具有與先前在該第三步驟中引入 之提供傳導性的雜質之傳導性類型相反的傳導性類型 之雜質引入，以便獲得一幾乎等同於該抑制擴散物質的 濃度變量曲線，但是與其相比至少在部分深度範圍上有 5 較低的濃度之濃度變量曲線的第六步驟； 其中該第一步驟是第一個，而且該第二至第六步驟 是以任一順序跟隨其後。 13. 如申請專利範圍第10項之該製造半導體裝置的方法，進 一步包含將至少一種具有與先前在該第三步驟中引入 10 之提供傳導性的雜質之傳導性類型相反的傳導性類型 之雜質引入，以便獲得一幾乎等同於該抑制擴散物質的 濃度變量曲線，但是與其相比至少在部分深度範圍上有 較低的濃度之濃度變量曲線的第六步驟； 其中該第一步驟是第一個，而且該第二至第六步驟 15 是以任一順序跟隨其後。 14. 如申請專利範圍第9項之該製造半導體裝置的方法，其 中，在該第二步驟中，該被引入的抑制擴散物質是相當 於該些濃度峰的每一個的數倍。 15. 如申請專利範圍第14項之該製造半導體裝置的方法，其 20 中，被引入的抑制擴散物質是相當於該第一位置與該第 二位置的每一個的兩倍。 16. 如申請專利範圍第8項之該製造半導體裝置的方法，其 中，在該第三步驟中，該提供傳導性的雜質是藉由離子 植入，其中該雜質是沿著垂直於該半導體基材的方向植 49 1222177 入，或傾斜角離子植入，其中該雜質是沿著傾斜離開該 半導體基材的法線的方向被植入而被引入。 17. 如申請專利範圍第8項之該製造半導體裝置的方法，其 中，在該第二步驟中，該抑制擴散的物質是藉由離子植 5 入而被引入’其中該物質是沿著垂直於該半導體基材的 方向被植入。
    18. 如申請專利範圍第8項之該製造半導體裝置的方法，其 中，在該第二步驟中，該抑制擴散的物質是藉由傾斜角 離子植入而被引入，其中該物質是沿著傾斜離開該半導 10 體基材的法線的方向被植入。 19. 如申請專利範圍第8項之該製造半導體裝置的方法，其 中該抑制擴散的物質是至少任一種由氮、氬、氟和碳選 出者。 20. 如申請專利範圍第8項之該製造半導體裝置的方法，其 15 中該半導體裝置是一 CMOS半導體裝置，而且至少
    nMOS電晶體和pMOS電晶體之一是由該些個別步驟所 製造。 21. 如申請專利範圍第13項之該製造半導體裝置的方法，其 中該半導體裝置至少有一nMOS電晶體，而且該nMOS 20 電晶體是由該些個別的步驟所製造，同時，在該第六步 驟中，銦和硼被引入作為具由相反的傳導性類型之該些 雜質。 50
TW092116967A 2002-06-24 2003-06-23 Semiconductor device and method of fabricating the same TWI222177B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002183055 2002-06-24
JP2002355884 2002-12-06
JP2003168799A JP4236992B2 (ja) 2002-06-24 2003-06-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200403812A TW200403812A (en) 2004-03-01
TWI222177B true TWI222177B (en) 2004-10-11

Family

ID=30003585

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092116967A TWI222177B (en) 2002-06-24 2003-06-23 Semiconductor device and method of fabricating the same

Country Status (5)

Country Link
US (2) US6977417B2 (zh)
JP (1) JP4236992B2 (zh)
KR (1) KR100936413B1 (zh)
CN (1) CN1291500C (zh)
TW (1) TWI222177B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100588786B1 (ko) * 2003-09-18 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자 제조방법
JP2005277024A (ja) * 2004-03-24 2005-10-06 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20050247976A1 (en) * 2004-05-06 2005-11-10 Ting Steve M Notched spacer for CMOS transistors
KR100599595B1 (ko) * 2004-05-24 2006-07-13 삼성에스디아이 주식회사 발광표시 장치용 반도체 소자 및 그 제조 방법
JP2006013284A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
US20070072382A1 (en) * 2005-09-28 2007-03-29 Fujitsu Limited Method of manufacturing semiconductor device
JP5135743B2 (ja) * 2005-09-28 2013-02-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5283827B2 (ja) 2006-03-30 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5034332B2 (ja) 2006-06-14 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5343320B2 (ja) * 2007-03-02 2013-11-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US7858505B2 (en) * 2007-05-04 2010-12-28 Freescale Semiconductor, Inc. Method of forming a transistor having multiple types of Schottky junctions
DE102007035838B4 (de) * 2007-07-31 2014-12-18 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer Halbleiterstruktur mit einer Implantation von Stickstoffionen
JP5303881B2 (ja) 2007-08-15 2013-10-02 富士通セミコンダクター株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
JP5235486B2 (ja) 2008-05-07 2013-07-10 パナソニック株式会社 半導体装置
US7994051B2 (en) * 2008-10-17 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Implantation method for reducing threshold voltage for high-K metal gate device
JP2011009571A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置およびその製造方法
CN102194748B (zh) * 2010-03-15 2014-04-16 北京大学 半导体器件及其制造方法
JP5652939B2 (ja) * 2010-07-07 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5640526B2 (ja) * 2010-07-28 2014-12-17 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8659054B2 (en) * 2010-10-15 2014-02-25 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
CN102737995B (zh) * 2011-04-01 2015-09-09 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN102738000A (zh) * 2011-04-12 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种超浅结形成方法
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
US10068802B2 (en) * 2011-10-17 2018-09-04 Texas Instruments Incorporated Threshold mismatch and IDDQ reduction using split carbon co-implantation
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
US8822295B2 (en) * 2012-04-03 2014-09-02 International Business Machines Corporation Low extension dose implants in SRAM fabrication
US9006060B2 (en) * 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US20150041916A1 (en) * 2013-08-08 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
CN106328505B (zh) * 2015-07-01 2019-07-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109473357B (zh) * 2018-10-29 2022-05-27 上海华力集成电路制造有限公司 Mos晶体管的制造方法
CN111883422A (zh) * 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 超级结器件的制作方法
DE102021200720B4 (de) * 2021-01-27 2023-08-03 Infineon Technologies Ag Transistorbasierter stress-sensor und verfahren zum ermitteln einer gradienten-kompensierten mechanischen spannungskomponente

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131004A (ja) * 1993-06-23 1995-05-19 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US5514902A (en) * 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
JP3714995B2 (ja) * 1995-07-05 2005-11-09 シャープ株式会社 半導体装置
JPH10125916A (ja) 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH10173177A (ja) * 1996-12-10 1998-06-26 Mitsubishi Electric Corp Ｍｉｓトランジスタの製造方法
JPH10242081A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体装置の製造方法
JP3213560B2 (ja) * 1997-01-21 2001-10-02 三洋電機株式会社 半導体装置及び半導体装置の製造方法
KR100273297B1 (ko) 1998-09-08 2000-12-15 김영환 모스 트랜지스터 제조방법
US6369434B1 (en) * 1999-07-30 2002-04-09 International Business Machines Corporation Nitrogen co-implantation to form shallow junction-extensions of p-type metal oxide semiconductor field effect transistors
KR100336768B1 (ko) * 1999-11-03 2002-05-16 박종섭 반도체 장치 제조방법
JP3916386B2 (ja) * 2000-08-28 2007-05-16 シャープ株式会社 半導体装置の製造方法及びフォトリソグラフィ用マスク
KR20030001942A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
US20060046372A1 (en) 2006-03-02
TW200403812A (en) 2004-03-01
KR100936413B1 (ko) 2010-01-12
KR20040000350A (ko) 2004-01-03
CN1469488A (zh) 2004-01-21
US7592243B2 (en) 2009-09-22
CN1291500C (zh) 2006-12-20
JP4236992B2 (ja) 2009-03-11
JP2004235603A (ja) 2004-08-19
US6977417B2 (en) 2005-12-20
US20040004250A1 (en) 2004-01-08

Similar Documents

Publication Publication Date Title
TWI222177B (en) Semiconductor device and method of fabricating the same
JP3962321B2 (ja) 非対称フィン電界効果トランジスタ及びその製造方法
US8685847B2 (en) Semiconductor device having localized extremely thin silicon on insulator channel region
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
TWI343094B (en) Selective nitridation of gate oxides
US6518136B2 (en) Sacrificial polysilicon sidewall process and rapid thermal spike annealing for advance CMOS fabrication
TW200901318A (en) Method for selective removal of a layer
US7074684B2 (en) Elevated source drain disposable spacer CMOS
JP2009010111A (ja) 半導体装置および半導体装置の製造方法
JPH09135025A (ja) 半導体装置の製造方法
WO2008002847A1 (en) Methods of employing a thin oxide mask for high dose implants
JP2006059843A (ja) 半導体装置とその製造方法
KR20020033404A (ko) 슈퍼 할로우를 갖는 장치 및 전계 효과 트랜지스터 및이를 형성하는 프로세스
JP5310722B2 (ja) 半導体装置の製造方法
US7358571B2 (en) Isolation spacer for thin SOI devices
TW200416898A (en) Semiconductor component and method of manufacture
TWI338915B (en) Plasma doping method and method for fabricating semiconductor device using the same
JP2002368212A (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP3874716B2 (ja) 半導体装置の製造方法
JP2002368008A (ja) 半導体装置の製造方法と半導体装置
KR100770012B1 (ko) 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
JP4198401B2 (ja) 電界効果型トランジスタ
US20040094797A1 (en) MOS transistor having short channel and manufacturing method thereof
JP2007519217A (ja) 半導体デバイスおよびその製造方法
JP4713078B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees