KR100770012B1 - 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 단채널 효과를 억제하면서 단순한 구조를 갖는 쇼트키 장벽 관통 트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘 기판 상의 채널영역 상에 형성되어 상기 실리콘 기판과 쇼트키 접합을 형성하는 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 쇼트키 장벽 관통 트랜지스터를 제공한다.
쇼트키 장벽 관통 트랜지스터, 쇼트키 접합, 금속실리사이드
Description
도 1은 종래기술에 따른 쇼트키 장벽 관통 트랜지스터를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 지지기판
11, 111 : 매립 산화층
12, 115 : 소오스 및 드레인 영역
13 : 게이트 절연막
14, 113 : 게이트 전극
15, 114 : 스페이서
16 : 채널영역
112 : SOI(Silicon On Insulator) 기판(채널영역)
본 발명은 반도체 소자 및 그 제조 기술에 관한 것으로, 특히 금속-반도체 간에 형성되는 쇼트키 장벽(schottky barrier)을 이용한 쇼트키 장벽 관통 트랜지스터(Schottky Barrier Tunnel Transistor, 이하, SBTT라 함) 및 그 제조방법에 관한 것이다.
최근 반도체 제조 기술 및 장비의 발달에 힘입어 반도체 소자를 제조하는 기술은 100nm 이하의 단채널을 가지는 트랜지스터를 제조하기에 이르고 있어 기존에 단순한 전기적 물리법칙을 따르던 소자의 특성이 양자역학적인 현상을 수반하게 된다. 대표적인 예가 단전자 트랜지스터(Single Electron Transistor, SET) 구조이다.
현재 단전자 트랜지스터의 구조는 패턴에 의존하는 산화속도의 차이를 이용하여 PADOX(Pattern Dependant Oxidation) 실리콘에 인위적인 모양을 만듦으로 인하여 생기는 장벽을 이용하는 것이 대부분이다. 이러한 특성은 기존의 무어의 법칙(Moore's law)을 따르는 관점에서 보면 소자의 동작 특성을 악화시키는 특성으로 작용한다.
또한, 100nm 이하의 채널 길이를 가지는 트랜지스터에서는 단채널 효 과(short channel effect)에 의한 누설전류가 매우 커지며, 이에 대한 적절한 제어가 중요하다.
먼저, 단채널 효과를 억제하려면, 소오스 및 드레인의 접합 깊이가 채널 길이의 1/3~1/4 수준이 되어야 한다. 현재 반도체 제조 공정에 사용되는 이온주입 공정(implant)을 계속 사용하면서 낮은 가속 전압으로 얕은 접합(shallow junction)을 시도하고 있지만, 소오스 및 드레인의 접합 깊이를 30nm 이하로 매우 얕고 균일하게 제어하는 것은 거의 불가능하다. 이러한 문제를 해결하기 위해 급속 열처리(Rapid Thermal Processing, RTP), 레이저 열처리(laser annealing), 고체상태 확산(Solid Phase Diffusion, SPD) 등을 이용하여 불순물 이온을 확산시키는 방법이 제안되어 있으나, 이 또한 접합 깊이를 10nm 이하로 축소시키는 데에는 한계가 있다. 더욱이, 불순물 이온의 확산에 의한 소오스-드레인 확장영역(Source Drain Extension, SDE)을 포함한 소오스 및 드레인 기생저항 성분은 접합 깊이가 축소될수록 증가하여 1E19atoms/cm3의 도핑 농도와 10nm 깊이를 가정할 경우 면 저항값이 500Ω/□를 상회하게 된다. 이 값은 ITRS(International Technology Roadmap for Semiconductor)에서 제시하는 대략 300Ω/□을 초과하는 값으로 신호 지연 등의 문제를 야기한다.
또한, 단채널 효과를 억제하려면, 소오스 및 드레인의 접합 깊이를 얕은 접합으로 구현하는 것과 더불어 게이트 산화막의 유전율도 증가시켜야만 한다. 이에 따라, 현재 사용되는 실리콘산화막을 고유전율의 희토류 산화막으로 대체하려는 연 구가 진행되고 있다. 그러나, 희토류 산화막은 열적 안정성 문제상 실리콘산화막에 비해 고온 처리를 할 수 없는 것으로 알려져 있다. 따라서, 희토류 산화막을 사용하려면 현재 반도체 공정의 열처리 온도를 낮추어야 한다. 그럴 경우 이온주입 공정에 후속하는 이온 활성화 및 결정 손상 회복을 위한 열처리 공정에 제한이 따르게 된다.
이와 같이, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 축소화에 있어서 단채널 효과 관점에서 볼 때 해결해야 할 가장 중요한 문제인 소오스-드레인과 채널 간의 얕은 접합 문제, 그리고 게이트 산화막 문제를 해결해야만 한다.
이러한 문제를 해결할 수 있는 대안으로 떠오르는 것이 SBTT 기술이다. SBTT 기술은 MOSFET의 소오스 및 드레인을 금속 또는 실리사이드(silicide)로 대체한 기술로서, 면 저항값이 기존의 MOSFET에 비해 1/10~1/50 수준으로 감소되므로 소자의 동작 속도를 향상시킬 수 있으며, 채널 길이를 35nm 이하로 줄일 수 있다. 또한, 이온주입 공정을 필요로 하지 않기 때문에 후속 열처리 공정이 필요 없어 고유전율 게이트 산화막을 사용하는 소자의 공정과 양립할 수 있고, 기존에 비하여 훨씬 낮은 열처리 공정을 수반하므로 게이트 전극을 금속으로 사용하는 공정과도 양립할 수 있다.
도 1은 종래기술에 따른 SBTT의 구조를 설명하기 위하여 도시한 정단면도이다.
도 1을 참조하면, 종래기술에 따른 SBTT는 기판(10), 기판(10) 상에 형성된 매립산화막층(Buried Oxide Layer, BOX)(11), 매립산화막층(11) 상의 SOI(Silicon On Insulator) 기판 내에 형성된 소오스 및 드레인 영역(12), SOI 기판의 채널 영역(16) 상에 형성된 게이트 절연막(13), 게이트 절연막(13) 상에 형성된 게이트 전극(14) 및 게이트 전극(14)의 양측벽에 형성된 스페이서(spacer, 15)로 이루어진다.
이와 같이, 종래기술에 따른 SBTT는 SOI 기판 상에 게이트 절연막(13)과 게이트 전극(14)이 순차적으로 적층된 수직 구조로 형성되며, 기존의 MOSFET과 유사한 구조를 갖는다. 다만, 소오스 및 드레인 영역(12)은 기존의 MOSFET 제조공정과 같이 이온주입 공정으로 형성하는 것이 아니라, 주로 스퍼터링(sputtering)을 이용하여 금속 박막을 증착한 다음 열처리 공정을 실시하여 실리사이드층으로 형성한다.
그러나, 종래기술에 따른 SBTT는 게이트 전극 하부에 게이트 절연막이 개재된 구조를 가지고 있기 때문에 단채널 효과 측면을 고려하여 게이트 절연막으로 고유전율을 갖는 박막을 사용하거나, 게이트 절연막의 두께를 얇게 형성해야만 한다. 또한, 게이트 전극 물질로 폴리실리콘막을 사용하는 경우 게이트 전극과 게이트 절연막 사이의 공핍 효과(depletion effect)에 의해 유효 산화막 두께는 더욱 증가되어 50nm 이하의 선폭을 갖는 소자에서 요구되는 1.5nm 이하의 유효 산화막 두께를 만족시키는 것은 사실상 불가능하다. 또한, 고유전율을 갖는 박막에 있어서도 아직까지 2nm 이하의 유효 절연막 두께를 가지는 안정적인 박막은 개발되어 있지 못한 상황이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 단채널 효과를 억제하면서 단순한 구조를 갖는 SBTT를 제공하는데 그 목적이 있다.
둘째, 본 발명은 공정을 단순화시킬 수 있는 SBTT 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 실리콘 기판 상의 채널영역 상에 형성되어 상기 실리콘 기판과 쇼트키 접합을 형성하는 게이트 전극과, 상기 게이트 전극의 양측으로 노출되는 상기 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 쇼트키 장벽 관통 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 실리콘 기판 상의 채널영역 상에 상기 실리콘 기판과 쇼트키 접합을 이루는 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출되는 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법을 제공한다.
본 발명은 종래기술에 따른 MOSFET의 축소화에 있어서 소오스 및 드레인 영 역의 얕은 접합 형성시 발생하는 기생 저항으로 인한 포화 전류 감소 현상과, 매우 얇은 게이트 절연막 형성공정의 어려움을 해결하기 위하여, 게이트 전극, 소오스 및 드레인 영역을 모두 실리사이드를 이용한 쇼트키 접합으로 형성한다. 이러한 쇼트키 접합은 여러 제작 공정을 생략할 수 있어 공정을 단순화시킬 수 있으며, 동작원리가 양자역학적인 물리법칙을 따르기 때문에 향후 양자소자로의 응용이 매우 용이한 소자이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소를 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 SBTT를 설명하기 위하여 도시한 정단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 SBTT는 실리콘 기판(112)과, 실리콘 기판(112)의 채널영역 상에 형성되어 실리콘 기판(112)과 쇼트키 접합을 형성하는 게이트 전극(113)과, 게이트 전극(113)의 양측으로 노출되는 실리콘 기 판(112) 내에 형성되며 실리사이드로 이루어진 소오스 및 드레인 영역(115)을 포함한다.
실리콘 기판(112)은 채널영역을 구성하며, SOI 기판 또는 단가가 저렴한 벌크(bulk) 기판으로 형성한다. 예컨대, p형 소자-정공이 캐리어(carrier)로 동작하는 소자-를 제작하는 경우 실리콘 기판(112)은 3족 물질인 붕소(Boron, B)와 같은 p형 불순물 이온이 도핑되며, n형 소자-전자가 캐리어로 동작하는 소자-를 제작하는 경우 실리콘 기판(112)은 5족 물질인 인(phosphorus, P) 또는 비소(Arsenic, As)와 같은 n형 불순물 이온으로 도핑된다. 이때, 불순물 농도는 1017atoms/cm3 이하의 저농도로 도핑된다. 또한, 실리콘 기판(112)은 가급적 얇게, 예컨대 100nm 이하의 두께로 형성하는 것이 바람직하나, 게이트가 제어하는 전계가 채널을 완전히 조절할 수 있는 두께로 형성하는 것이 바람직하다. 이로써, 게이트가 제어하는 채널영역의 두께가 감소하여 반전층(inversion layer)의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 트랜지스터의 소오스 및 드레인 간의 누설전류가 감소하는 효과를 얻을 수 있다.
게이트 전극(113)은 채널영역과 직접 접촉되어 실리콘 기판(112)과 쇼트키 접합을 형성한다. 이러한 게이트 전극(113)은 금속 물질로 이루어진 금속막 또는 금속막과 실리콘의 결합물인 금속실리사이드로 형성한다. 예컨대, 금속막은 전이금속 또는 희토류금속을 사용할 수 있으며, 전이금속의 경우 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사 용하며, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
소오스 및 드레인 영역(115)은 게이트 전극(113)과 마찬가지로 전이금속 또는 희토류금속으로 이루어진 금속막 또는 금속막과 실리콘이 결합물인 금속실리사이드로 형성한다. 바람직하게는 희토류금속과 실리콘이 결합된 금속실리사이드로 형성한다.
이하, 도 2에 도시된 본 발명의 실시예에 따른 SBTT의 제조방법을 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 제조예에 따른 SBTT의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 기계적인 지지를 위한 지지기판(110), 매립 산화층(Buried Oxide Layer, BOX)(111) 및 실리콘 기판(112)으로 이루어진 SOI 기판을 제공한다.
한편, SOI 기판 대신에 단가가 저렴한 벌크 기판을 사용할 수도 있다. 한편,
이어서, 웰 형성용 이온 주입공정 및 문턱전압 조절을 위한 이온 주입공정을 실시한다. 예컨대, 웰 형성용 이온 주입공정에 있어서, p형 소자를 제작하는 경우 실리콘 기판(112)은 붕소와 같은 p형 불순물 이온으로 도핑하고, n형 소자를 제작하는 경우 실리콘 기판(112)은 5족 물질인 인 또는 비소와 같은 n형 불순물 이온으 로 도핑한다. 이때, 실리콘 기판(112)의 불순물 농도는 1017atoms/cm3 이하의 저농도로 도핑한다.
한편, 웰 형성용 이온주입공정 전 또는 후에 실리콘 기판(112)을 건식식각공정으로 식각하여 매립 산화층(111)의 일정 부위에 잔류시킨다. 여기서, 잔류되는 실리콘 기판(112)은 일부가 채널영역이 되고, 나머지는 소오스 및 드레인 영역(115, 도 3d참조)이 된다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 기판(112)의 채널영역 상에 게이트 전극(113)을 형성한다. 이때, 게이트 전극(113)은 금속 물질로 이루어진 금속막 또는 금속막과 실리콘의 결합물인 금속실리사이드로 형성한다. 예컨대, 금속막은 전이금속 또는 희토류금속을 사용할 수 있으며, 전이금속의 경우 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하며, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
바람직하게 n형 소자를 제작하는 경우에 게이트 전극(113)은 전자에 대한 쇼트키 장벽 높이가 높은 백금으로 형성하거나 백금실리사이드로 형성하고, p형 소자를 제작하는 경우에 게이트 전극(113)은 정공에 대한 쇼트키 장벽 높이가 높은 어븀실리사이드로 형성한다.
예컨대, 게이트 전극(113)을 금속막 또는 실리사이드로 형성하는 방법에 대 해 설명한다.
먼저, 금속막 중 백금 형성방법에 대해 설명한다.
실리콘 기판(112) 상에 백금을 증착한 후 그 상부에 버퍼 산화막 및 하드 마스크용 질화막을 증착한다. 그런 다음, 식각 마스크를 이용한 식각공정을 실시하여 하드 마스크용 질화막, 버퍼 산화막 및 백금을 식각한다. 이로써, 실리콘 기판(112)의 채널영역 상에 동도면과 같은 프로파일(profile)을 갖는 게이트 전극(113)이 형성된다.
또한, 실리사이드 중 백금실리사이드 형성방법에 대해 설명한다.
실리콘 기판(112) 상에 백금을 증착한 후 식각 마스크를 이용한 식각공정을 실시하여 채널영역 상에만 백금을 잔류시킨다. 그런 다음, 열처리 공정을 실시하여 백금과 실리콘 기판(112)의 실리콘과 반응시켜 실리사이드를 형성한다. 그런 다음, 실리콘과 반응하지 않은 백금을 제거한다. 이로써, 채널영역 상에 게이트 전극(113)이 형성된다.
이어서, 도 3c에 도시된 바와 같이, 게이트 전극(113)을 포함하는 실리콘 기판(113) 상부의 단차면을 따라 스페이서용 절연막을 증착한 후 에치백(etchback)과 같은 건식식각공정을 실시하여 게이트 전극(113)의 양측벽에 스페이서(114)를 형성한다. 이때, 스페이서(114)는 게이트 전극(113)과 후속 공정을 통해 형성될 소오스 및 드레인 영역(115) 간의 전기적인 단락을 방지하기 위해 형성하는 것으로서, 절연막은 모두 사용 가능하며, 예컨대 산화막, 질화막 또는 이들이 적층된 적층 구조로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 스페이서(114)로 노출되는 실리콘 기판(112) 내에 소오스 및 드레인 영역(115)을 형성한다. 이때, 소오스 및 드레인 영역(115)은 전이금속 또는 희토류금속과 실리콘을 결합시켜 형성한다. 예컨대, 소오스 및 드레인 영역(115)은 스페이서(114)를 포함하는 실리콘 기판(112) 상부의 단차면을 따라 금속막을 증착한 후 이를 열처리하여 상기 금속막과 소오스 및 드레인 영역(115)이 형성될 예정 영역의 실리콘을 반응시켜 자기정렬적인 실리사이드를 형성한다.
더욱 구체적으로 소오스 및 드레인 영역(115) 형성방법을 설명하면 다음과 같다.
먼저, 전이금속 또는 희토류금속을 증착한 후 RTA(Rapid Thermal Annealing)과 같은 열처리를 수행한다. 이때, 금속막의 증착 두께와 반응 온도 및 시간 등을 조절하여 소오스 및 드레인 영역(115)의 저부(바닥)가 매립 산화층(111)에 닿을 때까지 실리사이드 반응을 충분하게 진행하는 것이 바람직하다. 이후, 미반응된 금속막은 후속적으로 세정하여 제거한다. 예를 들어, 챔버 내에서 아르곤(Ar) 스퍼터링을 실시하거나, 불산(HF) 수용액을 잠깐 담가 세정한다.
한편, n형 소자를 제작하는 경우, 소오스 및 드레인 영역(115)은 전자에 대한 쇼트키 장벽 높이가 낮은 희토류금속 물질인 어븀실리사이드를 사용하는 것이 바람직하다. 또한, p형 소자를 제작하는 경우, 소오스 및 드레인 영역(115)은 정공에 대한 쇼트키 장벽 높이가 낮은 백금 및 백금실리사이드를 사용하는 것이 바람직하다.
예컨대, 소오스 및 드레인 영역(115)을 어븀실리사이드로 형성하는 경우에는 어븀을 증착한 후 섭씨 500~600℃의 온도에서 열처리 공정을 실시하여 실리콘과 어븀을 반응시켜 어븀실리사이드를 형성한다. 또한, 소오스 및 드레인 영역(115)을 백금실리사이드로 형성하는 경우에는 백금을 증착한 후 섭씨 400~600℃의 온도에서 열처리 공정을 실시하여 실리콘과 백금을 상호 반응시켜 백금실리사이드를 형성한다.
이상의 방법대로 공정을 진행하면, 본 발명에서는 게이트 전극, 소오스 및 드레인 영역을 모두 실리사이드를 이용한 쇼트키 접합으로 형성하는 것이 가능하다. 이를 통해 종래기술 기술에 따른 MOSFET의 축소화에 있어서 소오스 및 드레인 영역의 얕은 접합 형성시 발생하는 기생 저항으로 인한 포화 전류 감소 현상과, 매우 얇은 게이트 절연막 형성공정의 어려움을 해결할 수 있다. 더욱이, 기존의 MOSFET 제조장비로 구현이 가능하며, 종래기술에 비해 게이트 절연막 형성공정과 같은 여러 제작공정을 생략할 수 있어 공정을 단순화시킬 수 있으며, 동작원리가 양자역학적인 물리법칙을 따르기 때문에 향후 양자소자로의 응용이 매우 용이한 소자이다.
상기에서 설명한 바와 같이 본 발명의 기술적 사상은 바람직한 실시예를 통해 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 게이트 전극, 소오스 및 드레인 영역을 모두 실리사이드를 이용한 쇼트키 접합으로 형성함으로써 종래기술에 따른 MOSFET의 축소화에 있어서 소오스 및 드레인 영역의 얕은 접합 형성시 발생하는 기생 저항으로 인한 포화 전류 감소 현상과, 매우 얇은 게이트 절연막 형성공정의 어려움을 해결할 수 있다.
둘째, 본 발명에 의하면, 기존의 MOSFET 제조장비를 그대로 사용하여 구현이 가능함으로써 별도의 제조장비가 필요치 않아 제조단가를 낮출 수 있는 효과를 기대할 수 있다.
셋째, 본 발명에 의하면, 게이트 절연막을 형성하지 않음로써 종래기술에 비해 게이트 절연막 형성공정과 같은 여러 제작공정을 생략할 수 있어 공정을 단순화시킬 수 있다.
Claims (18)
- 실리콘 기판의 채널영역 상에 형성되어 상기 실리콘 기판과 쇼트키 접합을 형성하는 게이트 전극; 및상기 게이트 전극의 양측으로 노출되는 상기 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 쇼트키 장벽 관통 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극은 전이금속 또는 희토류금속으로 이루어진 금속막으로 형성되거나, 상기 금속막과 상기 실리콘 기판이 결합된 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터.
- 제 1 항에 있어서,상기 소오스 및 드레인 영역은 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터.
- 제 1 항에 있어서,상기 소오스 및 드레인 영역은 전이금속 또는 희토류금속으로 이루어진 금속막과 상기 실리콘 기판이 결합된 금속실리사이드로 형성된 쇼트키 장벽 관통 트랜지스터.
- 제 1 항에 있어서,상기 실리콘 기판은 SOI(Silicon On Insulator) 기판 또는 벌크 기판으로 형성된 쇼트키 장벽 관통 트랜지스터.
- 제 5 항에 있어서,상기 SOI 기판은,기계적인 지지를 위한 지지기판;상기 지지기판 상에 형성된 매립 산화층; 및상기 매립 산화층 상에 형성된 실리콘층을 포함하는 쇼트키 장벽 관통 트랜지스터.
- 제 6 항에 있어서,상기 소오스 및 드레인 영역은 저부가 상기 매립 산화층의 상부에 닿도록 형성된 쇼트키 장벽 관통 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극의 양측벽에 형성된 스페이서를 더 포함하는 쇼트키 장벽 관통 트랜지스터.
- 제 8 항에 있어서,상기 소오스 및 드레인 영역은 상기 스페이서에 의해 정렬되어 상기 기판 내에 형성된 쇼트키 장벽 관통 트랜지스터.
- 실리콘 기판의 채널영역 상에 상기 실리콘 기판과 쇼트키 접합을 이루는 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서의 양측으로 노출되는 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 게이트 전극을 형성하는 단계는,상기 실리콘 기판 상에 금속막을 증착하는 단계; 및상기 채널영역 상에만 잔류되도록 상기 금속막을 식각하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 11 항에 있어서,상기 금속막을 식각하는 단계 후, 열처리 공정을 실시하여 잔류되는 금속막과 상기 실리콘 기판을 반응시켜 금속실리사이드를 형성하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 금속실리사이드를 형성하는 단계 후, 상기 잔류된 금속막 중 상기 실리콘 기판과 반응하지 않는 금속막을 제거하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 11 항에 있어서,상기 소오스 및 드레인 영역을 형성하는 단계는,상기 스페이서를 포함하는 상기 기판 상에 금속막을 증착하는 단계; 및열처리 공정을 실시하여 상기 금속막과 상기 실리콘 기판을 반응시켜 금속실리사이드를 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 14 항에 있어서,상기 금속실리사이드를 형성하는 단계 후, 상기 금속막 중 상기 실리콘 기판과 반응하지 않는 금속막을 제거하는 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 실리콘 기판은 SOI(Silicon On Insulator) 기판 또는 벌크 기판으로 이루어진 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 16 항에 있어서,상기 SOI 기판은,기계적인 지지를 위한 지지기판;상기 지지기판 상에 형성된 매립 산화층; 및상기 매립 산화층 상에 형성된 실리콘층을 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제 17 항에 있어서,상기 소오스 및 드레인 영역을 형성하는 단계는 저부가 상기 매립 산화층의 상부에 닿도록 형성하는 쇼트키 장벽 관통 트랜지스터 제조방법.
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