KR100921020B1 - 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 금속-반도체 접합을 통하여 형성되는 쇼트키장벽(schottky barrier)을 이용한 쇼트키 장벽 관통 트랜지스터(Schottky Barrier Tunnel Transistor) 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 쇼트키 장벽 관통 트랜지스터는 실리콘기판의 채널영역 상부에 금속산화물로 형성된 게이트절연막; 상기 게이트절연막 상부에 금속물질로 형성된 게이트전극 및 상기 게이트전극 양측에 자기정렬되고(self-aligned), 상기 실리콘기판에 금속실리사이드로 형성된 소스 및 드레인 전극을 포함하고 있으며, 이를 통하여 쇼트키 장벽 관통 트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.
금속게이트, 쇼트키장벽, 쇼트키 장벽 관통 트랜지스터
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 금속-반도체 접합을 통하여 형성되는 쇼트키장벽(schottky barrier)을 이용한 쇼트키 장벽 관통 트랜지스터(Schottky Barrier Tunnel Transistor) 및 그 제조방법에 관한 것이다.
최근 반도체 제조 기술 및 장비의 발달에 힘입어 반도체 소자를 제조하는 기술은 100nm 이하의 채널길이를 가지는 트랜지스터를 제조하기에 이르고 있다. 그러나, 소자의 크기가 미세화됨에 따라 종래의 단순한 전기적 물리법칙을 따르던 소자의 특성이 양자역학적인 현상을 수반하게 되었다. 대표적인 예가 단전자 트랜지스터(Single Electron Transistor, SET) 구조이다.
현재 단전자 트랜지스터의 구조는 패턴에 의존하는 산화속도의 차이를 이용하여 PADOX(Pattern Dependant Oxidation) 실리콘에 인위적인 모양을 형성함으로 써, 생기는 장벽을 이용하는 것이 대부분이다. 이러한 특성은 기존의 무어의 법칙(Moore's law)을 따르는 관점에서 보면 소자의 동작 특성을 악화시키는 특성으로 작용한다.
또한, 100nm 이하의 채널 길이를 가지는 트랜지스터에서는 단채널 효과(short channel effect)에 의한 누설전류(leakage current)가 매우 커지며, 이에 대한 적절한 제어가 중요하다.
먼저, 단채널 효과를 억제하려면, 소스 및 드레인의 접합 깊이가 채널 길이의 1/3~1/4 수준이 되어야 한다. 현재 반도체 제조 공정에 사용되는 이온주입 공정(ion implantion)을 계속 사용하면서 낮은 가속 전압으로 얕은 접합(shallow junction)을 시도하고 있지만, 소스 및 드레인의 접합 깊이를 30nm 이하로 매우 얕고 균일하게 제어하는 것은 거의 불가능하다. 이러한 문제를 해결하기 위해 급속열처리(Rapid Thermal Processing, RTP), 레이저열처리(laser annealing), 고체상태 확산(Solid Phase Diffusion, SPD)와 같은 방법을 이용하여 불순물 이온을 확산시키는 방법이 제안되어 있으나, 이 또한 접합 깊이를 10nm 이하로 축소시키는 데에는 한계가 있다. 더욱이, 불순물 이온의 확산에 의한 소스-드레인 확장영역(Source Drain Extension, SDE)을 포함한 소스 및 드레인 기생저항 성분은 접합 깊이가 축소될수록 증가하여 1E19atoms/cm3의 도핑 농도와 10nm 깊이를 가정할 경우 면 저항값이 500Ω/□를 상회하게 된다. 이 값은 ITRS(International Technology Roadmap for Semiconductor)에서 제시하는 대략 300Ω/□을 초과하는 값으로 신호 지연 등 의 문제를 야기한다.
또한, 단채널 효과를 억제하려면, 소스 및 드레인의 접합 깊이를 얕은 접합으로 구현하는 것과 더불어 게이트 산화막의 유전율도 증가시켜야만 한다. 이에 따라, 현재 사용되는 실리콘산화막(SiO2)을 고유전율의 희토류산화막으로 대체하려는 연구가 진행되고 있다. 그러나, 희토류산화막은 열적 안정성 문제상 실리콘산화막(SiO2)에 비해 고온 처리를 할 수 없는 것으로 알려져 있다. 따라서, 희토류산화막을 사용하려면 현재 반도체 공정의 열처리 온도를 낮추어야 한다. 그럴 경우 이온주입 공정에 후속하는 이온 활성화 및 결정 손상 회복을 위한 열처리 공정에 제한이 따르게 된다.
이와 같이, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 축소화에 있어서, 단채널효과 관점에서 해결해야 할 가장 중요한 문제인 소스-드레인과 채널 간의 얕은 접합 문제, 그리고 게이트산화막 문제를 해결해야만 한다.
이러한 문제를 해결할 수 있는 대안으로 떠오르는 것이 쇼트키 장벽 관통 트랜지스터이다. 쇼트키 장벽 관통 트랜지스터는 MOSFET의 소스 및 드레인 영역을 금속 또는 금속실리사이드로 대체한 반도체 소자로서, 면 저항값이 종래의 MOSFET에 비해 1/10~1/50 수준으로 감소되므로 소자의 동작 속도를 향상시킬 수 있으며, 채널 길이를 35nm 이하로 형성할 수 있다.
도 1은 종래기술에 따른 쇼트키 장벽 관통 트랜지스터의 구조를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 쇼트키 장벽 관통 트랜지스터는 지지기판(100), 지지기판(100) 상부에 형성된 매립산화층(Buried Oxide Layer, 110), 매립산화층(110) 상부의 실리콘기판에 형성된 소스 및 드레인 전극(120), 실리콘기판의 채널영역(160) 상부에 형성된 게이트절연막(130), 게이트절연막(130) 상부에 형성된 게이트전극(140) 및 게이트전극(140)의 양측벽에 형성된 스페이서(spacer, 150)로 이루어진다. 이때, 소스 및 드레인 전극(120)은 종래의 MOSFET 제조공정과 같이 이온주입 공정으로 형성하거나, 스퍼터링(sputtering)을 이용하여 금속 박막을 증착한 다음 열처리 공정을 실시하여 금속실리사이드로 형성하기도 한다.
그러나, 종래기술에 따른 쇼트키 장벽 관통 트랜지스터는 게이트전극(140) 및 스페이서(150)를 먼저 형성한 후 반응성이 매우 강한 희토류금속을 이용하여 소스 및 드레인 전극(120)을 금속실리사이드로 형성한다. 따라서, 소스 및 드레인 전극(120) 형성하기 위한 열처리 과정에서 게이트전극(140) 양측벽에 형성된 스페이서(150)가 희토류금속의 의하여 오염 또는 손상되고, 이로 인하여 누설전류가 발생하는 문제점이 있다.
또한, 도 1의 "A"와 같이, 게이트전극(140) 하부의 채널영역(160)과 소스 및 드레인 전극(120) 사이에 스페이서(150)의 두께만큼의 공간 즉, 스페이서(150)와 오버랩(overlap)되는 채널영역(160)이 게이트전극(140)에 의한 전기장의 영향을 약하게 받아 저항이 증가하는 언더랩(underlap) 현상이 발생한다. 이러한 언더랩 현상은 쇼트키 장벽 관통 트랜지스터에서 포화전류를 감소시키는 문제점이 있다.
또한, 종래기술에 따른 쇼트키 장벽 관통 트랜지스터는 게이트전극(140)을 폴리실리콘 또는 금속실리사이드를 사용하기 형성하기 때문에 게이트전극(140)과 게이트산화막(130) 사이의 공핍효과(depletion effect)가 발생한다. 이로 인하여, 게이트전극(140)의 저항이 증가하여 반도체 소자의 동작접압이 증가하는 문제점이 있다. 또한, 동작전압이 증가함으로 인하여 동작속도를 향상시키기 어렵다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 소스 및 드레인 전극을 금속실리사이드로 형성하는 과정에서 발생하는 스페이서의 오염 또는 손상에 따른 누설전류의 발생을 방지할 수 있는 쇼트키 장벽 관통 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 언더랩 현상을 방지할 수 있는 쇼트키 장벽 관통 트랜지스터 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 게이트전극과 게이트절연막 사이의 공핍효과를 방지할 수 있는 쇼트키 장벽 관통 트랜지스터 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 쇼트키 장벽 관통 트 랜지스터는 실리콘기판의 채널영역 상부에 금속산화물로 형성된 게이트절연막; 상기 게이트절연막 상부에 금속물질로 형성된 게이트전극 및 상기 게이트전극 양측에 자기정렬되고(self-aligned), 상기 실리콘기판에 금속실리사이드로 형성된 소스 및 드레인 전극을 포함한다. 이때, 상기 채널영역의 상부면적과 상기 게이트전극의 하부면적이 동일할 수 있다.
상기 게이트전극은 탄탈륨(Ta)을 포함할 수 있고, 상기 게이트절연막은 하프늄산화물을 포함할 수 있으며, 상기 실리콘기판은 SOI(Silicon On Insulator) 기판 또는 벌크(bulk)실리콘기판을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 쇼트키 장벽 관통 트랜지스터는 실리콘기판 상에 게이트절연막을 금속산화물을 이용하여 형성하는 단계; 상기 게이트절연막 상에 게이트전극을 금속물질을 이용하여 형성하는 단계; 상기 게이트전극 및 게이트절연막을 선택적으로 식각하여 게이트패턴을 형성하는 단계 및 상기 게이트패턴 양측에 자기정렬되도록 상기 실리콘기판에 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계을 포함한다. 이때, 상기 게이트절연막은 하프늄산화물로 형성할 수 있으며, 상기 게이트전극은 탄탈륨으로 형성할 수 있다.
상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계는, 상기 게이트패턴을 형성하기 위한 식각시 상기 실리콘기판을 과도식각하는 단계; 상기 실리콘기판 전면에 금속막을 형성하는 단계; 상기 실리콘기판과 금속막을 반응시켜 금속실리사이드를 형성하기 위한 열처리 단계 및 상기 열처리 단계에서 반응하지 않 은 미반응 금속막을 제거하는 단계를 포함할 수 있다. 이때, 상기 열처리 단계는 상기 실리콘기판의 후면에서 열을 가하여 실시힐 수 있으며, 상기 열처리 단계는 할로겐램프를 이용한 급속열처리방법을 사용하여 실시할 수 있다.
또한, 상기 과도식각시 발생한 상기 실리콘기판의 손상을 큐어링(curing)하기 위한 열처리 단계를 더 포함할 수 있으며, 상기 열처리 단계는 질소(N2)분위기에서 400℃ 온도로 1시간동안 실시할 수 있다.
상기 미반응 금속막을 제거하는 단계는 왕수(aqua regia) 또는 SPM(sulfuric peroxide mixture)용액을 사용하여 실시할 수 있다.
본 발명은 게이트전극 금속물질로 형성함으로써, 게이트전극과 게이트절연막 사이에서 공핍현상이 발생하는 것을 방지할 수 있으며, 이를 통하여 반도체 소자의 구동전압을 낮출 수 있으며, 동작속도를 향상시키는 효과가 있다.
또한, 본 발명은 게이트전극 양측에 자기정렬되도록 소스 및 드레인 전극을 형성함으로써, 언더랩 현상을 방지할 수 있으며, 이를 통하여 반도체 소자의 포화전류를 증가시키는 효과가 있다.
또한, 본 발명은 기판 후면에 열을 가하는 열처리 방법을 사용하여 소스 및 드레인 전극을 금속실리사이드로 형성함으로써, 소스 및 드레인 전극을 금속실리사이드로 형성하기 위한 열처리 온도를 낮출 수 있으며, 이를 통하여 금속실리사이드 형성공정의 안정성을 증가시키는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 또한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것으며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 쇼트키 장벽 관통 트랜지스터는 실리콘기판-채널영역(260), 소스 및 드레인 전극(220)이 형성된 영역-의 채널영역(260) 상부에 금속산화물로 형성된 게이트절연막(230), 게이트절연막(230) 상부에 금속물질로 형성된 게이트전극(240) 및 게이트전극(240) 양측에 자기정렬되고(self-aligned), 실리콘기판에 금속실리사이드로 형성된 소스 및 드레인 전극(220)을 포함한다. 또한, 게이트전극(240)의 양측벽에 형성된 스페이서(250)를 더 포함할 수 있다. 이때, 스페이서(250)는 게이트전극(240)과 소스 및 드레인 전극(220) 사이의 전기적인 분리를 위한 것으로 절연물질 예컨대, 실리콘산화막 또는 실리콘질화막으 로 형성할 수 있다.
여기서, 본 발명의 쇼트키 장벽 관통 트랜지스터는 소스 및 드레인 전극(220)을 게이트전극(240) 양측에 자기정렬되도록 형성함으로써, 채널영역(260)의 상부면적과 게이트전극(240)의 하부면적이 동일하게 형성할 수 있다. 즉, 스페이서(250)와 오버랩되는 채널영역(260)이 형성되는 것을 방지함으로써, 언더랩 현상을 방지할 수 있으며, 이를 통하여 트랜지스터의 포화전류를 증가시킬 수 있다.
게이트절연막(230)은 금속산화물 예컨대, 하프늄산화물(HfO2)로 형성할 수 있다. 이때, 게이트절연막(230)은 하프늄산화물 대신에 ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이와 같이, 고유전율을 갖는 금속산화물을 게이트절연막(230)을 적용할 경우, 종래의 실리콘산화막에 비하여 게이트절연막(230)의 보다 얇은 두께로 형성할 수 있다.
게이트전극(240)은 금속물질 예컨대, 탄탈륨(Ta)으로 형성할 수 있다. 이때, 탄탈륨은 반도체 소자의 제조공정에서 많이 사용되는 식각용액 예컨대, 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM(Sulfuric Peroxide Mixture)용액과 같은 산성용액에 잘 반응하지 않기 때문에 반도체 소자의 게이트전극(240)을 안정적으로 형성할 수 있다.
또한, 게이트전극(240)은 탄탈륨 대신에 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 및 티타늄(Ti)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
실리콘기판은 벌크실리콘기판 또는 SOI 기판을 사용할 수 있다. 이때, SOI 기판은 기계적인 지지를 위한 지지기판(200), 지지기판(200) 상부에 형성된 매립산화층(210), 매립산화층(210) 상부에 형성된 실리콘기판을 포함할 수 있다.
여기서, 실리콘기판은 가급적 얇은 두께 예컨대, 100nm 이하의 두께로 형성하는 것이 바람직하나, 게이트전극(240)이 제어하는 전계가 채널영역(260)을 완전히 조절할 수 있는 두께로 형성하는 것이 바람직하다. 이로써, 게이트전극(240)이 제어하는 채널영역(260)의 두께가 감소하여 반전층(inversion layer)의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 트랜지스터의 소스 및 드레인 전극(220) 간의 누설전류를 감소시키는 효과를 얻을 수 있다.
금속실리사이드로 형성된 소스 및 드레인 전극(220)은 실리콘으로 구성된 채널영역(260)과 쇼트키접합을 형성한다. 이때, 소스 및 드레인 전극(220)은 전이금속 또는 희토류금속을 사용하여 형성할 수 있으며, 전자를 다수캐리어로 하는 N형 트랜지스터의 경우, 전자에 대한 쇼트키장벽이 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있으며, 정공을 다수캐리어로 사용하는 P형 트랜지스터의 경우, 정공에 대한 쇼트키장벽이 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다.
이와 같이, 본 발명은 게이트전극(240)을 금속물질로 형성함으로써, 게이트전극(240)과 게이트절연막(230) 사이에서 공핍현상이 발생하는 것을 원천적으로 방 지할 수 있으며, 이를 통하여 반도체 소자의 구동전압을 낮출 수 있으며, 동작속도를 향상시킬 수 있다.
또한, 본 발명은 게이트전극(240) 양측에 자기정렬되도록 소스 및 드레인 전극(220)을 형성함으로써, 언더랩 현상을 방지할 수 있으며, 이를 통하여 반도체 소자의 포화전류를 증가시킬 수 있다.
이하, 본 발명에 따른 쇼트키 장벽 관통 트랜지스터의 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 이하의 공정설명에서 반도체 소자의 제조방법이나 이에 관련된 성막방법에 관련된 기술 내용중 알려진 기술에 대해서는 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기계적인 지지를 위한 지지기판(200), 매립산화층(210) 및 실리콘기판(270)이 적층된 SOI(Silicon-On-Insulator) 기판을 제공한다. 여기서, 실리콘기판(270)은 가급적 얇게 예컨대, 100nm 이하의 두께로 형성하는 것이 바람직하나, 후속 공정을 통하여 형성될 게이트전극이 제어하는 전계가 채널영역을 완전히 조절할 수 있는 두께로 형성하는 것이 바람직하다. 이로써, 게이트전극이 제어하는 채널영역의 두께가 감소하여 반전층의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 트랜지스터의 소스 및 드레인 전극 간의 누설전류를 감소시키는 효과가 있다.
한편, SOI 기판 대신에 단가가 저렴한 벌크형실리콘기판을 사용할 수도 있다.
다음으로, 실리콘기판(270) 상부에 금속산화물을 이용하여 게이트절연막(230)을 형성한다. 이때, 게이트절연막(230)은 고유전률을 갖는 금속산화물 예컨대, 하프늄산화물(HfO2)로 형성할 수 있으며, 게이트절연막(230)을 고유전율을 갖는 하프늄산화물로 형성함으로써, 게이트절연막(230)을 종래의 실리콘산화물에 비하여 보다 얇은 두께로 형성할 수 있다.
또한, 게이트절연막(230)은 하프늄산화물 대신에 ZrO2, Ta2O5, Y2O3, HfSiON 및 HfAlON으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수도 있다.
다음으로, 게이트절연막(230) 상에 금속물질을 이용하여 게이트전극(240)을 형성한다. 이때, 게이트전극(240)은 탄탈륨(Ta)으로 형성할 수 있으며, 탄탈륨(Ta) 이외에도 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 및 티타늄(Ti)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수도 있다.
여기서, 게이트전극(240)을 탄탈륨(Ta)으로 형성할 경우, 탄탈륨은 반도체 소자의 제조공정에서 많이 사용되는 식각용액 예컨대, 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM(Sulfuric Peroxide Mixture)용액과 같은 산성용액과 잘 반응하지 않기 때문에 반도체 소자의 게이트전극(240)을 안정적으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 게이트전극(240) 상부에 하드마스크패턴(280)을 형성한 후, 하드마스크패턴(280)을 식각장벽(etch barrier)으로 게이트전극(240) 및 게이트절연막(230)을 식각한다. 이를 통하여 실리콘기판의 채널영역 상부에 게이트절연막(230) 및 게이트전극(240)이 적층된 게이트패턴(300)을 형성할 수 있다. 이때, 게이트패턴을 형성하기 위한 식각방법은 건식식각법 예컨대, 반응성 이온 에칭법(Reactive Ion Etah, RIE)을 사용하여 실시할 수 있다.
여기서, 하드마스크패턴(280)은 산화막계열, 질화막계열, 질화산화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 산화막계열로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)을 사용할 수 있고, 질화막계열로는 실리콘질화막(Si3N4)를 사용할 수 있으며, 탄소함유막으로는 비정질탄소막(Amorphous Carbon Layer, ACL) 또는 카본리치폴리머막(Carbon Rich Polymer)을 사용할 수 있다.
다음으로, 게이트패턴(300)을 형성하기 위한 식각공정과 인시튜(in situ)로 즉, 하드마스크패턴(280)을 식각장벽으로 게이트패턴(300)을 형성함과 동시에 소스 및 드레인 전극이 형성될 영역의 실리콘기판(270)을 과도식각한다. 이는 후속공정을 통하여 형성될 소스 및 드레인 전극을 게이트패턴(300)의 양측에 자기정렬되도록 형성하기 위함이며, 이를 통하여 채널영역(260)의 상부면적과 게이트패턴(300) 의 하부면적을 동일하게 형성할 수 있다.
다음으로, 과도식각과정에서 발생된 실리콘기판(270)의 손상을 큐어링(curing)하기 위한 열처리를 실시한다. 이때, 열처리는 질소(N2)분위기에서 400℃ 온도로 1시간동안 실시할 수 있다.
도 3c에 도시된 바와 같이, 과도식각된 실리콘기판(270)을 포함하는 결과물 전면에 금속막(290)을 형성한다. 이때, 금속막(290)은 소스 및 드레인 전극을 금속실리사이드로 형성하기 위한 것으로, 전이금속 또는 희토류금속으로 형성할 수 있다.
여기서, 금속막(290)을 어떤 종류의 금속원소로 형성하느냐에 따라서, 채널영역(260)과 소스 및 드레인 전극이 접하는 계면에서 형성되는 쇼트키장벽의 레밸을 조절할 수 있다. 예컨대, 전자를 다수캐리어로 하는 N형 트랜지스터의 경우, 전자에 대한 쇼트키장벽의 레밸이 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있으며, 전공을 다수캐리어로 사용하는 P형 트랜지스터의 경우, 정공에 대한 쇼트키장벽의 레밸이 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다.
도 3d에 도시된 바와 같이, 실리콘기판(270)과 금속막(290)을 반응시켜 금속실리사이드를 형성하기 위한 열처리를 실시한다. 이때, 열처리는 실리콘기판(290) 의 후면에서 열을 가하여 실시할 수 있으며, 할로겐램프를 이용한 급속열처리방법(Rapid Thermal Annealing, RTA)을 사용하여 실시할 수 있다.
구체적으로, 할로겐램프에서 발생하는 전자기파 즉, 열에너지가 직접적으로 금속막(290)을 가열하지 않고 실리콘기판(270)의 후면 즉, 지지기판(200) 및 매립산화층(210)을 통하여 후면에서부터 열에너지를 전달받아 금속막(290)에 간접적으로 열에너지를 전달하여 금속실리사이드를 형성한다. 이를 통하여 직접적으로 금속막(290)에 열에너지를 전달하여 금속실리사이드를 형성하는 경우에 비하여 보다 낮은 온도에서 금속실리사이드를 형성할 수 있다. 이를 통하여 반응성이 강한 희토류금속의 확산을 억제하여 게이트절연막(230) 또는 게이트전극(240)과 같은 트랜지스터의 구성요소들이 열처리 과정에서 오염 또는 손상되는 것을 방지할 수 있다.
또한, 열처리 과정에서 금속막(290)의 증착 두께, 반응온도 및 반응시간을 조절하여 소스 및 드레인 전극의 저부(바닥)가 매립산화층(210)의 상부면에 접하도록 실리사이드 반응을 충분히 진행시키는 것이 바람직하며, 형성된 금속실리사이드 소스 및 드레인 전극의 두께는 실리콘기판(270)의 두께와 동일하거나 실리콘기판(270)의 두께와 게이트절연막(230)의 두께의 합보다 작도록 형성하는 것이 바람직하다.
다음으로, 실리콘기판(270)과 반응하지 않은 미반응 금속막을 제거한다. 이때, 미반응 금속막은 염산(HCl)과 질산(HNO3)이 혼합된 왕수(aqua regia) 또는 황산(H2SO4)과 과산화수소(H2O2)가 혼합된 SPM 용액을 사용하여 제거할 수 있다.
상술한 공정과정을 통하여 채널영역(260)과 쇼트키접합을 형성하는 소스 및 드레인 전극(220)을 형성할 수 있다.
도 3e에 도시된 바와 같이, 소스 및 드레인 전극(220)과 게이트전극(240) 사이를 전기적으로 분리하기 위하여 게이트전극(240) 양측벽에 스페이서(250)를 형성한다. 이때, 스페이서(250)는 게이트전극(240)을 포함하는 실리콘기판 상부의 단차면을 따라 스페이서용 절연막을 증착한 후 에치백(etchback)과 같은 건식식각 공정을 실시하여 게이트전극(240) 양측벽에 형성할 수 있다. 이때, 스페이서(250)는 절연물질은 모두 사용이 가능하며 예컨대, 산화막계열, 질화막계열, 질화산화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
상술한 공정과정을 통하여 본 발명에서 제안하는 신뢰성 있는 쇼트키 장벽 관통 트랜지스터를 제조할 수 있다.
이와 같이, 본 발명은 본 발명은 게이트전극(240) 금속물질로 형성함으로써, 게이트전극(240)과 게이트절연막(230) 사이에서 공핍현상이 발생하는 것을 방지할 수 있으며, 이를 통하여 반도체 소자의 구동전압을 낮출 수 있으며, 동작속도를 향상시킬 수 있다.
또한, 본 발명은 게이트패턴(300)을 형성하기 위한 식각공정시 소스 및 드레인 전극(220)이 형성될 영역의 실리콘기판(270)을 과도식각하여 게이트전극(240) 양측에 자기정렬되도록 소스 및 드레인 전극(240)을 형성함으로써, 언더랩 현상을 방지할 수 있으며, 이를 통하여 반도체 소자의 포화전류를 증가시키는 효과가 있 다.
또한, 본 발명은 실리콘기판(270) 후면에 간접적으로 열을 가하는 열처리 방법을 사용하여 소스 및 드레인 전극(220)을 금속실리사이드로 형성함으로써, 금속실리사이드를 형성하기 위한 열처리 온도를 낮출 수 있다. 이를 통하여 금속실리사이드 형성공정에 대한 안정성을 확보할 수 있다.
또한, 본 발명은 소스 및 드레인 전극(220)을 형성한 후, 게이트전극(240) 양 측벽에 스페이서(250)를 형성함으로써, 소스 및 드레인 전극(220)을 형성하는 과정에서 스페이서의 오염 또는 손상에 의한 누설전류의 발생을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 쇼트키 장벽 관통 트랜지스터를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 쇼트키 장벽 관통 트랜지스터의 제조방법을 도시한 공정단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
200 : 지지기판 210 : 매립산화층
220 : 소스 및 드레인 전극 230 : 게이트절연막
240 : 게이트전극 250 : 스페이서
260 : 채널영역 270 : 실리콘기판
280 : 하드마스크패턴 290 : 금속막
300 : 게이트패턴
Claims (14)
- 실리콘기판의 채널영역 상부에 금속산화물로 형성된 게이트절연막;상기 게이트절연막 상부에 금속물질로 형성된 게이트전극;상기 게이트전극 양측에 자기정렬되고(self-aligned), 상기 실리콘기판에 금속실리사이드로 형성된 소스 및 드레인 전극; 및상기 자기정렬된 상기 게이트전극 양측벽에 형성되고, 상기 소스 및 드레인 전극과 상기 게이트전극 사이를 전기적으로 분리하는 스페이서를 포함하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서,상기 채널영역의 상부면적과 상기 게이트전극의 하부면적이 동일한 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터.
- 제1항에 있어서,상기 게이트전극은 탄탈륨을 포함하는 쇼트키 장벽 관통 트랜지스터
- 제1항에 있어서,상기 게이트절연막은 하프늄산화물을 포함하는 쇼트키 장벽 관통 트랜지스 터.
- 제1항에 있어서,상기 실리콘기판은 SOI(Silicon On Insulator) 기판 또는 벌크(bulk) 기판을 포함하는 쇼트키 장벽 관통 트랜지스터.
- 실리콘기판 상에 게이트절연막을 금속산화물을 이용하여 형성하는 단계;상기 게이트절연막 상에 게이트전극을 금속물질을 이용하여 형성하는 단계;상기 게이트전극 및 게이트절연막을 선택적으로 식각하여 게이트패턴을 형성하는 단계;상기 게이트패턴 양측에 자기정렬되도록 상기 실리콘기판에 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계; 및상기 소스 및 드레인 전극과 상기 게이트전극 사이를 전기적으로 분리하기 위해 상기 자기정렬된 상기 게이트전극 양측벽에 스페이서를 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제6항에 있어서,상기 게이트절연막은 하프늄산화물로 형성하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제6항에 있어서,상기 게이트전극은 탄탈륨으로 형성하는 쇼트키 장벽 관통 트랜지스터 제조방법
- 제6항에 있어서,상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 단계는,상기 게이트패턴을 형성하기 위한 식각시 상기 실리콘기판을 과도식각하는 단계;상기 실리콘기판 전면에 금속막을 형성하는 단계;상기 실리콘기판과 금속막을 반응시켜 금속실리사이드를 형성하기 위한 열처리 단계; 및상기 열처리 단계에서 반응하지 않은 미반응 금속막을 제거하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제9항에 있어서,상기 열처리 단계는 상기 실리콘기판의 후면에서 열을 가하여 실시하는 쇼트 키 장벽 관통 트랜지스터 제조방법.
- 제9항 또는 제10항에 있어서,상기 열처리 단계는 할로겐램프를 이용한 급속열처리방법을 사용하여 실시하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제9항에 있어서,상기 과도식각시 발생한 실리콘기판의 손상을 큐어링(curing)하기 위한 열처리 단계를 더 포함하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제12항에 있어서,상기 열처리 단계는 질소(N2)분위기에서 400℃ 온도로 1시간동안 실시하는 쇼트키 장벽 관통 트랜지스터 제조방법.
- 제9항에 있어서,상기 미반응 금속막을 제거하는 단계는 왕수(aqua regia) 또는 SPM(sulfuric peroxide mixture)용액을 사용하여 실시하는 쇼트키 장벽 관통 트랜지스터 제조방법.
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| KR20050033179A (ko) * | 2003-10-06 | 2005-04-12 | 한국전자통신연구원 | 쇼트키 장벽 모스 전계 효과 트랜지스터 및 그 제조방법 |
| KR20050065899A (ko) * | 2003-12-26 | 2005-06-30 | 한국전자통신연구원 | 쇼트키 장벽 관통 트랜지스터 및 그 제조방법 |
| KR20050075448A (ko) * | 2002-11-27 | 2005-07-20 | 인텔 코오퍼레이션 | 혁신적인 전계 효과 트랜지스터와 제조방법 |
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2007
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