KR20050075448A - 혁신적인 전계 효과 트랜지스터와 제조방법 - Google Patents

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Abstract

본 발명은 절연 기판 위에 형성된 좁은 밴드갭 반도체 막으로 형성된 채널 구역을 가지고 있는 혁신적인 전계 효과 트랜지스터에 대한 것이다. 게이트 유전체층은 좁은 밴드갭 반도체 막 상에 만들어진다. 그 후 게이트 전극이 게이트 유전체 위에 형성된다. 넓은　밴드갭　반도체　막　또는　금속으로　형성된　소스/드레인 구역의 쌍은 낮은 밴드갭 반도체 막에 인접해 있고 게이트 전극의 대향측들에 형성된다.

Description

혁신적인 전계 효과 트랜지스터와 제조방법{NOVEL FIELD EFFECT TRANSISTOR AND METHOD OF FABRICATION}
본 발명은 반도체 집적회로 분야에 관련된 것으로서 더 상세하게는 공핍기판 트랜지스터(depleted substrate transistor, DST)와 그 제조방법에 대한 것이다.
오늘날 현대의 집적 회로는 함께 집적되어 기능성 회로가 되는 글자 그대로 수 억개의 트랜지스터로 만들어진다. 논리 집적회로의 계산 능력을 더 향상시키기 위해, 트랜지스터의 밀도와 성능은 더욱 증가하고 구동 전압(Vcc)은 더 감소되어야 한다. 장치의 성능을 높이고 구동 전압을 줄이기 위해서, SOI(silicon on insulator) 트랜지스터가 현대 집적회로 제조에 제안돼 왔다. 완전히 공핍된 SOI 트랜지스터는 온/오프 전류비를 최대한 활용하기 위한 이상적인 문턱전압 이하의 기울기의 이점을 취하기 위한 트랜지스터 구조로 제안돼 왔다. 다시 말하면, SOI 트랜지스터의 이점은 누설 전류를 낮추어서 트랜지스터에 대한 구동 전압을 낮출 수 있게 하는 것이다. 트랜지스터의 구동 전압을 낮추는 것은 전력 소모가 적고 성능은 뛰어난 집적회로가 제조될 수 있게 한다. 도 1은 표준 완전 공핍형 SOI(fully depleted silicon on insulator) 트랜지스터(100)를 도시한다. SOI 트랜지스터(100)는 예를 들면 매립 산화막(buried oxide) 같은 절연층(104)이 위에 형성되어 있는 단결정 실리콘 기판(102)을 포함한다. 단결정 실리콘 바디(single crystalline silicon body)(106)는 절연층(104) 위에 형성된다. 게이트 유전체 층(108)은 단결정 실리콘 바디(106) 위에 형성되고 게이트 전극(110)은 게이트 유전체(108) 위에 형성된다. 소스(112) 및 드레인(114) 구역은 게이트 전극(110)의 옆으로 대향하는 측면들을 따라 실리콘 바디(106) 안에 형성된다. 불행하게도, 오늘날의 구조와 공정으로 확실하고 균일하게 만들어질 수 있는 게이트 산화막 및 게이트 길이의 미세화는 한계에 이르고 있다.
그래서, 구동 전압(Vcc)의 추가 감소와 향상된 전기적 성능을 가능케 하는 혁신적인 트랜지스터 구조가 바람직하다.
도 1은 SOI 트랜지스터의 단면도의 한 도시이다.
도 2는 본 발명에 따른 전계 효과 트랜지스터의 단면도의 한 도시이다.
도 3A-3G는 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 형성 방법을 도시한다.
본 발명은 혁신적인 전계 효과 트랜지스터 및 그 제조방법이다. 이후의 서술에서 다수의 특정한 세부사항들이 본 발명의 완벽한 이해를 제공하기 위해 설명되었다. 그러나 본 기술분야의 숙련자 중 한 사람이라면 본 발명이 이들 특별한 세부사항들 없이도 실행될 수 있다는 것을 깨달을 것이다. 다른 예들에서, 잘 알려진 반도체 장비와 공정들은 본 발명을 불필요하게 혼란하게 하는 것을 피하기 위해 특별히 상세하게 기술되지 않았다.
본 발명은 혁신적인 전계 효과 트랜지스터 및 그 제조방법이다. 본 발명의 트랜지스터는 InSb 같은 좁은 밴드갭 반도체로 형성된 상당히 높은 채널 이동도를 가지고 있다. 채널은 좁은 밴드갭 물질(narrow bandgap material)(실온에서 0.7eV 미만인)로 형성되기 때문에 더 낮은 전압에서 더 큰 구동전류를 일으키는 높은 채널 이동도와 포화 속도를 가진다. 낮은 전압에서 큰 구동전류를 가짐으로써 트랜지스터는 예를 들면 0.5V 미만의 낮은 구동 전압에서 동작할 수 있다. 트랜지스터는 공핍 기판 트랜지스터(DST)가 형성될 수 있도록 절연 기판에 형성될 수 있다. 절연 기판을 사용하면 접합 전하(junction charge)는 기판으로 누설되지 않는다. 트랜지스터의 소스와 드레인 구역은 좁은 밴드갭 물질들과 연관된 누설 전류를 막거나 줄이는 것을 돕도록 특별히 설계될 수 있다. 본 발명의 한 실시예에서, 소스/드레인 구역은 전하 주입에 대한 장벽이 형성되도록 채널 구역을 형성하는 데 사용된 좁은 밴드갭 반도체 막과 함께 "쇼트키(Schottky)" 장벽을 형성할 수 있는 백금, 알루미늄, 및 금 같은 금속으로 형성된다. 본 발명의 또다른 실시예에서 소스와 드레인 구역은 InAlSb, GaP 및 GaSb 같은 큰 밴드갭 반도체 막으로 형성될 수 있다. 좁은 밴드갭 채널 구역 옆의 소스/드레인 구역의 큰 밴드갭 반도체(및 소스/드레인 반도체와 채널 구역 반도체 사이의 특별한 밴드경계(bandedge) 설계)를 사용하면 반도체 장치의 누설 전류를 줄인다. 특별히 밴드를 설계한 소스/드레인 구역들과 절연 기판을 사용하면 좁은 밴드갭 물질들과 연관된 커다란 접합 누설 전류를 최소화하는 것을 도울 수 있다.
본 발명의 한 실시예에 따른 전계 효과 트랜지스터(200)가 도 2에 도시되어 있다. 전계 효과 트랜지스터(200)는 절연 기판(202) 위에 형성된다. 본 발명의 한 실시예에서, 절연 기판(202)은 기판(206) 위에 성장된 절연막(204)을 포함한다. 다른 실시예들에서, 예를 들면 산화하프늄, 산화지르코늄, 및 BaTiO3(barium titanate)같은, 그러나 거기에 한정되지는 않는 다른 유형의 절연 기판들이 쓰일 수 있다.
트랜지스터(200)는 절연 기판(202) 위에 형성된 0.5eV 미만의 좁은 밴드갭 반도체 막으로 형성된 채널 구역(208)을 포함한다. 본 발명의 한 실시예에서, 채널 구역은 InSb (밴드갭 =0.17eV) 화합물로 형성된다. 다른 실시예들에서, 채널 구역은 PdTe (밴드갭 =0.31eV) 또는 InAs (밴드갭=0.36eV) 화합물 막으로 만들어진다. 본 발명의 한 실시예에서, p형 장치를 제조하기 위해서 InSb 화합물에 비소, 안티몬 및 인 같은 n형 불순물이 1×1017~1×1018 원자/㎠ 수준으로 도핑된다. 본 발명의 다른 실시예에서, n형 장치를 제조하기 위해 채널 구역(208)에는 붕소 같은 p형 불순물이 1×1017~1×1018 원자/㎠ 수준으로 도핑된다. 본 발명의 또 하나의 실시예에서, 채널 구역(208)은 좁은 밴드갭을 가진, 도핑되지 않은 반도체 막이나 진성 반도체 막이다. 본 발명의 한 실시예에서, 채널 구역은 장치의 게이트 길이(Lg)의 대략 1/3 정도의 두께로 형성된다. 10 나노미터 미만의 박막을 활용함으로써, Lg가 30㎚인 완전히 공핍된 기판 트랜지스터(DST)를 만드는 것이 가능해진다. 좁은 밴드갭 채널 구역을 사용하면 상당히 높은 이동도 및 포화 속도가 가능해지고, 따라서 로직 응용을 위한 높은 성능과 낮은 구동전압이 가능해진다.
트랜지스터(200)는 박막으로 된 채널 구역(208) 위에 형성된 게이트 유전체(210)를 가진다. 게이트 유전체(210)가 SiO2나 실리콘 옥시나이트라이드 같은 성장한 유전체일 수도 있지만, 게이트 유전체는 바람직하게는 500℃ 미만의 더 낮은 온도에서 형성될 수 있고, 그에 의해 좁은 밴드갭 채널 구역막(예를 들면, InSb)과 양립할 수 있도록, 퇴적된 유전체가 바람직하다. 본 발명의 한 실시예에서, 게이트 유전체(210)는 고(high) 유전상수 막이거나 고 유전상수 막을 포함한다. 고 유전상수 막은 9.0보다 크고 이상적으로는 50보다 큰 유전상수를 갖는다. 고 유전상수 막은 예를 들면 Ta2O5(tantalum pentaoxide), 산화티타늄, 산화하프늄, 산화지르코늄 및 산화알루미늄 같은, 그러나 거기에 한정되지는 않는 금속 산화물 유전체일 수 있다. 그러나, 게이트 유전체 층(210)은 PZT(lead zirconate titanate) 또는 BST(barium strontium titanate) 같은 다른 공지의 고 유전상수 막들일 수 있다. 고 유전상수 막을 활용하면 게이트 유전체는 고 유전상수(k>100) 물질에 대해 상대적으로 두껍게 20~3000Å 사이로 형성될 수 있고 이상적으로는 약 200Å 정도로 형성될 수 있다. 두꺼운 게이트 유전체 층은 장치의 게이트 누설 전류를 막는 것을 돕는다. 증착이나 스퍼터링 같은, 어떠한 공지의 기술도 게이트 유전체 막(210)을 퇴적하는데 쓰일 수 있다. 본 발명의 한 실시예에서, 200~500℃ 사이의 저온 공정이 게이트 유전체를 퇴적하는데 쓰일 수 있다.
트랜지스터(200)는 게이트 유전체(210) 위에 형성된 게이트 전극(212)을 포함한다. 본 발명의 한 실시예에서, 게이트 전극(212)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti) 및 그들의 실리사이드들 및 질화물들 같은, 그러나 거기에 한정되지는 않는 금속 게이트 전극이다. 본 발명의 한 실시예에서, 게이트 전극은 n형 실리콘과 p형 실리콘 사이의 예를 들면 4.1eV와 5.2eV 사이의 일함수를 가지는 막으로 형성된다. 본 발명의 한 실시예에서, 게이트 전극은 중간 갭 일함수를 가지는 금속이나 막으로 만들어진다. 금속 게이트 전극은 금속 산화물 유전체와 양립할 수 있고 그 위에 바로 형성될 수 있기 때문에 금속 산화물 유전체가 쓰였을 때 바람직하다. 게이트 전극(212)은 장치의 게이트의 폭을 따라 이어지는 측대향 측벽들의 쌍(214 및 216)을 가지고 있다. 측대향 측벽들 사이의 거리는 장치의 게이트 길이(Lg)를 결정한다. 본 발명의 한 실시예에서, 게이트 전극(212)은 300 나노미터나 그보다 짧은 게이트 길이로 형성된다. 트랜지스터의 게이트 폭(Gw)은 게이트 전극이 채널 구역 위로 게이트 길이와 수직인 방향을 따라(즉, 도 2의 종이의 안과 바깥으로) 확장된 거리이다. 게이트 전극(212)은 반드시 단일막으로 만들어져야 할 필요는 없지만, 혼성 게이트 전극을 형성하기 위해 예를 들면 금속 막, 실리콘 막들, 및 실리사이드들을 포함하는 복수의 막으로 만들어질 수 있다. 금속 산화물 유전체가 쓰일 때 금속 막은 금속 산화물 유전체 바로 위에 형성되어야 한다. 본 발명의 한 실시예에서, 게이트 전극(212)은 500~1000Å 사이의 두께로 형성될 수 있다. 본 발명의 한 실시예에서, 게이트 전극(212)은 스퍼터링 같은 저온 - 500℃보다 낮고 바람직하게는 350℃ 보다 낮은 - 공정을 활용하여 형성된다.
트랜지스터(200)는 소스 구역(220) 및 드레인 구역(222)을 포함한다. 소스 구역(220) 및 드레인 구역(222)은 도 2에서 보여진 것처럼 절연 기판(202) 위에 형성된다. 소스 구역(220)과 드레인 구역(222)은 게이트 전극(212)의 측대향 측벽들(214 및 216)을 따라 도 2의 종이 안팎으로 확장된다. 게이트 유전체(210) 위의 게이트 전극(212)은 도 2에서 보여진 것처럼 소스 구역(220) 및 드레인 구역(222)과 약간 겹친다. 이상적으로는, 각 측면에서 겹치는 부분이 게이트 길이의 약 10% 미만이다. 소스 구역(220)은 도 2에서 보여지듯 채널 구역(208)에 의해 드레인 구역(222)과 분리된다.
본 발명의 한 실시예에서, 소스 구역(220) 및 드레인 구역(222)은 채널 구역의 낮은 밴드갭에 기인하는 기생 트랜지스터 누설을 억제하는 물질로 구성된다. 본 발명의 한 실시예에서, 소스 구역(220) 및 드레인 구역(222)은 넓거나 높은 밴드갭 반도체 물질로 형성된다. 소스(220) 및 드레인(222) 구역을 반도체 물질로 형성할 때, 소스(220)와 드레인(222) 구역의 반도체 막의 밴드갭은 채널 구역의 밴드갭보다 커야 한다. 한 실시예에서, 소스 및 드레인 반도체 물질의 밴드갭은 최소한 0.2 eV이고 이상적으로는 최소한 0.5eV로, 채널 구역의 반도체 막(208)의 밴드갭보다 크다. 소스/드레인 반도체 막(220 및 222)과 채널 반도체 막(208) 사이의 밴드갭 오프셋은 장벽 너머로의 캐리어 주입을 막는다. 본 발명의 한 실시예에서, 소스 구역(220) 및 드레인 구역(222)은 채널 구역 반도체에 비해 큰 밴드갭을 가지는 예를 들면 InP(밴드갭=1.35eV), GaSb (밴드갭=0.75eV), GaP 및 GaAs(밴드갭 1.43)같은, 그러나 거기에 한정되지는 않는 Ⅲ-Ⅴ족 화합물 반도체로 형성된다. 그러나 게르마늄(밴드갭 0.67eV)같이 알맞게 큰 밴드갭을 가진 다른 반도체 물질들도 쓰일 수 있다. 소스/드레인 반도체 막은 다결정 막 또는 단결정 막일 수 있다. 반도체 막(220 및 222)은 n형 MOS 장치(NMOS)를 형성하기 위해 비소, 안티몬, 또는 인 같은 n형 불순물로 1×1020~1×1021 원자/㎠ 사이의 농도 수준으로 도핑될 수 있고, p형 장치(PMOS)를 형성할 때 붕소 또는 갈륨같은 p형 불순물로 1×1020~1×1021 원자/㎠ 수준으로 도핑될 수 있다. 넓거나 큰 밴드갭 물질들로 소스(220) 및 드레인(222) 구역들을 형성하고 그것들을 좁거나 작은 밴드갭 채널 구역(208) 옆에 놓음으로써 낮은 밴드갭 채널 구역에서 보통 일어나는 트랜지스터의 기생 트랜지스터 누설을 억제하는 장벽이 생겨난다.
본 발명의 또다른 실시예에서, 소스 구역과 드레인 구역은 금속 막으로 형성된다. 본 발명의 한 실시예에서, 소스 및 드레인 구역은 채널 구역(208)의 반도체 막과 "쇼트키" 장벽을 형성할 수 있는 예를 들면 백금(Pt), 알루미늄(Al) 및 금(Au)같은, 그러나 거기에 한정되지는 않는 금속 또는 막("쇼트키" 금속)으로 형성된다. 금속으로 된 소스와 드레인 구역을 채널 구역의 반도체 막과 접촉되도록 놓음으로써 생겨나는 "쇼트키" 장벽은 소스 및 드레인 구역에서 채널 구역으로의 전기 흐름에 장벽을 형성한다. 이 방법에서, 소스(220) 및 드레인(222)에서 채널(208)로 캐리어를 넣어주기 위해 바이어스가 필요하다. 본 발명의 한 실시예에서, 소스 구역과 드레인 구역은 예를 들면 질화티타늄(TiN), 질화탄탈륨(TaN), 및 질화하프늄(HfN) 같은, 그러나 거기에 한정되지는 않는 금속 막으로 형성된다.
절연 기판의 사용 및 특별히 밴드가 설계된 소스/드레인 구역들은 채널 구역 물질(예를 들면, InSb)의 낮은 밴드갭에서 비롯된 기생 트랜지스터 누설을 억제한다. 이런 방법으로, 트랜지스터(200)는 전력은 적게 소비하고, 성능은 좋은 장치로 기능할 수 있다.
트랜지스터(200)는, 트랜지스터(200)가 "켜질" 때 채널 구역(208)이 완전히 공핍되고 그로 인해 완전 공핍 기판 트랜지스터(DST)의 유리한 전기적 특성들과 성능을 제공하는 완전히 공핍된 방식으로 동작할 수 있다. 즉, 트랜지스터(200)이 "켜질" 때 구역(208)의 표면에서 소스와 드레인 구역과 같은 전도형을 가지고 소스와 드레인 구역 사이에 전도성의 채널을 형성하여 그 사이로 전류가 흐르게 하는 반전층이 형성된다. 자유 캐리어가 고갈된 공핍 구역은 반전층 아래에 형성된다. 공핍 구역은 채널 구역(208)의 바닥까지 확장되며, 그 결과 트랜지스터는 "완전히 공핍된(fully depleted)" 트랜지스터로 불릴 수 있다. 완전히 공핍된 트랜지스터는 완전히 공핍되지 않은 트랜지스터 또는 부분적으로 공핍된 트랜지스터에 비해 개선된 전기적 성능 특성을 가진다. 예를 들어, 완전히 공핍된 방식으로 트랜지스터(200)을 동작시키는 것은, 트랜지스터(200)에 이상적인 또는 매우 날카로운 문턱전압 이하의 경사를 준다. 게다가, 트랜지스터(200)를 완전히 공핍된 방식으로 동작시킴으로써, 트랜지스터(200)는 DIBL(Drain Induced Barrier Lowering)을 개선시키고, 그에 따라 더 낮은 전류누설을 가져오는 더 나은 "꺼진" 상태의 전류누설을 제공하여 결과적으로 전력 소모를 낮출 수 있다. 트랜지스터(200)를 완전히 공핍된 방식으로 동작시키기 위한, 이상적인 채널 구역(208)의 두께는 트랜지스터의 게이트 길이(Lg)의 1/3이다.
도 3A-3G는 본 발명의 한 실시예에 따른 전계 효과 트랜지스터(200)를 형성하는 방법을 도시한다. 본 발명에 따른 전계 효과 트랜지스터의 제조는 InSb 같은 좁은 밴드갭 반도체 막이 그 위에 형성되어 있는 절연 기판(300)에서부터 시작한다. 본 발명의 한 실시예에서, 기판은 도 3A에서 보여진 것 같은 절연 기판(300)이다. 본 발명의 한 실시예에서, 절연 기판(300)은 하부의 단결정 실리콘 기판(302) 및 이산화규소막, 산화금속 또는 질화규소 막 같은 상부의 절연 기판(304)을 포함한다. 절연층(304)은 좁은 밴드갭 반도체 물질(306)을 기판(302)과 격리시키고 한 실시예에서 200~2000Å사이의 두께로 형성된다. 격리 또는 절연층(304)은 때때로 "매립 산화막"층으로 불린다. 기판(302)은 예를 들면 실리콘 단결정 기판 및 다른 반도체 기판 같은, 그러나 거기에 한정되지는 않는 반도체 기판이 될 수 있다.
좁은 밴드갭 반도체 막(306)은 절연 기판(300) 위에 임의의 적합한 방법으로 형성될 수 있다. 예를 들면, 좁은 밴드갭 반도체 막(306)은 전사 공정을 활용하여 절연 기판(300) 위로 형성될 수 있다. 이 기술에서, 먼저 실리콘 웨이퍼는 그 표면에 성장되어 나중에 장벽 산화물(304) 역할을 하는 얇은 산화물을 가진다. 그 다음, 좁은 밴드갭 반도체 기판의 표면 아래에 높은 응력 구역(high stress region)을 형성하기 위해 좁은 밴드갭 반도체 막 기판으로 많은 양의 수소가 주입된다. 그 후 좁은 밴드갭 반도체 웨이퍼는 뒤집어져서 실리콘 기판(302) 위에 형성된 산화물(304) 층의 표면에 접합된다. 그 후 좁은 밴드갭 반도체 기판은 수소 주입에 의해 생긴 높은 응력 구역을 따라 쪼개진다. 그 결과 얇은 낮은 밴드갭 반도체 막(306)을 가진 구조가, 차례로 단결정 기판(302) 상부에 있거나 그 위에 형성된 매립 산화물막(304)의 상부에 형성된다. HCl 평탄화(smoothing) 또는 화학적 기계적 연마 같은 공지의 평탄화 기술들이 사용되어 낮은 밴드갭 반도체 막(306)의 상부의 표면을 원하는 두께로 평탄화할 수 있다. 본 발명의 한 실시예에서, 반도체 막(306)은 진성(즉, 도핑되지 않은) 좁은 밴드갭 반도체 막이다. 다른 실시예들에서, 좁은 밴드갭 반도체 막(306)은 1×106~1×109 원자/㎠의 농도 수준으로 p나 n 도전형으로 도핑된다. 반도체 막(306)은 인시츄로 도핑되거나(즉, 퇴적되는 동안 도핑되거나), 기판(300) 위에 형성된 후에 예를 들면 이온 주입(307)에 의해 도핑될 수 있다. 형성 이후에 도핑하는 것은 PMOS 및 NMOS 장치 둘 다 동일한 절연 기판(300)에 쉽게 제조될 수 있게 한다. 좁은 밴드갭 반도체 물질의 도핑 수준은 장치의 채널 구역의 도핑 수준을 결정한다.
다음으로, 도 3B에서 보여지듯, 포토레지스트 마스크(308)가 좁은 밴드갭 반도체 물질(306) 위에 형성될 수 있다. 포토레지스트 마스크(308)는 예를 들면 전면적으로 퇴적된(blanket deposited) 포토레지스트 막을 마스킹, 노광 및 현상하는 것과 같이, 공지의 기술들에 의해 형성될 수 있다. 포토레지스트 마스크(308)는 트랜지스터의 채널 구역이 되는 낮은 밴드갭 반도체 물질(306) 부분을 덮는다. 포토레지스트층(308)이 형성된 후, 나중에 소스와 드레인 구역이 형성될 산화물(304) 위의 위치들(312 및 314)에서 좁은 밴드갭 반도체 물질(306)을 완전히 제거하기 위해 좁은 밴드갭 반도체 막(306)이 공지의 기술들을 활용하여 포토레지스트 마스크와 정렬된 상태에서 비등방적으로 식각된다. 좁은 밴드갭 반도체 물질을 식각한 후, 남은 좁은 밴드갭 반도체 물질 부분은 트랜지스터에 채널 구역을 제공한다.
다음으로, 도 3C에서 보여지듯, 포토레지스트 마스크(308)는 공지의 기술들로 제거되고, 소스와 드레인 영역을 형성하기 위해 쓰이는 막(316)이 기판(300) 위에 전면적으로 퇴적된다. 본 발명의 한 실시예에서, 막(316)은 예를 들면 InAlSb, InP, GaSb, GaP, 및 GaAs 같은, 그러나 거기에 한정되지는 않는 Ⅲ-Ⅴ족 화합물 반도체 같은 크거나 넓은 밴드갭 반도체 물질이다. 본 발명의 또다른 실시예에서, 소스/드레인 물질(316)은 백금, 알루미늄 및 금 같이 좁은 밴드갭 물질(306)과 쇼트키 장벽을 형성하는 금속으로 형성된다. 도 3C에서 보여지듯, 소스/드레인 물질(316)은 좁은 밴드갭 반도체 물질(306)의 측벽과 접하면서 형성된다는 것을 이해해야 한다. 소스/드레인 막(316)은 스퍼터링이나 분자선 에피택시(MBE) 같은 500℃보다 낮은 저온 공정에 의해 이상적으로 전면에 퇴적된다. 소스/드레인 막(316)은 일반적으로 최소한 좁은 밴드갭 반도체 막(306) 두께로 퇴적될 것이다.
다음으로, 도 3D에서 보여지듯, 소스/드레인 막(316)은 평탄화되어 좁은 밴드갭 반도체 물질(306)의 상부 표면과 사실상 평탄하게 된다. 소스/드레인 막(316)은 예를 들면 화학적 기계적 연마 및 플라즈마 에치 백 같은, 그러나 거기에 한정되지는 않는 공지의 기술들로 평탄화될 수 있다.
다음으로, 도 3E에서 보여지듯, 게이트 유전체 층(318)은 좁은 밴드갭 반도체 막(306) 위에 형성된다. 게이트 유전체 층(318)은 이상적으로는 퇴적된 유전체 막이다. 본 발명의 한 실시예에서, 게이트 유전체 층(318)은 전술했듯이 금속 산화물 유전체 같은 고 유전상수 유전체 막이다. 퇴적된 유전체는 좁은 밴드갭 반도체 막(306)과 소스 및 드레인 구역을 형성하는데 쓰인 막(316)을 포함하는 기판(300)의 모든 표면들 위로 전면적으로 퇴적될 것이다. 기상 퇴적 또는 스퍼터링 같은 임의의 공지의 기술도 게이트 유전체(318)를 퇴적하는데 사용될 수 있다. 본 발명의 한 실시에에서, 200~500℃ 사이의 낮은 온도 공정이 게이트 유전체 층(318)을 퇴적하는데 쓰인다. 게이트 유전체 층(318)은 20~3000Å 사이의 두께로 형성될 수 있고, 이상적으로는 약 20~200Å의 두께로 만들어 질 수 있다.
다음으로, 도 3F에서 보여지듯, 게이트 전극막 또는 막들(320)은 게이트 유전체 층(318)상에 전면적으로 퇴적된다. 게이트 전극막(320)은 위에 설명했듯이, 이상적으로는 텅스텐, 티타늄, 탄탈륨과 그들의 실리사이드 및 질화물 같은 금속 막이다. 그 후 장치의 게이트 전극이 형성될 자리를 정의하기 위해 포토레지스트 마스크(322)가 마스킹, 노광 및 현상 같은 공지의 기술들로 형성된다. 포토레지스트 마스크(322)는 장치의 채널 구역을 형성하는데 쓰인 패터닝된 좁은 밴드갭 반도체 물질(306) 위에 형성되어 그것을 완전히 덮는다. 채널 구역을 게이트가 확실히 덮도록 하고 오정렬을 감안하기 위해 포토레지스트 마스크는 좁은 밴드갭 반도체 채널 구역(306)보다 약간 넓게 만들어질 수 있다.
다음으로, 도 3G에서 보여지듯, 게이트 전극막(320)은 장치용 게이트 전극(320)을 정의하기 위해 포토레지스트 마스크(322)와 정렬하여 식각된다. 게이트 전극은 장치의 채널을 형성하기 위해 사용된 패터닝된 좁은 밴드갭 반도체 막을 완전히 덮는다. 게다가, 이번에는 소스 및 드레인 구역(316) 위에 형성된 게이트 산화물 층이 또한 제거될 수도 있다. 다음으로, 예를 들면 넓은 밴드갭 반도체 물질이 소스 및 드레인 구역을 형성하기 위한 막(316)으로 쓰일 때, 원한다면 소스/드레인 주입(324)은 원하는 도전형과 농도로 소스 및 드레인 구역(316)을 도핑하는데 활용될 수 있다. 이로서 좁은 밴드갭 반도체 막으로 형성된 채널 구역 및 채널로의 원하지 않는 캐리어 주입을 막는 특별히 설계된 소스와 드레인 구역을 가지는 전계 효과 트랜지스터의 제조를 완성한다.
그 결과, 예를 들면 0.7Vcc 보다 낮은, 낮은 구동 전압에서 동작할 수 있는 높은 이동도와 포화 속도를 가지는 혁신적인 트랜지스터가 기술되었다.

Claims (47)

  1. 절연 기판 위에 형성된 좁은 밴드갭 반도체 막으로 형성된 채널 구역;
    상기 낮은 밴드갭 반도체 막 위에 형성된 게이트 유전체;
    상기 게이트 유전체 위에 형성된 게이트 전극; 및
    상기 게이트 전극의 대향측들에 형성되며 상기 낮은 밴드갭 반도체 막과 인접한, 상기 낮은 밴드갭 반도체 막보다 더 넓은 밴드갭을 가지는 반도체 막으로 형성된 소스/드레인 구역의 쌍을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 좁은 밴드갭 반도체 막이 0.7eV와 같거나 그보다 적은 밴드갭을 가지고 있는 트랜지스터.
  3. 제1항에 있어서,
    상기 좁은 밴드갭 반도체 막이 InSb을 포함하는 트랜지스터.
  4. 제2항에 있어서,
    상기 낮은 밴드갭 반도체 막이 InAs, PdTe, 및 InSb을 포함하는 그룹으로부터 선택되는 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 유전체가 고 유전상수 막을 포함하는 트랜지스터.
  6. 제1항에 있어서,
    상기 소스 및 드레인 구역이 Ⅲ-Ⅴ족 반도체로 형성되는 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트 전극이 금속 게이트 전극인 트랜지스터.
  8. 제1항에 있어서,
    상기 소스/드레인 구역의 상기 반도체 막의 상기 밴드갭이 상기 채널 구역의 상기 밴드갭보다 최소한 0.2eV 큰 트랜지스터.
  9. 제1항에 있어서,
    상기 소스/드레인 구역의 상기 반도체 막이 InAlSb, InP, GaSb, GaP, 및 GaAs을 포함하는 그룹으로부터 선택되는 트랜지스터.
  10. 절연 기판 위에 형성된 좁은 밴드갭 반도체 막으로 형성된 채널 구역;
    상기 좁은 밴드갭 반도체 막 위에 형성된 게이트 유전체;
    상기 게이트 유전체 위에 형성된 게이트 전극; 및
    상기 게이트 전극의 대향측들을 따라 형성되고 상기 좁은 밴드갭 반도체막과 인접한 금속 소스/드레인 구역의 쌍을 가지는 트랜지스터.
  11. 제10항에 있어서,
    상기 낮은 밴드갭 반도체 막이 0.7eV와 같거나 그보다 낮은 밴드갭을 가지는 트랜지스터.
  12. 제10항에 있어서,
    상기 낮은 밴드갭 반도체 막이 InAs, PdTe 및 InSb을 포함하는 그룹에서 선택되는 트랜지스터.
  13. 제10항에 있어서,
    상기 소스/드레인 구역이 질화티타늄, 질화탄탈륨 및 질화하프늄을 포함하는 그룹에서 선택된 물질로 형성되는 트랜지스터.
  14. 제10항에 있어서,
    상기 소스/드레인 구역이 상기 낮은 밴드갭 반도체 막과 쇼트키 장벽을 형성할 수 있는 금속 막으로 형성되는 트랜지스터.
  15. 제10항에 있어서,
    상기 금속 막이 백금, 알루미늄 및 금을 포함하는 그룹에서 선택되는 트랜지스터.
  16. 제10항에 있어서,
    상기 게이트 유전체가 9.0보다 큰 유전 상수를 가지는 트랜지스터.
  17. 제10항에 있어서,
    상기 게이트 유전체가 금속 산화물 유전체를 포함하는 트랜지스터.
  18. 제10항에 있어서,
    상기 게이트 유전체 층이 PZT, BST, Ta2O5(tantalum pentaoxide), 산화하프늄, 산화지르코늄 및 산화알루미늄을 포함하는 그룹에서 선택되는 트랜지스터.
  19. 제10항에 있어서,
    상기 게이트 유전체 층이 20~3000Å 사이의 두께를 갖는 트랜지스터.
  20. 제10항에 있어서,
    상기 게이트 전극이 금속 막을 포함하는 트랜지스터.
  21. 제10항에 있어서,
    상기 게이트 전극이 중간 갭 일함수를 갖는 트랜지스터.
  22. 제10항에 있어서,
    상기 트랜지스터가 30 나노미터와 같거나 그보다 짧은 게이트 길이를 갖는 트랜지스터.
  23. 제10항에 있어서,
    상기 낮은 밴드갭 반도체 막의 상기 두께가 상기 트랜지스터 게이트 길이의 약 1/3 인 트랜지스터.
  24. 제10항에 있어서,
    상기 절연 기판이 단결정 실리콘 기판 위에 형성된 이산화규소막을 포함하는 트랜지스터.
  25. 단결정 실리콘 기판 위에 형성된 산화물 막 위에 형성된 InSb 합금막;
    상기 InSb 합금막 위에 형성된 게이트 유전체 층 - 상기 게이트 유전체는 고 유전상수 막임 - ;
    상기 게이트 유전체 층 위에 형성된 금속 게이트 전극; 및
    상기 InSb 합금막에 인접한 상기 게이트 전극의 대향측들과 상기 산화물 막 위에 형성된 소스 구역 및 드레인 구역 - 상기 소스 및 드레인 구역들은 금속 막으로 형성됨 -
    을 포함하는 트랜지스터.
  26. 제25항에 있어서,
    상기 금속 막이 상기 InSb 합금과 쇼트키 장벽을 형성할 수 있는 물질 중에서 선택되는 트랜지스터.
  27. 제25항에 있어서,
    상기 금속 막이 질화티타늄, 질화탄탈륨 및 질화하프늄을 포함하는 그룹에서 선택되는 트랜지스터.
  28. 단결정 실리콘 기판 위에 형성된 산화물 막 위에 형성된 InSb 합금막;
    상기 InSb 합금막 위에 형성된 게이트 유전체 층 - 상기 게이트 유전체는 고 유전상수 막임 - ;
    상기 게이트 유전체 층 위에 형성된 금속 게이트 전극; 및
    상기 InSb 합금막과 인접한 상기 게이트 전극의 대향측들 및 상기 산화물 막 위에 형성된 소스 구역 및 드레인 구역 - 상기 소스 및 드레인 구역은 넓은 밴드갭을 가지는 반도체 막으로 형성됨 -
    을 포함하는 트랜지스터.
  29. 제28항에 있어서,
    상기 반도체 막이 InP, GaSb, GaP, 및 GaAs을 포함하는 그룹에서 선택되는 트랜지스터.
  30. 제28항에 있어서,
    상기 게이트 유전체가 PZT, BST, Ta2O5(tantalum pentaoxide), 산화하프늄, 산화지르코늄 및 산화알루미늄을 포함하는 그룹에서 선택되는 트랜지스터.
  31. 절연 기판 위에 좁은 밴드갭 반도체를 형성하는 단계;
    상기 좁은 밴드갭 반도체 막 위에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계; 및
    상기 좁은 밴드갭 반도체 막에 인접한 소스/드레인 구역의 쌍을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  32. 제31항에 있어서,
    상기 좁은 밴드갭 반도체 막은 0.7eV와 같거나 그보다 좁은 밴드갭을 가지는트랜지스터 제조 방법.
  33. 제32항에 있어서,
    상기 좁은 밴드갭 반도체 막이 InAs, PdTe 및 InSb을 포함하는 그룹에서 선택되는 트랜지스터 제조 방법.
  34. 제32항에 있어서,
    상기의 소스/드레인 구역들이 상기 좁은 밴드갭 반도체 막보다 큰 밴드갭을 가지는 반도체 막으로 형성되는 트랜지스터 제조 방법.
  35. 제31항에 있어서,
    상기 소스/드레인 구역이 화합물 반도체로 형성되는 트랜지스터 제조 방법.
  36. 제34항에 있어서,
    상기 소스/드레인 구역의 상기 반도체 막이 InAlSb, InP, GaSb, GaP, 및 GaAs을 포함하는 그룹에서 선택되는 트랜지스터 제조 방법.
  37. 제31항에 있어서,
    상기 소스/드레인 구역이 금속 막으로 형성되는 트랜지스터 제조 방법.
  38. 제37항에 있어서,
    상기 금속 막이 상기 좁은 밴드갭 반도체 막과 쇼트키 장벽을 형성하는 트랜지스터 제조 방법.
  39. 제37항에 있어서,
    상기 금속 막이 질화티타늄, 질화탄탈륨 및 질화하프늄을 포함하는 그룹에서 선택되는 트랜지스터 제조 방법.
  40. 제31항에 있어서,
    상기 게이트 유전체 층이 퇴적된 고 유전상수 막을 포함하는 트랜지스터 제조 방법.
  41. 제31항에 있어서,
    상기 게이트 전극이 금속 막을 포함하는 트랜지스터 제조 방법.
  42. 절연 기판 위에 InSb 합금막을 형성하는 단계;
    상기 InSb 합금막 위에 고 유전상수 게이트 유전체 막을 형성하는 단계;
    상기 게이트 유전체 층 위에 금속 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 대향측들에 소스/드레인 구역의 쌍을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  43. 제42항에 있어서,
    상기 소스/드레인 구역이 금속 막으로 형성되는 트랜지스터 제조 방법.
  44. 제42항에 있어서,
    상기 소스/드레인 구역이 넓은 밴드갭 반도체 막으로 형성되는 트랜지스터 제조 방법.
  45. 절연 기판 위에 형성된 좁은 밴드갭 반도체 막으로 형성된 채널 구역;
    상기 좁은 밴드갭 반도체 막 위에 형성된 게이트 유전체;
    상기 게이트 유전체 위에 형성된 게이트 전극; 및
    상기 절연 기판 위에 형성되고 상기 좁은 밴드갭 반도체 막의 대향측들에 인접한 소스/드레인 구역의 쌍
    을 포함하는 트랜지스터.
  46. 제45항에 있어서,
    상기 소스/드레인 구역이 금속 막으로 형성되는 트랜지스터.
  47. 제45항에 있어서,
    상기 소스/드레인 구역이 넓은 밴드갭 반도체 막으로 형성되는 트랜지스터.
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