KR101185563B1 - 쇼트키 배리어 트랜지스터 제조방법 - Google Patents
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Abstract
쇼트키 배리어 트랜지스터 제조방법에 관하여 개시된다. 개시된 쇼트키 배리어 트랜지스터 제조방법은, 기판 상에 소정 깊이로 서로 나란한 소스 형성부 및 드레인 형성부를 위한 한 쌍의 캐버티와 상기 캐버티들 사이에 핀(fin) 형상의 채널형성부를 형성하는 제1 단계; 상기 캐버티를 금속으로 채우는 제2 단계; 상기 채널 형성부의 길이방향에 대해서 직교하는 방향으로 상기 채널 형성부, 상기 소스 형성부, 상기 드레인 형성부를 패터닝하여 채널, 소스 및 드레인을 형성하는 제3 단계; 상기 기판 상에서, 상기 소스, 상기 드레인, 상기 채널을 덮는 게이트 산화물층 및 게이트 금속층을 순차적으로 형성하는 제4 단계; 및 상기 게이트 금속층을 패터닝하여 상기 채널층 상에 게이트 전극을 형성하는 제5 단계;를 구비한다. 상기 제2 단계 내지 상기 제5 단계 중 어느 한 단계에서 상기 기판을 열처리하여 쇼트키 배리어를 형성하는 단계를 더 포함한다.
Description
본 발명은 쇼트키 배리어를 가진 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 핀(fin) 타입의 채널 상에 3차원적으로 형성된 게이트를 포함하는 쇼트키 배리어를 가진 트랜지스터의 제조방법에 관한 것이다.
고집적 로직회로의 단위소자인 MOSFET(metal oxide semiconductor field effect transistor)는 성능 및 집적도 향상을 위해 스케일링 다운(scaling down)이진행 중이다. MOSFET의 스케일링 다운(scaling down)이 진행될수록 소스와 드레인 사이의 거리가 짧아져서 드레인 필드(drain field)가 채널에 인가되는 게이트(gate) 필드(field)를 변조시키는 현상인 short channel effect가 나타나다. 이로 인해서, 게이트의 채널 제어능력(channel controllability)이 낮아진다. 이 현상은 punch-through나 DIBL(drain-induced barrier lowering), threshold voltage roll-off와 같은 전기적 특성으로 나타난다.
Short channel effect(SCE)는 아주 짧은 게이트 길이, 예컨대 50 nm 이하의 게이트 길이를 가진 트랜지스터에서 심하게 나타나며, 이로 인해 트랜지스터의 기 본 기능인 스위칭 기능이 훼손될 수 있다. 이의 해결을 위해 channel doping, ultra-shallow junction, gate dielectric thinning 등의 방법이 사용되나 random doping problem, gate leakage와 같은 부수적인 문제로 한계가 있다.
스케일링 다운 문제를 해결하기 위해 3차원 게이트를 형성하여 채널 및 게이트 사이의 접촉면적을 증가시키고, 소스 및 드레인과 채널 사이에 쇼트키 배리어를 형성하여 저전력을 사용하는 트랜지스터를 제조할 수 있다.
한편, 스케일링 다운된 트랜지스터를 제작시, 채널을 형성후, 소스 및 드레인을 형성시, 복수의 마스크 공정으로 채널과, 소스 및 드레인 사이에 정렬 오차가 발생될 수 있다.
본 발명은 서로 직교하는 방향으로 두 번의 마스크 공정을 사용함으로써 정렬오차에 의한 스케일링 다운의 문제를 해결한 쇼트키 배리어를 가진 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은, 소스 및 드레인을 게이트 보다 먼저 형성함으로써 낮은 온도에서 쇼트키 배리어를 형성하고, 금속으로 게이트를 형성하여 저전력/고속화를 실현할 수 있는 개선된 쇼트키 배리어를 가진 트랜지스터의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 쇼트키 배리어 트랜지스터 제조방법은, 기판 상에 소정 깊이로 서로 나란한 소스 형성부 및 드레인 형성부를 위한 한 쌍의 캐버티와 상기 캐버티들 사이에 핀(fin) 형상의 채널형성부를 형성하는 제1 단계;
상기 캐버티를 금속으로 채우는 제2 단계;
상기 채널 형성부의 길이방향에 대해서 직교하는 방향으로 상기 채널 형성부, 상기 소스 형성부, 상기 드레인 형성부를 패터닝하여 채널, 소스 및 드레인을 형성하는 제3 단계;
상기 기판 상에서, 상기 소스, 상기 드레인, 상기 채널을 덮는 게이트 산화물층 및 게이트 금속층을 순차적으로 형성하는 제4 단계; 및
상기 게이트 금속층을 패터닝하여 상기 채널층 상에 게이트 전극을 형성하는 제5 단계;를 구비하며,
상기 제2 단계 내지 상기 제5 단계 중 어느 한 단계에서 상기 기판을 열처리하여 쇼트키 배리어를 형성하는 단계를 더 구비한다.
본 발명에 따르면, 상기 열처리는 450~600 ℃에서 수행된다.
본 발명에 따르면, 상기 채널은 적어도 하나의 폭이 45 nm 이하로 형성된다.
상기 제5 단계는, 상기 길이방향으로 상기 채널의 3면을 덮는 상기 게이트 금속을 형성하는 단계이다.
상기 기판은,
실리콘 기판, III-V족 반도체 기판, II-VI 족 반도체 기판, 에피텍셜 성장된 SiGe 기판 중 선택된 기판이다.
본 발명에 따르면, 상기 소스 및 상기 드레인은, Ni, Pd, Pt, Ir, Rh, Co, W, Mo, Ta, Ti, Er 으로 이루어진 그룹 중 선택된 금속으로 형성된다.
상기 게이트 산화물은 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 로 이루어진 그룹 중 선택된 산화물로 형성된다.
상기 게이트 전극은 TiAlN, MoN, TaCN, W2N, TaSiN, TaN, WC 로 이루어진 그룹 중 선택된 물질로 형성된다.
본 발명의 다른 실시예에 따른 쇼트키 배리어 트랜지스터 제조방법은:
실리콘 기판 상에 금속층을 형성하는 제1 단계;
상기 금속층을 패터닝하여 채널형성부의 양측에 서로 평행한 금속 스트립을 형성하는 제2 단계;
상기 기판을 열처리하여 상기 금속 스트립 하부에 금속 실리사이드층인 소스 형성부 및 드레인 형성부를 형성하는 제3 단계;
상기 금속 스트립을 제거하는 제4 단계;
상기 채널 형성부의 길이방향에 대해서 직교하는 방향으로 상기 채널 형성부, 상기 소스 형성부, 상기 드레인 형성부를 패터닝하여 채널, 소스 및 드레인을 형성하는 제5 단계;
상기 기판 상에서, 상기 소스, 상기 드레인, 상기 채널을 덮는 게이트 산화물층 및 게이트 금속층을 순차적으로 형성하는 제6 단계; 및
상기 게이트 금속층을 패터닝하여 상기 채널층 상에 게이트 전극을 형성하는 제7 단계;를 구비한다.
상기 소스 및 상기 드레인은, IrSi, PtSi,Pt2Si, Pd2Si, RuSi, NiSi, CoSi2, WSi2, CrSi2, MoSi2, VSi2, ZrSi2, HfSi, TaSi2, TiSi2 로 이루어진 그룹 중 선택된 물질로 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 쇼트키 배리어 트랜지스터 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 실시예에 따라 제조된 쇼트키 배리어 트랜지스터의 구조를 개략적으로 보여주는 단면도이며, 도 2는 도 1의 Ⅱ-Ⅱ 선단면도이다.
도 1 및 도 2를 함께 참조하면, 기판(100) 상에 핀(fin) 타입 채널(110)이 형성되고, X방향에서 채널(110)의 양측에 각각 소스(121) 및 드레인(122)이 형성되어 있다. Y 방향에서 채널(110)의 3면 상에는 게이트 산화물(130) 및 게이트 전극(140)이 적층되어 있다. 게이트 산화물(130)은 더 연장되어서 기판(110)을 덮게 형성될 수 있다.
기판(100)은 실리콘 기판이 사용될 수 있으며, 그 외에 높은 이동도(high mobility) 물질인 III-V족 반도체 기판인 GaAs, InGaAs, InP 기판, II-VI 족 반도체 기판 등이 사용될 수 있다. 한편, 기판(100)으로 Si 층 위에 에피텍셜 성장된 SiGe 층을 가진 기판이 사용될 수 있다.
채널(110)은 그 폭(W1, W2)이 좁게, 예컨대 45 nm 이하로 형성될 수 있다. 채널(110)은 기판(100)을 에칭하여 형성될 수 있으므로, 채널(110) 물질은 기판(100)과 일체형으로 형성될 수 있다. 게이트 산화물(130) 및 게이트 전극(140)은 채널(110)의 3면을 포위하면서 형성되며, 따라서 채널(110)과 게이트 전극(140)의 접촉면적이 증가될 수 있다.
소스(121) 및 드레인(122)은 채널(110)과 쇼트키 배리어를 형성하는 금속으로 형성될 수 있다. 소스(121) 및 드레인(122)은 높은 일함수(work function)을 갖는 Ni, Pd, Pt, Ir, Rh, 중간 일함수를 갖는 Co, W, Mo, 낮은 일함수를 갖는 Ta, Ti, Er 등이 사용될 수 있다. 높은 일함수를 갖는 금속은 p-MOS 트랜지스터, 낮은 일함수를 갖는 금속은 n-MOS 트랜지스터, 그리고 중간 일함수를 갖는 금속은 n-MOS 트랜지스터 또는 p-MOS 트랜지스터에 선택적으로 사용될 수 있다. 소스(121) 및 드 레인(122)은 비교적 낮은 온도, 예컨대 450~600 ℃에서의 열처리로 채널(110)과의 사이에 쇼트키 배리어를 형성한다.
본 발명에서는 채널(110)과 소스(121) 및 드레인(122)을 형성한 후, 열처리로 쇼트키 배리어를 형성하기 때문에 게이트 산화물(130) 및 게이트 전극(140)으로 각각 high-k 물질과, 금속을 사용할 수 있다. 또한, 쇼트키 배리어를 게이트 산화물(130) 및 게이트 전극(140)을 형성한 후 형성하더라도 낮은 온도에서 열처리를 하기 때문에 게이트 산화물(130) 및 게이트 전극(140)로 high-k 물질과, 금속을 사용할 수 있다.
게이트 산화물(130)로는 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등이 사용될 수 있다. 이러한 high-k 물질을 게이트 산화물(130)로 이용시 종래의 실리콘 산화물 보다 두께를 증가시켜서 누설전류를 감소시킬 수 있으며, 저전력 트랜지스터를 실현할 수 있게 한다. 실리콘 산화물은 20Å 이하로 형성되면 누설전류가 증가하여 게이트 산화막으로 사용할 수 없다. 하지만 유전상수가 높은 higk-k물질을 사용하게 되면 실리콘 산화물 보다 더 두껍게 형성하여도 전기적 특성은 같게 할 수 있다. 동일한 전기적 특성을 발현하기 위해서, 고 유전체 물질을 사용하는 경우, 실리콘 산화물의 유전상수 대비로 두께를 증가시킬 수 있다. 만약 유전상수가 실리콘 산화물 대비 10배의 higk-k 물질을 사용하게 되면 이론적으로 물질적 두께는 10배로 증가시킬 수 있다.
게이트 전극(140)으로는, pMOS 트랜지스터 제조시 TiAlN, MoN, TaCN 등을, nMOS 트랜지스터 제조시 W2N, TaSiN, TaN, WC 등을 사용할 수 있다. 이러한 금속 게이트 전극(140)은 기존에 사용하는 폴리실리콘과 higk-k 물질 간의 반응으로 적용하기 힘든 higk-k 물질을 적용 가능하게 할 뿐 아니라, 폴리 실리콘보다 훨씬 낮은 면저항 특성과 게이트 공핍(gate depletion) 현상을 제거함으로써 트랜지스터의 고속화를 실현 할 수 있다. 이러한 금속 게이트 전극(140)은 채널(110)에 인가되는 전류의 양을 증가시킬 수 있어, 트랜지스터의 고속화를 실현할 수 있다.
본 발명의 숏 채널을 구비한 트랜지스터는 게이트 및 채널의 길이 감소에 따라 함께 크기가 감소되는 소스(121) 및 드레인(122)을 금속으로 형성함으로써 이들의 크기 감소로 인한 저항 증가를 줄일 수 있다.
또한, 쇼트키 배리어를 형성하고, 게이트를 금속으로 형성함으로써 저전력/고속화를 실현할 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
도 3a를 참조하면, 기판(200) 상에 마스크(미도시)를 사용하여 제1폭(W3)을 가진 채널형성부(212)를 형성하기 위해 채널형성부(212)의 양측에 각각 제2폭(W4)을 가진 캐버티(220)를 형성한다. 기판(200)으로는 실리콘 기판이 사용될 수 있으며, 그 외에 high mobility 물질인 III-V족 반도체 기판인 GaAs, InGaAs, InP 기판, II-VI 족 반도체 기판 등이 사용될 수 있다. 한편, 기판(200)으로 Si 층 위에 에피텍셜 성장된 SiGe 층을 가진 기판이 사용될 수 있다. 채널형성부(212)는 핀(fin) 형상일 수 있다. 제1폭(W3)은 45 nm 이하로 형성될 수 있다.
도 3b를 참조하면, 기판(200) 상으로 금속물질(224)을 증착하고, 이어서 CMP(chemical mechanical polishing) 공정으로 금속물질(224)을 평탄화한다. 캐버티(220) 내에는 금속물질(224)이 충진된다. 이 금속물질(224)은 소스 형성부와 드레인 형성부이다.
금속물질(224)은 채널형성부(112)와 쇼트키 배리어를 형성하는 금속으로 형성될 수 있다. 금속물질(224)은 높은 일함수(work function)을 갖는 Ni, Pd, Pt, Ir, Rh, 중간 일함수를 갖는 Co, W, Mo, 낮은 일함수를 갖는 Ta, Ti, Er 등이 사용될 수 있다. 이러한 금속들은 p-MOS 트랜지스터 또는 n-MOS 트랜지스터 제조에 따라서 선택될 수 있다.
이어서, 기판(200)을 비교적 낮은 온도, 예컨대 450~600 ℃에서의 대략 10초 정도 열처리하여 금속물질(224)과 채널형성부(212) 사이에 쇼트키 배리어를 형성한다. 이러한 열처리는 이어지는 공정에서 수행하여도 된다.
도 3c를 참조하면, 채널형성부(212)의 길이방향(Y방향)에 직교하는 방향(X방향)으로 제3폭(W5)를 갖는 마스크를 사용하여 채널형성부(212), 금속물질(224)을 패터닝하여 채널(210)과 소스(221) 및 드레인(222)을 형성한다. 본 발명에서는 서로 직교하는 방향으로 두 번의 패터닝을 통해서 채널(210), 소스(221) 및 드레인(222)를 형성하기 때문에 정렬오차 없이 작은 크기의 채널(210), 소스(221) 및 드레인(222)를 형성할 수 있다. 제3폭(W5)은 45 nm 이하의 폭으로 형성될 수 있으며, 반도체 패터닝 기술의 발달로 제1폭(W3) 및 제3폭(W5)는 더 작게 형성될 수 있 다.
도 3d를 참조하면, 기판(200) 상에 채널(210), 소스(221) 및 드레인(222)을 덮는 게이트 산화물층(230)을 증착하고, 이어서, 게이트 산화물층(230) 상에 게이트 금속층(미도시)을 증착한다. 이어서, 게이트 금속층을 패터닝하여 게이트 전극(240)을 형성한다. 게이트 산화물층(230) 및 게이트 전극(240)은 채널(210')의 노출된 3면을 모두 덥게 형성된다(도 2 참조).
게이트 산화물층(230)은 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등으로 형성될 수 있다.
게이트 금속층으로는, pMOS 트랜지스터 제소시 TiAlN, MoN, TaCN 등을, nMOS트랜지스터 제조시 W2N, TaSiN, TaN, WC 등을 사용할 수 있다.
소스(221) 및 드레인(222)과, 게이트 전극(240)에 연결되는 전극패드들(미도시)의 형성방법은 일반적인 반도체 공정을 사용하며, 상세한 설명은 생략한다.
본 발명에 따른 트랜지스터의 제조방법은 제1마스크로 채널형성부와 소스 및 드레인 형성부를 패터닝한 후, 제1마스크와 직교하는 방향으로 제2 마스크를 사용하여 채널과 소스 및 드레인을 형성하므로 정렬오차가 생기지 않는다. 또한, 소스 및 드레인을 게이트 보다 먼저 형성하므로, 쇼트키 배리어를 형성하기 위한 열처리를 게이트 보다 먼저 수행할 수 있으므로 고온에 약한 물질도 게이트 물질로 사용할 수 있으므로, 쇼트 채널을 가진 트랜지스터를 구현할 수 있다.
도 4는 본 발명의 다른 실시예에 따라 제조된 쇼트키 배리어 트랜지스터의 구조를 개략적으로 보여주는 단면도이며, 도 5는 도 4의 Ⅴ-Ⅴ 선단면도이다.
도 4 및 도 5를 함께 참조하면, 기판(300) 상에 핀(fin) 타입 채널(310)이 형성되고, X방향에서, 채널(310)의 양측에 각각 소스(321) 및 드레인(322)이 형성되어 있다. Y 방향에서, 채널(310)의 3면 상에는 게이트 산화물(330) 및 게이트 전극(340)이 적층되어 있다.
기판(300)은 실리콘 기판이 사용된다.
채널(310)은 그 폭(W6, W7)이 좁게, 예컨대 45 nm 이하로 형성될 수 있다. 채널(310)은 기판(300)을 패터닝하여 형성될 수 있으므로, 채널(310) 물질은 기판(300)과 일체형으로 형성된다. 게이트 산화물(330) 및 게이트 전극(340)은 채널(310)의 3면을 포위하면서 형성되며, 따라서 채널(310)과 게이트 전극(340)의 접촉면적이 증가될 수 있다.
소스(321) 및 드레인(322)은 기판(300) 상에 금속 스트립을 형성한 후, 기판(300)을 열처리하여 상기 금속 스트립의 금속의 확산에 의해 형성된 금속 실리사이드이며, 열처리 과정에서 소스(321) 및 드레인(322)은 채널(310)과 쇼트키 배리어를 형성한다. 소스(321) 및 드레인(322)은 높은 일함수(work function)을 갖는 IrSi, PtSi,Pt2Si, Pd2Si, 중간 일함수를 갖는 RuSi, NiSi, CoSi2, WSi2, CrSi2, MoSi2, 낮은 일함수를 갖는 VSi2, ZrSi2, HfSi, TaSi2, TiSi2 등으로 형성될 수 있다. 높은 일함수를 갖는 금속 실리사이드는 p-MOS 트랜지스터, 낮은 일함수를 갖는 금속 실리사이드는 n-MOS 트랜지스터, 그리고 중간 일함수를 갖는 금속 실리사이드 은 n-MOS 트랜지스터 또는 p-MOS 트랜지스터에 선택적으로 사용될 수 있다.
상기 금속 실리사이드 및 쇼트키 배리어의 형성을 위한 열처리는 게이트 산화물(330) 및 게이트 전극(340)를 형성하기 전에 할 수 있으므로, 게이트 산화물(330) 및 게이트 전극(340)은 열에 약한 물질인 high-k 물질과, 금속도 사용할 수 있다. 또한, 상기 금속 실리사이드 및 쇼트키 배리어의 형성을 위한 열처리를 게이트 산화물(330) 및 게이트 전극(340)을 형성한 후 형성하더라도 낮은 온도에서 수행하기 때문에 게이트 산화물(330) 및 게이트 전극(340)로 high-k 물질과, 금속을 사용할 수 있다.
게이트 산화물(330)로는 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등이 사용될 수 있다.
게이트 전극(340)으로는, pMOS 트랜지스터 제조시 TiAlN, MoN, TaCN 등을, nMOS 트랜지스터 제조시 W2N, TaSiN, TaN, WC 등을 사용할 수 있다.
본 발명의 트랜지스터는 게이트 및 채널의 길이 감소에 따라 함께 크기가 감소되는 소스(321) 및 드레인(322)을 금속 실리사이드로 형성함으로써 이들의 크기 감소로 인한 저항 증가를 줄일 수 있다.
또한, 쇼트키 배리어를 형성하고, 게이트를 금속으로 형성함으로써 저전력/고속화를 실현할 수 있다.
도 6a 내지 도 6d는 본 발명에 따른 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
도 6a를 참조하면, 실리콘 기판(400) 상에 금속층을 증착한 후, 상기 금속층을 패터닝하여 제1폭(W8)의 채널형성영역의 양측에 각각 제2폭(W9)을 가진 금속 스트립(420)을 형성한다. 금속 스트립(420)은 Ir, Pd, Pt, Ru, Ni, Co, W, Cr, Mo, V, Zr, Hf, Ta, Ti 등을 사용할 수 있다. 상기 한 쌍의 금속 스트립(420)은 서로 평행하게 형성된다.
기판(400)을 비교적 낮은 온도, 예컨대 450~600 ℃에서의 대략 10초 정도 열처리하여 금속 스트립(420)의 금속을 기판(400)에 확산시켜서 기판(400)의 표면에 금속 실리사이드(420')를 형성한다.
도 6b를 참조하면, 금속 스트립(420)을 산(acid) 처리하여 제거하면, 기판(400)에는 금속 실리사이드들(420')이 형성되며, 금속 실리사이드(420') 사이에 핀(fin) 형상의 채널형성부(412)가 형성된다. 금속 실리사이드(420')는 채널형성부(412) 사이에 쇼트키 배리어를 형성한다. 금속 실리사이드(420')는 소스 형성부 및 드레인 형성부이다.
금속 실리사이드(420')는 금속 스트립(420)의 금속에 따라서, 높은 일함수(work function)를 갖는 IrSi, PtSi, Pt2Si, Pd2Si, 중간 일함수를 갖는 RuSi, NiSi, CoSi2, WSi2, CrSi2, MoSi2, 낮은 일함수를 갖는 VSi2, ZrSi2, HfSi, TaSi2, TiSi2 등이 형성된다. 높은 일함수를 갖는 금속 실리사이드(420')는 p-MOS 트랜지스터에, 낮은 일함수를 갖는 금속 실리사이드는 n-MOS 트랜지스터에, 그리고 중간 일함수를 갖는 금속 실리사이드는 n-MOS 트랜지스터 또는 p-MOS 트랜지스터에 선택적 으로 사용될 수 있다.
도 6c를 참조하면, 핀(410)의 길이방향(Y방향)에 직교하는 방향(X방향)으로 미도시된 마스크를 사용하여 채널형성부(412) 및 금속 실리사이드(420')를 식각하여 채널(410)과 소스(421) 및 드레인(422)을 형성한다. 본 발명에서는 채널형성부(412)의 길이방향(Y방향)과 직교하는 방향으로 패터닝을 하기 때문에 정밀하게 채널(410)과 소스(421) 및 드레인(422)을 형성할 수 있다. 예컨대, 작은 폭(W8, W10), 예컨대 45 nm 이하의 폭을 갖는 채널(410)과 소스(421) 및 드레인(422)를 형성할 수 있다.
도 6d를 참조하면, 기판(400) 상에 채널(410), 소스(421) 및 드레인(422)을 덮는 게이트 산화물층(430)을 증착하고, 이어서, 게이트 산화물층(430) 상에 게이트 금속층(미도시)을 증착한다. 이어서, 게이트 금속층을 패터닝하여 게이트 전극(440)을 형성한다. 게이트 산화물층(430) 및 게이트 전극(440)은 채널(410)의 노출된 3면을 모두 덥게 형성된다(도 5 참조).
게이트 산화물층(430)은 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등으로 형성될 수 있다.
게이트 금속층으로는, pMOS 트랜지스터 용으로 TiAlN, MoN, TaCN 등을, nMOS트랜지스터 용으로 W2N, TaSiN, TaN, WC 등을 사용하여 형성될 수 있다.
소스(421) 및 드레인(422)과, 게이트 전극(440)에 연결되는 전극패드들(미도시)의 형성방법은 일반적인 반도체 공정을 사용하며, 상세한 설명은 생략한다.
본 발명에 다른 실시예에 따른 트랜지스터의 제조방법은 제1마스크로 채널형성부와 소스 및 드레인 형성부를 패터닝한 후, 제1마스크와 직교하는 방향으로 제2 마스크를 사용하여 채널과 소스 및 드레인을 형성하므로 정렬오차가 생기지 않는다. 또한, 소스 및 드레인을 게이트 보다 먼저 형성하므로, 쇼트키 배리어를 형성하기 위한 열처리를 게이트 보다 먼저 수행할 수 있으므로 고온에 약한 물질도 게이트 물질로 사용할 수 있으므로, 게이트의 제어성을 향상시킨 쇼트 채널을 가진 트랜지스터를 구현할 수 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따라 제조된 쇼트키 배리어 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
도 2는 도 1의 Ⅱ-Ⅱ 선단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
도 4는 본 발명의 다른 실시예에 따라 제조된 쇼트키 배리어 트랜지스터의 구조를 개략적으로 보여주는 단면도이다.
도 5는 도 4의 Ⅴ-Ⅴ 선단면도이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
Claims (15)
- 기판 상에 소정 깊이로 서로 나란한 소스 형성부 및 드레인 형성부를 위한 한 쌍의 캐버티와 상기 캐버티들 사이에 핀(fin) 형상의 채널형성부를 형성하는 제1 단계;상기 캐버티를 금속으로 채우는 제2 단계;상기 채널 형성부의 길이방향에 대해서 직교하는 방향으로 상기 채널 형성부, 상기 소스 형성부, 상기 드레인 형성부를 패터닝하여 채널, 소스 및 드레인을 형성하는 제3 단계;상기 기판 상에서, 상기 소스, 상기 드레인, 상기 채널을 덮는 게이트 산화물층 및 게이트 금속층을 순차적으로 형성하는 제4 단계; 및상기 게이트 금속층을 패터닝하여 상기 채널층 상에 게이트 전극을 형성하는 제5 단계;를 구비하며,상기 제2 단계 내지 상기 제5 단계 중 어느 한 단계에서 상기 기판을 열처리하여 쇼트키 배리어를 형성하는 단계를 포함하는 쇼트키 배리어 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 열처리는 450~600 ℃에서 수행하는 쇼트키 배리어 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 채널은 적어도 하나의 폭이 45 nm 이하로 형성되는 쇼트키 배리어 트랜지스터 제조방법.
- 제 3 항에 있어서, 상기 제5 단계는,상기 길이방향으로 상기 채널의 3면을 덮는 상기 게이트 금속을 형성하는 쇼트키 배리어 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 기판은,실리콘 기판, III-V족 반도체 기판, II-VI 족 반도체 기판, 에피텍셜 성장된 SiGe 기판 중 선택된 기판인 쇼트키 배리어 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 소스 및 상기 드레인은, Ni, Pd, Pt, Ir, Rh, Co, W, Mo, Ta, Ti, Er 으로 이루어진 그룹 중 선택된 금속으로 형성된 쇼트기 배리어 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 산화물은 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 로 이루어진 그룹 중 선택된 산화물로 형성된 쇼트키 배리어 트랜지스터 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 전극은 TiAlN, MoN, TaCN, W2N, TaSiN, TaN, WC 로 이루어진 그룹 중 선택된 물질로 형성된 쇼트기 배리어 트랜지스터 제조방법.
- 실리콘 기판 상에 금속층을 형성하는 제1 단계;상기 금속층을 패터닝하여 채널형성부의 양측에 서로 평행한 금속 스트립을 형성하는 제2 단계;상기 기판을 열처리하여 상기 금속 스트립 하부에 금속 실리사이드층인 소스 형성부 및 드레인 형성부를 형성하는 제3 단계;상기 금속 스트립을 제거하는 제4 단계;상기 채널 형성부의 길이방향에 대해서 직교하는 방향으로 상기 채널 형성부, 상기 소스 형성부, 상기 드레인 형성부를 패터닝하여 채널, 소스 및 드레인을 형성하는 제5 단계;상기 기판 상에서, 상기 소스, 상기 드레인, 상기 채널을 덮는 게이트 산화물층 및 게이트 금속층을 순차적으로 형성하는 제6 단계; 및상기 게이트 금속층을 패터닝하여 상기 채널층 상에 게이트 전극을 형성하는 제7 단계;를 구비하는 쇼트키 배리어 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 열처리는 450~600 ℃에서 수행하는 쇼트키 배리어 트랜지스터 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,상기 채널은 적어도 하나의 폭이 45 nm 이하로 형성되는 쇼트키 배리어 트랜지스터 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서, 상기 제7 단계는,상기 길이방향으로 상기 채널의 3면을 덮는 상기 게이트 금속을 형성하는 쇼트키 배리어 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 소스 및 상기 드레인은, IrSi, PtSi,Pt2Si, Pd2Si, RuSi, NiSi, CoSi2, WSi2, CrSi2, MoSi2, VSi2, ZrSi2, HfSi, TaSi2, TiSi2 로 이루어진 그룹 중 선택된 물질로 형성된 쇼트기 배리어 트랜지스터 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,상기 게이트 산화물은 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 로 이루어진 그룹 중 선택된 산화물로 형성된 쇼트키 배리어 트랜지스터 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서, 상기 게이트 금속은 TiAlN, MoN, TaCN, W2N, TaSiN, TaN, WC 으로 이루어진 그룹 중 선택된 물질로 형성된 쇼트기 배리어 트랜지스터 제조방법.
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