CN103515223A - FinFET制造方法 - Google Patents

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Abstract

本发明提供一种FinFET制造方法，通过在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前或之后，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火，消除鳍片中硅的悬挂键，减少鳍片界面处感生带隙态或氧空位，改善高k介质层中费米能级钉扎问题，平滑鳍片界面，从而减少高k介质层中的缺陷数量，抑制电荷陷阱影响，改善阈值电压漂移，提高FinFET器件的性能。

Description

FinFET制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种FinFET制造方法。
背景技术
MOSFET（金属氧化半导体场效应晶体管）是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此便使亚阀值漏电（Subthrehhold leakage）现象更容易发生。
鳍式场效晶体管（Fin Field effect transistor，FinFET）是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅（SOI）基片上形成，包括狭窄而孤立的硅条（即垂直型的沟道结构，也称鳍片），鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
如图1所示，现有技术中一种FinFET器件的结构，包括：衬底10、直立于所述衬底10上的鳍片以及围绕在鳍片两侧及上方的导电栅极结构14，所述鳍片包括源极11、漏极12、鳍型沟道区13；所述导电栅极结构14通常围绕在鳍型沟道区13两侧及上方的栅介质层和栅极层（未图示）。其中，源极11、漏极12与鳍型沟道区13，是通过图案化覆盖于SOI衬底电介质层上的应变硅层以及离子注入工艺获得，所述鳍型沟道区13的厚度极薄，且其凸出的三个面均为受控面，受到栅极的控制，可以构造出全耗尽结构，彻底切断沟道的导电通路。
随着半导体技术的不断发展，FinFET的特征尺寸不断缩小，栅极结构14的栅介质层（一般为SiO2或SiON）厚度已小至nm数量级，受隧道效应影响，栅极结构14的漏电流非常显著，严重影响了器件的稳定性和可靠性。高k介质材料取代SiO2或SiON制造栅介质层，能够在保持和增大栅极电容的同时，使得栅介质层仍能保持足够的物理厚度来限制隧道效应，减小漏电流。
但是现有技术中这种使用高k介质材料（例如Hf）形成的栅介质层与鳍型沟道区13的硅的键合性能较差，栅介质层与鳍型沟道区13的硅的界面处感生带隙态或氧空位，产生高k介质层中费米能级钉扎问题，使得鳍型沟道区13的硅界面不平整，从而增加高k介质层与栅极层堆叠的栅极结构14中的缺陷数量，使其遭受严重的电荷陷阱影响，产生阈值电压漂移，降低FinFET器件的性能。
发明内容
本发明的目的在于提供一种FinFET制造方法，可以有效改善鳍型沟道区界面，降低高k介质层中的缺陷数量，提高器件性能。
为解决上述问题，本发明提出一种FinFET制造方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成外延层；
在所述半导体衬底上形成用于制造FinFET鳍片的图案化的掩膜层；
以所述图案化的掩膜层为掩膜，刻蚀所述外延层至所述半导体衬底顶部，形成直立于所述半导体衬底上的鳍片；
去除所述图案化的掩膜层；
形成围绕所述鳍片两侧和上方的高k栅介质层；
形成围绕在所述高k栅介质层外表面的栅极层；
其中，在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前或之后，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火。
进一步的，所述外延层的材质为硅、锗掺杂硅或碳掺杂硅。
进一步的，所述外延层的厚度为1nm~10nm。
进一步的，所述外延层通过外延生长方式形成，外延生长的温度为700℃~800℃。
进一步的，所述惰性气体包括氦、氖、氩、氪、氙和氡中的至少一种。
进一步的，对所述鳍片进行退火的气体流量为0.1slm~10slm，温度为700℃~800℃。
进一步的，在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前，还形成围绕所述鳍片两侧和上方的氧化硅层或氮氧化层。
进一步的，所述图案化的掩膜层为氮化硅。
进一步的，所述鳍片包括源区、漏区以及位于源区和漏区之间的鳍型沟道区，所述高k栅介质层围绕在所述鳍型沟道区的两侧和上方。
与现有技术相比，本发明提供的FinFET制造方法，通过在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前或之后，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火，消除鳍片中硅的悬挂键，减少鳍片界面处感生带隙态或氧空位，改善高k介质层中费米能级钉扎问题，平滑鳍片界面，从而减少高k介质层中的缺陷数量，抑制电荷陷阱影响，改善阈值电压漂移，提高FinFET器件的性能。
附图说明
图1是现有技术的一种FinFET立体结构示意图；
图2是本发明具体实施例的FinFET制造方法流程图；
图3A至3D是本发明具体实施例的FinFET制造方法中的器件结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的FinFET制造方法作进一步详细说明。
如图2所示，本发明提供一种FinFET制造方法，包括以下步骤：
S21，提供一半导体衬底，在所述半导体衬底上形成外延层；
S22，在所述半导体衬底上形成用于制造FinFET鳍片的图案化的掩膜层；
S23，以所述图案化的掩膜层为掩膜，刻蚀所述外延层至所述半导体衬底顶部，形成直立于所述半导体衬底上的鳍片。
S24，去除所述图案化的掩膜层；
S25，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火
S26，形成围绕所述鳍片两侧和上方的高k栅介质层；
S27，形成围绕在所述高k栅介质层外表面的栅极层。
请参考图3A，在步骤S21中，提供的半导体衬底300可以为硅衬底，在所述半导体衬底300上形成外延层301，该外延层301的材质可以为硅、锗掺杂硅或碳掺杂硅，可以采用外延生长的方式形成，生长温度为700℃~800℃，厚度为1nm~10nm。本步骤中的半导体衬底300也可以是绝缘体上硅衬底，包括基底层和替代外延层的绝缘体上硅，向绝缘体上硅中进行锗或碳的离子注入，可以获得锗掺杂硅或碳掺杂硅的外延层301。
请继续参考3A，在步骤S22中，在所述外延层301上沉积掩膜层，并刻蚀所述掩膜层，形成用于后续刻蚀FinFET鳍片的图案化的掩模层302。所述图案化的掩膜层302可以为氮化硅。
请参考图3B，在步骤S23中，以图案化的掩模层302为掩膜，刻蚀所述外延层301至所述半导体衬底300顶部，形成直立于所述半导体衬底300上的鳍片301a。所述鳍片301a包括源区、漏区以及位于源区和漏区之间的鳍型沟道区（未图示，可参考图1）。
请继续参考图3B，在步骤S24中，去除所述图案化的掩膜层302。
请继续参考图3B，在步骤S25中，在重氢（D2）和惰性气体的混合气氛围中对所述鳍片301a进行退火，优选的，所述惰性气体包括氦、氖、氩、氪、氙和氡中的至少一种；对所述鳍片进行退火的气体流量为0.1slm~10slm，温度为700℃~800℃。该退火工艺可以使得重氢与鳍片301a中的硅反应，形成Si-H或Si-D键，进而消除Si悬挂键，使鳍片界面平滑，同时可以抑制后续高K介质层与鳍片界面处感生带隙态或氧空位，改善后续形成的高k介质层中费米能级钉扎问题，从而减少高k介质层中的缺陷数量，抑制电荷陷阱影响，改善阈值电压漂移，提高FinFET器件的性能。
请参考图3C，在步骤S26中，可以通过CVD等方法形成围绕所述鳍片301a两侧和上方的高k栅介质层303。优选的，在形成围绕所述鳍片两侧和上方的高k栅介质层303之前，先形成围绕所述鳍片301a两侧和上方的氧化硅层或氮氧化层（未图示）。高k栅介质层303和氧化硅（或氮氧化硅）形成堆叠的栅介质层，同时氧化硅层或氮氧化层作为过渡层，一方面与鳍片的硅具有较好的界面结合性能，另一方面可以增加栅介质层的有效厚度，提高栅介质层与鳍片的界面质量，减小漏电流。
请参考3D，在步骤S27中，继续在所述高k栅介质层303外表面沉积多晶硅或金属材料，形成围绕在高k栅介质层303外表面的栅极层304。本实施例中，栅极层304和高k栅介质层303共同形成了围绕在鳍片301a的鳍型沟道区的两侧和上方的导电栅极结构。其他实施例中，栅极层304、高k栅介质层303和氧化硅（或氮氧化硅）共同形成了围绕在鳍片301a的鳍型沟道区的两侧和上方的导电栅极结构。
在本发明的其他实施例中，步骤S25和S26可以对调，即先形成围绕在所述鳍片两侧和上方的高K介质层，再对鳍片进行重氢和惰性气体氛围中的退火工艺，同样也可以消除鳍片中硅的悬挂键，使鳍片界面平滑，同时可以抑制后续高K介质层与鳍片界面处感生带隙态或氧空位，改善后续形成的高k介质层中费米能级钉扎问题，从而减少高k介质层中的缺陷数量，抑制电荷陷阱影响，改善阈值电压漂移，提高FinFET器件的性能。
综上所述，本发明提供的FinFET制造方法，通过在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前或之后，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火，消除鳍片中硅的悬挂键，减少鳍片界面处感生带隙态或氧空位，改善高k介质层中费米能级钉扎问题，平滑鳍片界面，从而减少高k介质层中的缺陷数量，抑制电荷陷阱影响，改善阈值电压漂移，提高FinFET器件的性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种FinFET制造方法，包括：
提供一半导体衬底，在所述半导体衬底上形成外延层；
在所述半导体衬底上形成用于制造FinFET鳍片的图案化的掩膜层；
以所述图案化的掩膜层为掩膜，刻蚀所述外延层至所述半导体衬底顶部，形成直立于所述半导体衬底上的鳍片；
去除所述图案化的掩膜层；
形成围绕所述鳍片两侧和上方的高k栅介质层；
形成围绕在所述高k栅介质层外表面的栅极层；
其特征在于，在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前或之后，在重氢和惰性气体的混合气氛围中对所述鳍片进行退火。
2.如权利要求1所述的FinFET制造方法，其特征在于，所述外延层的材质为硅、锗掺杂硅或碳掺杂硅。
3.如权利要求1或2所述的FinFET制造方法，其特征在于，所述外延层的厚度为1nm~10nm。
4.如权利要求1或2所述的FinFET制造方法，其特征在于，所述外延层通过外延生长方式形成，外延生长的温度为700℃~800℃。
5.如权利要求1所述的FinFET制造方法，其特征在于，所述惰性气体包括氦、氖、氩、氪、氙和氡中的至少一种。
6.如权利要求1所述的FinFET制造方法，其特征在于，对所述鳍片进行退火的气体流量为0.1slm~10slm，温度为700℃~800℃。
7.如权利要求1所述的FinFET制造方法，其特征在于，在形成围绕所述鳍片两侧和上方的高k栅介质层的步骤之前，还形成围绕所述鳍片两侧和上方的氧化硅层或氮氧化层。
8.如权利要求1所述的FinFET制造方法，其特征在于，所述图案化的掩膜层为氮化硅。
9.如权利要求1所述的FinFET制造方法，其特征在于，所述鳍片包括源区、漏区以及位于源区和漏区之间的鳍型沟道区，所述高k栅介质层围绕在所述鳍型沟道区的两侧和上方。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952810A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106981414A (zh) * 2017-03-30 2017-07-25 武汉新芯集成电路制造有限公司 晶圆表面的键合方法及半导体器件
CN107293489A (zh) * 2016-04-05 2017-10-24 中芯国际集成电路制造(上海)有限公司 改善鳍式场效应管性能的方法
CN107516631A (zh) * 2016-06-15 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107731833A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
CN107919283A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN108400115A (zh) * 2017-02-04 2018-08-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN110648971A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200525749A (en) * 2004-01-30 2005-08-01 Taiwan Semiconductor Mfg Methods and structures for planar and multiple-gate transistors formed on SOI
CN1716542A (zh) * 2004-04-16 2006-01-04 台湾积体电路制造股份有限公司 在半导体装置的多栅极晶体管上形成栅极电极的方法
CN1894800A (zh) * 2003-12-18 2007-01-10 精工爱普生株式会社 半导体器件、电子器件及电子设备
CN101038879A (zh) * 2006-03-17 2007-09-19 株式会社东芝 半导体器件及其制造方法
US20090162983A1 (en) * 2007-12-24 2009-06-25 Samsung Electronics Co., Ltd. Method of fabricating schottky barrier transistor
CN102486999A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 栅极氧化层的形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1894800A (zh) * 2003-12-18 2007-01-10 精工爱普生株式会社 半导体器件、电子器件及电子设备
TW200525749A (en) * 2004-01-30 2005-08-01 Taiwan Semiconductor Mfg Methods and structures for planar and multiple-gate transistors formed on SOI
CN1649171A (zh) * 2004-01-30 2005-08-03 台湾积体电路制造股份有限公司 在soi上形成平面多栅极晶体管结构和其方法
CN1716542A (zh) * 2004-04-16 2006-01-04 台湾积体电路制造股份有限公司 在半导体装置的多栅极晶体管上形成栅极电极的方法
CN101038879A (zh) * 2006-03-17 2007-09-19 株式会社东芝 半导体器件及其制造方法
US20090162983A1 (en) * 2007-12-24 2009-06-25 Samsung Electronics Co., Ltd. Method of fabricating schottky barrier transistor
CN102486999A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 栅极氧化层的形成方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952810A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107293489A (zh) * 2016-04-05 2017-10-24 中芯国际集成电路制造(上海)有限公司 改善鳍式场效应管性能的方法
CN107516631A (zh) * 2016-06-15 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107516631B (zh) * 2016-06-15 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN107919283A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN108400115A (zh) * 2017-02-04 2018-08-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN106981414A (zh) * 2017-03-30 2017-07-25 武汉新芯集成电路制造有限公司 晶圆表面的键合方法及半导体器件
CN107731833A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
CN110648971A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件
CN110648971B (zh) * 2018-06-27 2022-03-04 台湾积体电路制造股份有限公司 制造半导体器件的方法以及半导体器件
TWI786298B (zh) * 2018-06-27 2022-12-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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