CN102339859A

CN102339859A - Mos晶体管及其形成方法

Info

Publication number: CN102339859A
Application number: CN2010102335764A
Authority: CN
Inventors: 朱慧珑; 尹海洲; 骆志炯
Original assignee: Institute of Microelectronics of CAS; Beijing NMC Co Ltd
Current assignee: Institute of Microelectronics of CAS; Beijing Naura Microelectronics Equipment Co Ltd
Priority date: 2010-07-16
Filing date: 2010-07-16
Publication date: 2012-02-01
Anticipated expiration: 2030-07-16
Also published as: CN102339859B

Abstract

一种MOS晶体管及其形成方法，其中，所述形成方法包括：提供半导体衬底；在半导体衬底的器件层表面形成栅堆叠；在对着栅堆叠位置的器件层和绝缘层分别形成MOS晶体管的沟道区以及绝缘层；在所述沟道区和绝缘层的两侧形成籽晶侧墙；在籽晶侧墙两侧外延形成外延薄膜并对其进行非晶化处理；还包括：在外延薄膜和栅堆叠表面形成应力层，相应地，本发明还提供一种MOS晶体管。本发明的MOS晶体管通过采用所述应力层作为沟道区的应变的一个来源，在退火的时候，所述应力层中的的应力会施加到器件层的两侧，从而进一步增大沟道区的应力，并且本发明通过采用绝缘体上硅以及籽晶侧墙来阻止外延薄膜晶化过程中产生的缺陷进入沟道区。

Description

MOS晶体管及其形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种MOS晶体管及其形成方法。

背景技术

随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到50nm之下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善沟道区的应力，从而提高载流子的迁移率，提高器件的性能。

具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应力或者单轴应变，从而增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过在MOS管的栅极下沟道处的硅原子的间距改变，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，而运行速度则会得到提升。比如，对于n型MOSFET来说，增大栅极下沟道处的硅原子的间距，对于p型MOSFET来说，减小栅极下沟道处的硅原子的间距。

比如现有技术公开了一种在沟道区具有高应力的MOSFET及其制造方法，通过蚀刻选择性地去除源和漏延伸区，并且在半导体衬底上生长所述源和漏延伸区中的嵌入的应力产生材料，仅须在源和漏的延伸区中生长嵌入的应力产生材料，或者在源和漏延伸区和重掺杂源和漏区中生长嵌入的应力产生材料，从而提高沟道区的应力，提高器件性能。

然而采用该方式形成的MOSFET，由于应力产生材料仅位于源极和漏极的延伸区或重掺杂源极和漏极区中，其所能引起沟道区的晶格变形比较有限，对沟道区的应变影响较为有限；而且在上述技术中，其半导体衬底的纵向漏电流较高。

因此，需要一种新的MOS晶体管的形成方法，以便增大沟道区的应变和提高载流子速度。

发明内容

本发明解决的问题是提供一种沟道区具有加强应变的MOS晶体管及其形成方法，可以提高沟道区载流子的速度以提高器件响应速度，并且器件的漏电流较小。

为解决上述问题，本发明提供一种MOS晶体管，包括：半导体衬底，所述半导体衬底包括基底、依次位于基底上的绝缘层和器件层；位于器件层表面的栅堆叠、及位于栅堆叠两侧的第一栅极侧墙，位于栅堆叠下方的器件层构成MOS晶体管的沟道区；位于所述绝缘层两侧的籽晶侧墙；位于所述沟道区和籽晶侧墙两侧的源极区和漏极区，所述源极区和漏极区为外延薄膜依次经过非晶化处理和退火处理形成，在退火处理过程中，所述外延薄膜产生晶化，在晶化过程中产生的缺陷和位错在外延薄膜内延伸并停止于籽晶侧墙，并且，所述外延薄膜、栅堆叠以及第一栅极侧墙表面形成有应力层，所述应力层内的应力在退火过程中传递至所述沟道区的两侧。

对于n型MOS晶体管，对于n型MOS晶体管，所述应力层具有拉应力；对于p型MOS晶体管，所述应力层具有压应力。

优选地，所述籽晶侧墙由SiGe、Si或Si:C形成；所述籽晶侧墙可以进一步覆盖所述沟道区的临近绝缘层部分。

优选地，所述半导体衬底为SOI衬底，所述绝缘层为SOI衬底中的掩埋绝缘层，所述器件层为SOI衬底中的顶层半导体。

优选地，所述外延薄膜上、所述第一栅极侧墙的两侧还形成有第二栅极侧墙。

相应地，本发明还提供一种MOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括基底、依次位于基底上的绝缘层和器件层；在器件层表面形成栅堆叠、及位于栅堆叠两侧的第一栅极侧墙；刻蚀位于所述第一栅极侧墙两侧的半导体衬底至所述基底露出，栅堆叠下方的器件层形成MOS晶体管的沟道区；在刻蚀后的绝缘层的两侧形成籽晶侧墙，所述籽晶侧墙覆盖所述绝缘层的两侧；在籽晶侧墙两侧外延形成外延薄膜；对所述外延薄膜进行非晶化处理；在外延薄膜、栅堆叠以及第一栅极侧墙表面形成应力层；进行退火，所述外延薄膜形成源极区和漏极区，并且所述应力层内的应力传递到沟道区的两侧，而且进行退火时，所述源极区和漏极区由于晶化产生的缺陷和位错延伸并停止于所述籽晶侧墙；去除所述应力层。

对于n型MOS晶体管，所述应力层具有拉应力；对于p型MOS晶体管，所述应力层具有压应力。

优选地，所述籽晶侧墙由SiGe、Si或Si:C形成；所述退火温度可以为900～1100℃。

优选地，在形成籽晶侧墙时，所述籽晶侧墙进一步覆盖所述沟道区的临近绝缘层部分。

优选地，在籽晶侧墙两侧外延形成外延薄膜之后，还包括在所述外延薄膜上、所述第一栅极侧墙两侧形成第二栅极侧墙。

其中，所述非晶化处理步骤可以包括：将Ge、Xe或者Si的原子或者原子团注入外延薄膜内。

优选地，所述半导体衬底为SOI。

与现有技术相比，上述技术方案具有以下优点：通过在外延薄膜和栅堆叠表面形成应力层，将所述应力层作为沟道区的应变的第二来源，这样在对外延薄膜进行退火的时候，所述应力层中的应力会施加到器件层的两侧，从而进一步增大沟道区的应力。

可选地，本技术方案可以采用绝缘体上硅作为半导体衬底，所述绝缘体上硅的埋氧层作为绝缘层，所述埋氧层为二氧化硅，并且由于在绝缘层和沟道区两侧具有籽晶侧墙，并且在沟道区下方具有二氧化硅作为绝缘层，在对外延薄膜进行退火处理中，所述籽晶侧墙以及沟道区下方的埋氧层能够阻挡外延薄膜在晶化过程产生的缺陷和位错扩散入沟道区，即，所述缺陷和位错会在退火过程中沿外延生长的方向延伸，并停止于籽晶侧墙，从而进一步不会进入沟道区，造成器件的漏电流。

本技术方案还通过在第一栅极侧墙两侧形成第二栅极侧墙，所述第二栅极侧墙能够进一步保护位于第一栅极侧墙正下方的结构不会在后续的工艺中破坏。

本技术方案可以采用绝缘体上硅作为半导体衬底，所述绝缘体上硅的埋氧层作为绝缘层，所述埋氧层为二氧化硅，基本上无掺杂的杂质，因此无需在沟道区和绝缘层之间加入隔离层，即器件层和埋氧层之间直接接触。

附图说明

图1是本发明的一个实施例的形成MOS晶体管的方法流程示意图；

图2至图10是本发明的一个实施例的形成MOS晶体管的方法的剖面结构示意图。

具体实施方式

本发明通过在外延薄膜和栅堆叠表面形成应力层，将所述应力层作为沟道区的应变的一个来源，这样在对外延薄膜进行退火的时候，所述应力层中的应力会施加到器件层的两侧，从而进一步增大沟道区的应力。

为此，本发明的发明人提出一种MOS晶体管的形成方法，请参考图1，包括：

执行步骤S101，提供半导体衬底，所述半导体衬底包括基底、依次位于基底上的绝缘层和器件层；执行步骤S102，在器件层表面形成栅堆叠、及位于栅堆叠两侧的第一栅极侧墙；执行步骤S103，刻蚀位于所述第一栅极侧墙两侧的半导体衬底至所述基底露出，栅堆叠下方的器件层形成MOS晶体管的沟道区；执行步骤S104，在刻蚀后的绝缘层的两侧形成籽晶侧墙，所述籽晶侧墙覆盖所述绝缘层的两侧；执行步骤S105，在籽晶侧墙两侧外延形成外延薄膜；执行步骤S106，对所述外延薄膜进行非晶化处理；执行步骤S107，在外延薄膜、栅堆叠以及第一栅极侧墙表面形成应力层；执行步骤S108，进行退火，所述外延薄膜形成源极区和漏极区，并且所述应力层内的应力传递到沟道区的两侧，并且进行退火时，所述源极区和漏极区由于晶化产生的缺陷和位错延伸并停止于所述籽晶侧墙；执行步骤S109，去除所述应力层。

图2至图7为本发明一个实施例的形成MOS晶体管的剖面结构示意图，以下将参照这些附图对根据本发明实施例的各个步骤以及由此得到的半导体器件予以详细说明。

参考图2，提供半导体衬底，所述半导体衬底包括基底100、依次位于基底100上的绝缘层110和器件层120。所述器件层120包括隔离结构101，用于对不同半导体器件之间进行横向隔离，隔离结构101之外的区域为有源区102，用于形成半导体器件。

作为一个实施例，所述半导体衬底为绝缘体上半导体(Semiconductor-on-Insulater，SOI)，更进一步优化地，本发明采用的绝缘体上半导体为绝缘体上硅，如采用注氧隔离(SIMOX)方式形成的基底-埋氧层-顶层硅的三明治结构，即器件层120和绝缘层110之间直接接触。

在其他实施例中，所述半导体衬底还可以为在硅基衬底上采用淀积工艺依次形成绝缘层、器件层，所述绝缘层材料为氧化硅、氮化硅或者氮氧化硅，所述器件层还可以通过外延或者键合工艺形成，所述器件层可以选择单晶硅、外延硅、或者外延锗硅。

所述半导体衬底内形成有隔离结构101，用于半导体器件之间的横向隔离。所述隔离结构101可以采用浅沟槽隔离(STI)、场氧化(FOX)、或者局部氧化(LOCOS)。形成所述隔离结构101的方式为公知技术，在此不再详述。

参考图3，在器件层表面形成栅堆叠，所述栅堆叠依次包括位于器件层120上的栅介质层130和栅电极层140，接着，在所述栅堆叠两侧形成第一栅极侧墙160。

具体地，所述栅介质层130的材料可以为普通的SiO₂，进一步优选为高k介质材料，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的任一种或多种，或者是其他介质材料。采用不同的材料，所述栅介质层130的形成工艺可能不同，本领域技术人员根据材料可以选择合适的方法。

如果采用普通的SiO₂，则栅电极一般采用多晶硅。如果采用高k介质材料，所述栅电极层140可以为Ti、Co、Ni、Al、W或合金，或者是其他导电材料。进一步优化地，所述栅电极140为金属和多晶硅的叠层结构。

进一步地，还可以在所述栅电极140上形成保护层150，作为刻蚀形成栅电极层140过程中的硬掩膜，以便提高栅电极层140形成质量，且所述保护层150还可以保护栅电极层140在后续的形成第一栅极侧墙160的刻蚀工艺中不受等离子体损伤，所述保护层150的材料可以选自氧化硅、氮化硅等介质材料，基本上所述保护层150的材料只要满足与栅电极层140和后续形成的第一栅极侧墙160之间的刻蚀选择比较高的要求就可以，这样可以在刻蚀中起到硬掩膜或者保护的作用。

所述第一栅极侧墙160可以为氧化硅、氮化硅中的一种或其组合，比如可以组合成氧化硅-氮化硅-氧化硅(ONO)的结构，形成所述第一栅极侧墙160的方法为公知技术，在此不再赘述。

在形成栅堆叠之后，还可能包括其他步骤，比如在半导体衬底的器件层内进行离子注入，以调节沟道区的掺杂浓度，以便调节形成的MOS晶体管的阈值电压。此步骤由于不是本发明的重点，不再详细叙述。

可选地，可以在半导体衬底内形成轻掺杂源/漏区，具体请参考图4，以上述栅堆叠为掩膜，向半导体衬底内进行离子注入，在半导体衬底的器件层120内形成轻掺杂源/漏区121，对于pMOS管，轻掺杂源/漏区12的注入的离子为p型，如B；对于nMOS管，轻掺杂源/漏区12的注入的离子为n型，比如可以为P或As。

再进一步地，还可以在半导体衬底内进行晕环(Halo)注入，以便在栅堆叠下方的器件层内形成晕环注入区，晕环(Halo)注入的离子通常与沟道区的导电类型相同，即对于pMOS管，晕环注入区注入的离子为n型，如P或As，对于nMOS管，晕环注入区注入的离子为p型，比如可以为B或In。

然后对注入的离子进行退火，以激活注入的离子。

在此特别指出的是，并非所有的MOS晶体管中会采用所述轻掺杂源/漏极和Halo区的结构，所述轻掺杂漏极注入区和晕环注入区是为了改善器件的浅沟道效应。

接下来，要在栅堆叠下方的器件层形成MOS晶体管的沟道区，具体请参照图5，以第一栅极侧墙160和保护层150为掩膜，去除栅堆叠两侧部分的器件层和绝缘层，直至暴露出基底100，保留在栅堆叠位置对应的器件层形成MOS晶体管的沟道区120’，并且，在沟道区120’下留下了绝缘层110’。所述去除器件层和绝缘层的工艺采用选择性刻蚀工艺，利用硅和氧化硅材料的刻蚀速度与氮化硅材料的刻蚀速度具有较大差异的特性进行，选用对硅材料和氧化硅材料刻蚀速度高而对氮化硅材料刻蚀速度低的刻蚀工艺，去除部分顶层硅和部分掩埋氧化层。

参考图6，在所述沟道区120’和绝缘层110’的两侧形成籽晶侧墙170，所述籽晶侧墙170覆盖绝缘层110’，并至少覆盖部分沟道区120’的与所述绝缘层110’相邻部分，所述籽晶侧墙170作为外延形成源极区和漏极区的籽晶。具体地，所述籽晶侧墙170的材料可以选择SiGe、Si:C或Si中的任一种，所述Si:C为掺有C的硅。

优选地，所述籽晶侧墙材料为SiGe，其中Ge的含量为15％～60％。以籽晶侧墙170材料为SiGe为例，对其形成方法做示范性说明：首先，采用淀积工艺在基底100表面、刻蚀后的绝缘层110’和沟道区120’、以及第一栅极侧墙160的侧壁形成非晶SiGe薄膜，所述非晶SiGe薄膜中Ge的质量百分比可以为15％至60％，所述非晶SiGe薄膜厚度为5-15纳米；对所述非晶SiGe薄膜进行退火，形成单晶SiGe薄膜，其中退火可以采用管式炉退火工艺，也可以采用快速退火炉退火工艺；采用等离子体回刻蚀工艺，去除多余的单晶SiGe薄膜，在绝缘层110’以及沟道区120’的临近绝缘层部分的两侧形成籽晶侧墙170。

所述籽晶侧墙170还作为后续外延生长外延薄膜的籽晶层，使得外延薄膜沿这个所述籽晶侧墙170进行生长为晶体结构。

然后，要在籽晶侧墙170两侧外延形成外延薄膜，具体请参照图7，包括：以籽晶侧墙170或者基底为籽晶层进行外延，形成外延薄膜180，直至与沟道区120’表面齐平，当然所述齐平并非非常严格意义上的完全相平，可能稍微有所偏差，但是只要不影响器件的性能就可以，在此不应过分限制本发明的保护范围。

在外延的时候通常会进行掺杂，以便提高外延薄膜180的导电率，这样无需后续进行掺杂。当然，若在外延的时候没有进行掺杂，在预非晶化之后，还包括对外延薄膜180进行掺杂的步骤，所述进行掺杂的工艺可以采用离子注入的方式进行。

此外，若待形成的MOS晶体管为n型，所述外延薄膜180为Si:C，其中C的含量为0.2％～2％；若待形成的MOS晶体管为p型，所述外延薄膜180为SiGe，其中Ge的含量为15％～60％。

若外延薄膜180与籽晶侧墙170的材料不同，将会在外延薄膜180内产生应力，有利于提高沟道区两侧的应变。

然后请参照图8，去除位于栅电极140上的保护层150。

接着，进一步优选地，还可以在所述第一栅极侧墙层160的两侧形成第二栅极侧墙190，所述第二栅极侧墙190用于进一步保护位于第一栅极侧墙层160下方的沟道区120’。所述第二栅极侧墙190可以为氧化硅、氮化硅或者二者的结合，比如所述第一栅极侧墙层160为氮化硅的情况下，所述第二栅极侧墙190可以为氧化硅和氮化硅的组合。需要说明的是，这一步骤为可选步骤，即使不形成第二栅极侧墙190也能够实现本发明。

参照图9，对外延薄膜180进行预非晶化处理，进行预非晶化处理的目的是为了后续对非晶化后的区域进行晶化过程中能够将应力层的应力进行传递至沟道区的两侧。

所述预非晶化处理可以采用离子注入工艺在外延薄膜180内注入粒子打乱其晶格排列，从而实现非晶化，所述注入的粒子比如可以为Ge、Xe或者Si原子或者原子团，使得外延薄膜180进行非晶化。如果采用SOI衬底，所述预非晶化的深度大约为50-70nm，即将外延薄膜的整个深度进行非晶化，如果采用常规的体硅衬底，预非晶化的深度约为100nm。

为了进一步在能够增强沟道区120’内的应变，进而增强在顶层硅120形成的沟道区的载流子的迁移率，本发明的发明人还进一步地在外延薄膜、栅堆叠、以及第一栅极侧墙表面形成应力层200。

所述应力层200的材料与待形成的MOS晶体管的工作时候的沟道区的主要导电类型有关，若为n型，所述应力层200材料可以为氮化硅，所述应力层200内的应力为拉应力。

所述应力层200的材料还可以为SiO₂、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG、BPSG，可以根据所需要形成的MOS晶体管的类型以及调整工艺选择形成压应力或者拉应力的应力层。

进一步地，还可以在形成应力层200之前形成氧化层(未图示)，这一氧化层主要作为刻蚀阻挡层，在刻蚀应力层的时候保护下面的器件。

之后，对外延薄膜进行退火，一方面用于使其内的掺杂离子扩散均匀，另一方面使外延薄膜进行晶化，从而在晶化过程中所述外延薄膜将应力层内的应力传递至沟道区的两侧。经过退火后，形成源极区181、漏极区182。

所述退火可以采用管式退火炉工艺退火或者快速退火炉退火，退火温度为900-1100℃。

本发明在外延薄膜和栅堆叠表面形成了应力层，这样在对外延薄膜进行退火的时候，所述应力层中的应力会随着外延薄膜的晶化过程施加到沟道区的两侧，从而进一步增大沟道区的应力，因此，所述应力层成为沟道区的应变的另一个来源；而且，外延薄膜也会使沟道区两侧产生应变；这样，本发明的沟道区两侧的应变来源具有多种，从而加大了沟道区的应变。此外，本发明由于在绝缘层和沟道区两侧具有籽晶侧墙，而且，本发明采用绝缘体上硅作为半导体衬底，由于所述沟道区下方具有埋氧层，所述埋氧层为二氧化硅，这样在退火过程中，所述籽晶侧墙以及沟道区下方的埋氧层能够阻挡外延薄膜内进行晶化过程中产生的缺陷和位错扩散入沟道区，并且，所述缺陷和位错会在退火过程中沿外延生长的方向在外延薄膜内延伸，停止在所述籽晶侧墙，因而不会进入沟道区，造成器件的漏电流。

本发明采用的是一种应变记忆技术(Stress Memory Technique，SMT)，在改善沟道区应力的同时不会增大器件的漏电流。

然后，参考图10，去除所述应力层200，所述去除工艺可以为等离子体刻蚀工艺或者湿法刻蚀工艺。

随后，还包括在前述结构上的源极区、漏极区和栅电极生成金属硅化物，形成层间介质层，将所述源极区、漏极区和栅电极采用金属塞(plug)引出等步骤，在此不再详述。

基于上述工艺，形成本发明的MOS晶体管，具体请参照图10，包括：

半导体衬底，所述半导体衬底包括基底100、依次位于基底100上的绝缘层110和器件层120；位于器件层120表面的栅堆叠、及位于栅堆叠两侧的第一栅极侧墙160，位于栅堆叠及第一栅极侧墙160下方的器件层和绝缘层分别构成MOS晶体管的沟道区120’及沟道区的绝缘层110’；位于所述沟道区110’和绝缘层120’两侧的籽晶侧墙170，所述籽晶侧墙170覆盖绝缘层110’；位于籽晶侧墙170两侧的源极区181和漏极区182，所述源极区和漏极区为外延薄膜的依次经过非晶化处理和退火处理形成，在退火处理过程中，所述外延薄膜、栅堆叠以及第一栅极侧墙表面形成有应力层，所述应力层内的应力在退火过程中传递至所述沟道区的两侧，并且在退火过程中，所述外延薄膜产生晶化，在晶化过程中产生的缺陷和位错在外延薄膜内延伸并停止于籽晶侧墙。

进一步地，对于n型MOS晶体管，所述应力层具有拉应力，对于p型MOS晶体管，所述应力层具有压应力。

所述籽晶侧墙170为SiGe、Si或Si:C层。

进一步优化地，所述源极区181和漏极区182上、所述第一栅极侧墙160的两侧还形成有第二栅极侧墙190。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种MOS晶体管，其特征在于，包括：

半导体衬底，所述半导体衬底包括基底、依次位于基底上的绝缘层和器件层；

位于器件层表面的栅堆叠、及位于栅堆叠两侧的第一栅极侧墙，位于栅堆叠下方的器件层构成MOS晶体管的沟道区；

位于所述绝缘层两侧的籽晶侧墙；

位于所述沟道区和籽晶侧墙两侧的源极区和漏极区，所述源极区和漏极区为外延薄膜依次经过非晶化处理和退火处理形成，在退火处理过程中，所述外延薄膜产生晶化，在晶化过程中产生的缺陷和位错在外延薄膜内延伸并停止于籽晶侧墙，并且，所述外延薄膜、栅堆叠以及第一栅极侧墙表面形成有应力层，所述应力层内的应力在退火过程中传递至所述沟道区的两侧。

2.如权利要求1所述的MOS晶体管，其特征在于，对于n型MOS晶体管，所述应力层具有拉应力；对于p型MOS晶体管，所述应力层具有压应力。

3.如权利要求2所述的MOS晶体管，其特征在于，所述籽晶侧墙由SiGe、Si或Si:C形成。

4.如权利要求1所述的MOS晶体管，其特征在于，所述籽晶侧墙进一步覆盖所述沟道区的临近绝缘层部分。

5.如权利要求1所述的MOS晶体管，其特征在于，所述半导体衬底为SOI衬底，所述绝缘层为SOI衬底中的掩埋绝缘层，所述器件层为SOI衬底中的顶层半导体。

6.如权利要求1至5中任一项所述的MOS晶体管，其特征在于，所述外延薄膜上、所述第一栅极侧墙的两侧还形成有第二栅极侧墙。

7.一种MOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括基底、依次位于基底上的绝缘层和器件层；

在器件层表面形成栅堆叠、及位于栅堆叠两侧的第一栅极侧墙；

刻蚀位于所述第一栅极侧墙两侧的半导体衬底至所述基底露出，栅堆叠下方的器件层形成MOS晶体管的沟道区；

在刻蚀后的绝缘层的两侧形成籽晶侧墙，所述籽晶侧墙覆盖所述绝缘层的两侧；

在籽晶侧墙两侧外延形成外延薄膜；

对所述外延薄膜进行非晶化处理；

在外延薄膜、栅堆叠以及第一栅极侧墙表面形成应力层；

进行退火，所述外延薄膜形成源极区和漏极区，并且所述应力层内的应力传递到沟道区的两侧，而且进行退火时，所述源极区和漏极区由于晶化产生的缺陷和位错延伸并停止于所述籽晶侧墙；

去除所述应力层。

8.如权利要求7所述的MOS晶体管的形成方法，其特征在于，对于n型MOS晶体管，所述应力层具有拉应力；对于p型MOS晶体管，所述应力层具有压应力。

9.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述籽晶侧墙由SiGe、Si或Si:C形成。

10.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述退火温度为900～1100℃。

11.如权利要求7所述的MOS晶体管的形成方法，其特征在于，在形成籽晶侧墙时，所述籽晶侧墙进一步覆盖所述沟道区的临近绝缘层部分。

12.如权利要求7所述的MOS晶体管的形成方法，其特征在于，在籽晶侧墙两侧外延形成外延薄膜之后，还包括在所述外延薄膜上、所述第一栅极侧墙两侧形成第二栅极侧墙。

13.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述非晶化处理步骤包括：将Ge、Xe或者Si的原子或者原子团注入外延薄膜内。

14.如权利要求7至13中任一项所述的MOS晶体管的形成方法，其特征在于，所述半导体衬底为SOI。