CN104576372A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在绝缘体上硅衬底上形成有栅极结构及其两侧的侧壁结构；蚀刻去除未被栅极结构和侧壁结构遮蔽的硅层，露出下方的掩埋氧化物层；蚀刻去除露出的掩埋氧化物层，露出下方的硅基体；蚀刻露出的硅层的侧壁，以在硅层中形成横向呈V形的凹槽；在绝缘体上硅衬底上形成覆盖栅极结构和硅基体的应力覆盖层，以填充V形凹槽，并执行退火；蚀刻去除应力覆盖层，仅保留位于V形凹槽之内的部分。根据本发明，可以形成具有位于栅极结构下方的沟道两侧的嵌入式应力施加层的MOS器件，提升沟道载流子迁移率，有效抑制短沟道效应。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成嵌入式应力施加层的方法以及具有该嵌入式应力施加层的MOS器件。
背景技术
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。
为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在所述绝缘体上硅衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构；b)蚀刻去除未被所述栅极结构和所述侧壁结构遮蔽的硅层，露出下方的所述掩埋氧化物层；c)蚀刻去除所述露出的掩埋氧化物层，露出下方的所述硅基体；d)蚀刻露出的所述硅层的侧壁，以在所述硅层中形成横向呈V形的凹槽；e)在所述绝缘体上硅衬底上形成覆盖所述栅极结构和所述硅基体的应力覆盖层，以填充所述V形凹槽，并执行退火；f)蚀刻去除所述应力覆盖层，仅保留位于所述V形凹槽之内的部分。
进一步，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。
进一步，所述步骤b)中的蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯。
进一步，所述步骤c)中的蚀刻为湿法蚀刻，刻蚀液包括氢氟酸。
进一步，所述步骤d)中的蚀刻为湿法蚀刻，刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸。
进一步，所述V形凹槽的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。
进一步，所述应力覆盖层的厚度为30-100nm。
进一步，所述应力覆盖层具有高应力。
进一步，所述退火为峰值退火或激光退火，所述峰值退火的温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为1200-1300℃，持续时间为40-100ms。
进一步，所述步骤f)中的蚀刻为湿法蚀刻，刻蚀液包括磷酸。
进一步，所述步骤f)之后，还包括在所述露出的硅基体上外延具有应力的衬底材料层以及在所述衬底材料层中形成源/漏区的步骤。
进一步，通过在所述外延的同时执行原位掺杂或者实施所述外延之后执行源/漏区注入来形成所述源/漏区。
本发明还提供一种半导体器件，包括：
硅基体；
位于所述硅基体之上的自下而上层叠的掩埋氧化物层、硅层和栅极结构以及位于所述栅极结构两侧的侧壁结构；
位于所述硅层中的横截面呈横向V形的嵌入式应力施加层；
位于所述嵌入式应力施加层两侧的具有应力的外延源漏区。
进一步，其特征在于，所述嵌入式应力施加层的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。
进一步，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。
进一步，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层
根据本发明，可以形成具有位于栅极结构下方的沟道两侧的嵌入式应力施加层的MOS器件，在进一步提升MOS器件的沟道载流子迁移率的同时，有效抑制短沟道效应。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成嵌入式应力施加层的方法以及具有该嵌入式应力施加层的MOS器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1F和图2来描述根据本发明示例性实施例的方法形成嵌入式应力施加层的详细步骤。
参照图1A-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供绝缘体上硅（SOI）衬底100，作为示例，其包括自下而上层叠的硅基体100a、掩埋氧化物层100b和硅层100c，其中，硅层100c也可替换为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层。硅层100c的表面晶向为<110>、<100>、<111>或其它晶向。在硅层100c中形成有隔离结构和各种阱(well)结构，为了简化，图示中予以省略。
在绝缘体上硅衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛（TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化物层包括硅化钛（TiSi）层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层包括氮化硅（Si3N4）层；氮氧化物层包括氮氧化硅（SiON）层。栅极介电层101a、栅极材料层101b以及栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在栅极结构101的两侧形成有侧壁结构102。其中，侧壁结构102由氧化物、氮化物或者二者的组合构成。
接下来，执行低掺杂离子注入，以在硅层100c中形成低掺杂源/漏区106。
对于硅层100c中的NMOS区而言，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当所述低掺杂离子注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
对于硅层100c中的PMOS区而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入（PAI），以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接着，如图1B所示，蚀刻去除未被栅极结构101及其两侧的侧壁结构102遮蔽的硅层100c，露出下方的掩埋氧化物层100b。在本实施例中，所述蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯等。
接着，如图1C所示，蚀刻去除所述露出的掩埋氧化物层100b，露出下方的硅基体100a。所述蚀刻为湿法蚀刻，其刻蚀液包括氢氟酸等。
然后，蚀刻所述露出的硅基体100a和露出的硅层100c的侧壁，以在硅基体100a中形成凹槽103a，并在硅层100c中形成横向呈V形的凹槽103b，其中，V形凹槽103b的最深处位于栅极结构101的正下方，作为示例，V形凹槽103b的最深处与栅极结构101的侧壁的延长线之间的垂直距离为0-3nm。所述蚀刻为湿法蚀刻，其刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸等。需要说明的是，由于低掺杂源/漏区106的存在，V形凹槽103b的开口上端与侧壁结构102之间存在一定间距，此间距的大小取决于处于该位置的低掺杂源/漏区106的深度的大小。
接着，如图1D所示，在绝缘体上硅衬底100上形成覆盖栅极结构101和硅基体100a的应力覆盖层104，以填充凹槽103a和V形凹槽103b。应力覆盖层104具有高应力，对于硅层100c中的NMOS区而言，应力覆盖层104具有高张应力；对于硅层100c中的PMOS区而言，应力覆盖层104具有高压应力。在本实施例中，采用共形沉积工艺形成应力覆盖层104，以使形成的应力覆盖层104具有良好的阶梯覆盖特性。应力覆盖层104具有的高应力的大小和应力特性与形成应力覆盖层104所采用的沉积工艺的工艺条件有关，在此不做具体限定。应力覆盖层104的材料优选氮化硅，应力覆盖层104的厚度为30-100nm。
然后，执行退火，以将应力覆盖层104所具有的高应力转移到硅层100c中。在本实施例中，所述退火为峰值退火或激光退火。所述峰值退火的温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为1200-1300℃，持续时间为40-100ms。
接着，如图1E所示，蚀刻去除应力覆盖层104，仅保留位于V形凹槽103b之内的部分。所述蚀刻为湿法蚀刻，其刻蚀液包括磷酸等。
接着，如图1F所示，在露出的硅基体100a上形成衬底材料层105。在本实施例中，采用选择性外延生长工艺形成衬底材料层105，实施所述外延的同时，执行原位掺杂以在衬底材料层105中形成源/漏区，所述原位掺杂是指掺杂与所述外延在同一工艺操作室中实施。除了通过所述原位掺杂形成源/漏区之外，也可以在实施所述外延之后，通过执行源/漏区注入形成源/漏区。衬底材料层105为硅层、掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层。衬底材料层105具有应力，其应力大小和应力特性与形成衬底材料层105所采用的外延工艺的工艺条件有关，在此不做具体限定。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，在栅极结构101下方的沟道两侧形成如图1F中示出的横截面呈横向V形的嵌入式应力施加层104’（即应力覆盖层104位于V形凹槽103b之内的部分）。接下来，可以通过后续工艺完成整个半导体器件的制作，包括在所述源/漏区上形成自对准硅化物等。根据本发明，可以形成具有位于栅极结构下方的沟道两侧的嵌入式应力施加层的MOS器件，在进一步提升MOS器件的沟道载流子迁移率的同时，有效抑制短沟道效应。
参照图2，其中示出了根据本发明示例性实施例的方法形成嵌入式应力施加层的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在绝缘体上硅衬底上形成有栅极结构和位于栅极结构两侧的侧壁结构；
在步骤202中，蚀刻去除未被栅极结构和侧壁结构遮蔽的硅层，露出下方的掩埋氧化物层；
在步骤203中，蚀刻去除露出的掩埋氧化物层，露出下方的硅基体；
在步骤204中，蚀刻露出的硅层的侧壁，以在硅层中形成横向呈V形的凹槽；
在步骤205中，在绝缘体上硅衬底上形成覆盖栅极结构和硅基体的应力覆盖层，以填充V形凹槽，并执行退火；
在步骤206中，蚀刻去除应力覆盖层，仅保留位于V形凹槽之内的部分；
在步骤207中，在露出的硅基体上形成衬底材料层，并在衬底材料层中形成源/漏区。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (16)
1.一种半导体器件的制造方法，包括：
a)提供由自下而上层叠的硅基体、掩埋氧化物层和硅层构成的绝缘体上硅衬底，在所述绝缘体上硅衬底上形成有栅极结构和位于所述栅极结构两侧的侧壁结构；
b)蚀刻去除未被所述栅极结构和所述侧壁结构遮蔽的硅层，露出下方的所述掩埋氧化物层；
c)蚀刻去除所述露出的掩埋氧化物层，露出下方的所述硅基体；
d)蚀刻露出的所述硅层的侧壁，以在所述硅层中形成横向呈V形的凹槽；
e)在所述绝缘体上硅衬底上形成覆盖所述栅极结构和所述硅基体的应力覆盖层，以填充所述V形凹槽，并执行退火；
f)蚀刻去除所述应力覆盖层，仅保留位于所述V形凹槽之内的部分。
2.根据权利要求1所述的方法，其特征在于，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。
3.根据权利要求1所述的方法，其特征在于，所述步骤b)中的蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯。
4.根据权利要求1所述的方法，其特征在于，所述步骤c)中的蚀刻为湿法蚀刻，刻蚀液包括氢氟酸。
5.根据权利要求1所述的方法，其特征在于，所述步骤d)中的蚀刻为湿法蚀刻，刻蚀液包括氢氧化钾、硝酸、四甲基氢氧化铵或者醋酸。
6.根据权利要求1所述的方法，其特征在于，所述V形凹槽的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。
7.根据权利要求1所述的方法，其特征在于，所述应力覆盖层的厚度为30-100nm。
8.根据权利要求7所述的方法，其特征在于，所述应力覆盖层具有高应力。
9.根据权利要求1所述的方法，其特征在于，所述退火为峰值退火或激光退火，所述峰值退火的温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为1200-1300℃，持续时间为40-100ms。
10.根据权利要求1所述的方法，其特征在于，所述步骤f)中的蚀刻为湿法蚀刻，刻蚀液包括磷酸。
11.根据权利要求1所述的方法，其特征在于，所述步骤f)之后，还包括在所述露出的硅基体上外延具有应力的衬底材料层以及在所述衬底材料层中形成源/漏区的步骤。
12.根据权利要求2所述的方法，其特征在于，通过在所述外延的同时执行原位掺杂或者实施所述外延之后执行源/漏区注入来形成所述源/漏区。
13.一种半导体器件，包括：
硅基体；
位于所述硅基体之上的自下而上层叠的掩埋氧化物层、硅层和栅极结构以及位于所述栅极结构两侧的侧壁结构；
位于所述硅层中的横截面呈横向V形的嵌入式应力施加层；
位于所述嵌入式应力施加层两侧的具有应力的外延源漏区。
14.根据权利要求13所述的半导体器件，其特征在于，所述嵌入式应力施加层的最深处与所述栅极结构的侧壁的延长线之间的垂直距离为0-3nm。
15.根据权利要求13所述的半导体器件，其特征在于，所述硅层为掺杂碳的硅层、掺杂锗的硅层或者掺杂锗和碳的硅层，所述硅层的表面晶向为<110>、<100>或<111>。
16.根据权利要求13所述的半导体器件，所述栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
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