CN103594347B - 一种半导体器件的形成方法 - Google Patents

一种半导体器件的形成方法 Download PDF

Info

Publication number
CN103594347B
CN103594347B CN201210292495.0A CN201210292495A CN103594347B CN 103594347 B CN103594347 B CN 103594347B CN 201210292495 A CN201210292495 A CN 201210292495A CN 103594347 B CN103594347 B CN 103594347B
Authority
CN
China
Prior art keywords
clearance wall
grid
work function
wall
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210292495.0A
Other languages
English (en)
Other versions
CN103594347A (zh
Inventor
鲍宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210292495.0A priority Critical patent/CN103594347B/zh
Publication of CN103594347A publication Critical patent/CN103594347A/zh
Application granted granted Critical
Publication of CN103594347B publication Critical patent/CN103594347B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；在衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；图案化硬掩膜层以暴露栅极区域的多晶硅层；对该多晶硅层执行i)第一功函数调整离子注入及形成第一间隙壁，或ii)形成第一间隙壁，执行第二功函数调整离子注入，或iii)第一功函数调整离子注入、形成第一间隙壁及第二功函数调整离子注入；在该多晶硅层上和第一间隙壁上形成第二间隙壁；依次去除硬掩膜层、栅极区域以外的多晶硅层和栅极介电层、第一间隙壁和第二间隙壁，形成具有横向可变的功函数的栅极；形成源漏极。解决了沟道区上栅电极不充分电控电平的问题。

Description

一种半导体器件的形成方法
技术领域
本发明是涉及一种半导体制造技术领域，更确切的说，本发明涉及可包括金属氧化物半导体场效应晶体管（MOSFET）器件的半导体的形成方法。
背景技术
随着包括MOSFET器件在内的半导体器件尺寸的减小，尤其随着MOSFET栅电极尺寸的减小，短沟道效应等新效应在MOSFET器件中更为突出，短沟道效应源于MOSFET中沟道区上的栅电极的不充分电控电平，有害的短沟道效应会导致MOSFET中大的MOSFET关态电流、高的备用功耗和有害的电参数变化。现有技术中也有一些尝试来解决上述问题，例如将MOSFET器件制成具有不掺杂且很薄的体区域，其包括不掺杂且很薄的沟道区域；但是这样的结构会对其他的电参数造成损害。所以需要一种半导体器件的形成方法来解决以上问题。
发明内容
鉴于以上问题，本发明提供一种半导体的形成方法，包括以下步骤：a)提供半导体衬底；b)在所述衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；c)图案化所述硬掩膜层，并暴露栅极区域的所述多晶硅层；d)对所述栅极区域的多晶硅层执行i)第一功函数调整离子注入的步骤及在所述栅极区域的多晶硅层上和所述硬掩膜层的侧墙上形成第一间隙壁的步骤，或ii)在所述栅极区域的多晶硅层上和所述硬掩膜层的侧墙上形成第一间隙壁，执行第二功函数调整离子注入的步骤，或iii)第一功函数调整离子注入的步骤、在所述栅极区域的多晶硅层上和所述硬掩膜层的侧墙上形成第一间隙壁的步骤及执行第二功函数调整离子注入的步骤；e)在所述栅极区域的多晶硅层上和所述第一间隙壁上形成第二间隙壁；f)依次去除所述硬掩膜层、栅极区域以外的所述多晶硅层和栅极介电层、所述第一间隙壁和所述第二间隙壁，形成具有横向可变的功函数的栅极；g)执行形成源极和漏极的步骤。
进一步，其中步骤f)以所述第一间隙壁和所述第二间隙壁为掩膜执行所述栅极区域以外的多晶硅层和栅极介电层的去除。
进一步，其中步骤d)的ii）和iii)中以所述第一间隙壁为掩膜执行所述第二功函数调整离子注入的步骤。
进一步，其中所述第二间隙壁的宽度等于、小于或大于所述第一间隙壁的宽度。
进一步，其中还包括步骤e）后以所述第一间隙壁和所述第二间隙壁为掩膜执行第三功函数调整离子注入的步骤和形成第三间隙壁的步骤；步骤f）所述栅极区域以外的多晶硅层和栅极介电层的去除是以所述第一间隙壁、所述第二间隙壁和所述第三间隙壁为掩膜执行的；步骤f）还包括在所述栅极区域以外的多晶硅层和栅极介电层的去除步骤之后执行所述第三间隙壁去除的步骤。
进一步，其中所述第三间隙壁的宽度等于、小于或大于所述第一间隙壁的宽度。
进一步，其中所述栅极具有对称或不对称的功函数
进一步，其中所述功函数调整离子的注入剂量为10E10-10E20离子/cm2。
进一步，其中使用第III族或第V族元素离子作为所述功函数调整离子。
进一步，其中步骤b)中所述形成的硬掩膜层具有大于100埃的厚度。
进一步，还包括在步骤g)之前形成LDD的步骤。
进一步，其中所述半导体器件是MOSFET。
进一步，还包括在所述第三间隙壁上多次重复形成间隙壁以及进行功函数调整离子注入的步骤。
由于采用了本发明的半导体器件的形成方法，可以形成具有横向可变的（其可以是对称或不对称的）功函数的栅极且可以控制使栅极的边缘区域的功函数高于或低于栅极的中间位置的功函数，以及在横向上具有多个调整层次功函数的栅极。即可以容易地通过本发明的掩膜来在所选择的区域上形成具有横向可变的功函数的栅极的半导体器件。由于解决了现有技术中沟道区上的栅电极的不充分电控电平的问题，本发明的方法可以有效提高半导体器件的性能。
附图说明
图1-7是本发明各个工艺步骤的器件剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出半导体器件的形成方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。
参见图1。提供半导体衬底200。所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。在本发明的实施例中，所述衬底可以为Si衬底。
然后在其上形成栅极介质层201，所述栅极介质层是通过快速热氧化工艺（RTO）或原子层沉积工艺（ALD）来形成的SiO2栅极介质层。
然后在所述栅极介质层201上形成多晶硅层202。形成方法包括化学气相沉积法(CVD)等。
然后在多晶硅层上形成硬掩膜层203。其可以使用氧化物、氮化物、氮氧化物、A-C、BN或其组合来形成，该硬掩膜层可以具有大于100埃的厚度。形成方法可以是低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
参见图2。然后进行硬掩膜图案的步骤。可以使用光刻工艺来执行该步骤。然后根据所形成的图案，刻蚀去除STI区域以外的硬掩膜层，形成位于STI区域的具有侧墙的硬掩膜层，并暴露栅极区域的多晶硅层。可以使用湿刻蚀或干刻蚀的方法来去除。可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液(BHF)。也可以是反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割的方法。
然后进行第一功函数调整离子注入的步骤。具体的，按图2中所示出的方向即垂直于衬底的方向注入。可以使用的掺杂剂包括第III族或第V族掺杂剂物质中的任何一种。可以按10E10-10E20离子/cm2的剂量提供功函数调整离子。
参见图3。然后在STI区域的硬掩膜层的侧墙上以及所暴露的多晶硅层202上形成第一间隙壁10。可以使用氧化物、氮化物、氮氧化物、A-C、BN或其组合通过沉积和刻蚀的方法来形成第一间隙壁10。
接着执行第二功函数调整离子注入的步骤。具体的，按图3中所示出的方向即垂直于衬底的方向注入。可以使用的掺杂剂包括第III族或第V族掺杂剂物质中的任何一种。可以按10E10-10E20离子/cm2的剂量提供功函数调整离子。在此过程中，第一间隙壁10与第一硬掩膜203一样起到离子注入的掩膜层的作用。
在本法明的一个实施例中，仅执行第一功函数离子注入的步骤，而不执行第二功函数离子注入的步骤；在另一个的实施例中，仅执行第二功函数离子注入的步骤，而不执行第一功函数离子注入的步骤；在另一个实施例中，在执行第一功函数离子注入步骤之后还执行第二功函数离子注入步骤。
参见图4。然后在所暴露的多晶硅层202上和第一间隙壁10上形成第二间隙壁20。可以使用氧化物、氮化物、氮氧化物、A-C、BN或其组合通过沉积和刻蚀的方法来形成第二间隙壁20。其中第二间隙壁的宽度可以等于、小于或大于第一间隙壁的宽度。
当然，还可以在形成第二间隙壁20之后执行第三功函数离子注入的步骤，然后在所暴露的多晶硅层202上和第二间隙壁20上形成第三间隙壁（图中未示出）。其中可以对该第三功函数离子的注入进行选择和调节，以及对第三间隙壁的宽度进行选择，其可以等于、小于过大于第一间隙壁。从而可以获得具有对称或不对称的功函数的栅极（图中未示出）。还可以在所述第三间隙壁上多次重复形成新的间隙壁，例如第四间隙壁等，以及进行功函数调整离子注入的步骤，这样可以获得在横向上具有多个调整层次功函数的栅极。
参见图5。去除硬掩膜层203。可以使用湿刻蚀或干刻蚀的方法来去除。可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液(BHF)。也可以是反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割的方法。
参见图6。然后以第一间隙壁和第二间隙壁，或以第一间隙壁、第二间隙壁和第三间隙壁为掩膜使用干蚀刻或湿蚀刻的方法来去除栅极区域以外的多晶硅层和栅极介质层。
参见图7。然后去除栅极区域的多晶硅层之上的第一间隙壁、第二间隙壁和第三间隙壁。这样便可以在栅极区域形成具有横向可变的（其可以是对称或不对称的）功函数的栅极，且可以控制使栅极的边缘区域的功函数高于或低于栅极的中间位置的功函数。
然后还可以进行形成轻掺杂源极/漏极(LDD)和源漏极（S/D）的步骤，图中未示出。
然后还可以进行后续工艺以完成半导体元件的制造。
为了说明和描述的目的，给出了本发明各个方面的以上描述。其并不旨在穷尽列举或将本发明限制为所公开的精确形式，且明显地，可以进行多种修改和变化。本发明旨在将对本领域技术人员是显而易见的这些修改和变化包括在由所附权利要求限定的本发明的范围内。

Claims (14)

1.一种半导体器件的形成方法，包括步骤：
a)提供半导体衬底；
b)在所述衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；
c)图案化所述硬掩膜层，并暴露栅极区域的所述多晶硅层；
d)对所述栅极区域的多晶硅层执行i)在所述栅极区域的多晶硅层上和所述硬掩膜层的侧墙上形成第一间隙壁，执行第二功函数调整离子注入的步骤，或ii)第一功函数调整离子注入的步骤、在所述栅极区域的多晶硅层上和所述硬掩膜层的侧墙上形成第一间隙壁的步骤及执行第二功函数调整离子注入的步骤；
e)在所述栅极区域的多晶硅层上和所述第一间隙壁上形成第二间隙壁；
f)依次去除所述硬掩膜层、栅极区域以外的所述多晶硅层和栅极介电层、所述第一间隙壁和所述第二间隙壁，形成具有横向可变的功函数的栅极；
g)执行形成源极和漏极的步骤。
2.根据权利要求1所述的方法，其中步骤f)以所述第一间隙壁和所述第二间隙壁为掩膜执行所述栅极区域以外的多晶硅层和栅极介电层的去除。
3.根据权利要求1所述的方法，其中步骤d)的i)和ii)中以所述第一间隙壁为掩膜执行所述第二功函数调整离子注入的步骤。
4.根据权利要求1所述的方法，其中所述第二间隙壁的宽度等于、小于或大于所述第一间隙壁的宽度。
5.根据权利要求1所述的方法，其中还包括步骤e)后以所述第一间隙壁和所述第二间隙壁为掩膜执行第三功函数调整离子注入的步骤和形成第三间隙壁的步骤；步骤f)所述栅极区域以外的多晶硅层和栅极介电层的去除是以所述第一间隙壁、所述第二间隙壁和所述第三间隙壁为掩膜执行的；步骤f)还包括在所述栅极区域以外的多晶硅层和栅极介电层的去除步骤之后执行所述第三间隙壁去除的步骤。
6.根据权利要求5所述的方法，其中所述第三间隙壁的宽度等于、小于或大于所述第一间隙壁的宽度。
7.根据权利要求5所述的方法，其中所述栅极具有对称或不对称的功函数。
8.根据权利要求1所述的方法，其中所述第一功函数调整离子和第二功函数调整离子的注入剂量为10E10-10E20离子/cm2。
9.根据权利要求1所述的方法，其中使用第III族或第V族元素离子作为所述第一或第二功函数调整离子。
10.根据权利要求5所述的方法，其中使用第III族或第V族元素离子作为所述第三功函数调整离子。
11.根据权利要求1所述的方法，其中步骤b)中所述形成的硬掩膜层具有大于100埃的厚度。
12.根据权利要求1所述的方法，还包括在步骤g)之前形成轻掺杂源极/漏极的步骤。
13.根据权利要求1所述的方法，其中所述半导体器件是MOSFET。
14.根据权利要求5所述的方法，还包括在所述第三间隙壁上多次重复形成新的间隙壁以及以所述新的间隙壁为掩膜进行功函数调整离子注入的步骤。
CN201210292495.0A 2012-08-16 2012-08-16 一种半导体器件的形成方法 Active CN103594347B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210292495.0A CN103594347B (zh) 2012-08-16 2012-08-16 一种半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210292495.0A CN103594347B (zh) 2012-08-16 2012-08-16 一种半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN103594347A CN103594347A (zh) 2014-02-19
CN103594347B true CN103594347B (zh) 2016-12-21

Family

ID=50084438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210292495.0A Active CN103594347B (zh) 2012-08-16 2012-08-16 一种半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN103594347B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11036129B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Photomask and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170127A (zh) * 2006-10-23 2008-04-30 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102315174A (zh) * 2011-09-28 2012-01-11 上海宏力半导体制造有限公司 含分离栅结构的sonos闪存存储器及其制作方法、操作方法
CN102427064A (zh) * 2011-08-15 2012-04-25 上海华力微电子有限公司 后栅极两晶体管零电容动态随机存储器的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100748261B1 (ko) * 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170127A (zh) * 2006-10-23 2008-04-30 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102427064A (zh) * 2011-08-15 2012-04-25 上海华力微电子有限公司 后栅极两晶体管零电容动态随机存储器的制备方法
CN102315174A (zh) * 2011-09-28 2012-01-11 上海宏力半导体制造有限公司 含分离栅结构的sonos闪存存储器及其制作方法、操作方法

Also Published As

Publication number Publication date
CN103594347A (zh) 2014-02-19

Similar Documents

Publication Publication Date Title
US8716090B2 (en) Semiconductor device manufacturing method
CN107958873B (zh) 鳍式场效应管及其形成方法
CN103426769B (zh) 半导体器件制造方法
CN105470133B (zh) 半导体器件制造方法
EP3282487A1 (en) Semiconductor structure and fabrication method thereof
CN104517822A (zh) 一种半导体器件的制造方法
KR20160012459A (ko) 반도체 소자 및 그 제조 방법
US20190035892A1 (en) Semiconductor structure and fabrication method thereof
CN109148578A (zh) 半导体结构及其形成方法
CN108962753A (zh) 半导体结构及其形成方法
CN101071774B (zh) 金属氧化物半导体场效应晶体管及其制造方法
CN108231594B (zh) 一种FinFET器件的制作方法
CN102054695B (zh) 提高半导体元器件的性能的方法
CN104934324A (zh) 一种半导体器件及其制造方法
US10269972B2 (en) Fin-FET devices and fabrication methods thereof
CN108695158B (zh) 一种半导体器件及其制造方法
CN103295899A (zh) FinFET器件制造方法
CN103594347B (zh) 一种半导体器件的形成方法
CN109285778B (zh) 半导体器件及其形成方法
CN103943504A (zh) 一种半导体器件及其制备方法
CN105529360B (zh) 半导体器件及其形成方法
CN103383961A (zh) FinFET结构及其制造方法
CN108281485A (zh) 半导体结构及其形成方法
CN103165453B (zh) 高介电金属栅mos及其制造方法
CN103594374B (zh) 半导体器件制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant