CN102315174A

CN102315174A - 含分离栅结构的sonos闪存存储器及其制作方法、操作方法

Info

Publication number: CN102315174A
Application number: CN201110300469A
Authority: CN
Inventors: 张�雄
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-09-28
Filing date: 2011-09-28
Publication date: 2012-01-11
Anticipated expiration: 2031-09-28
Also published as: CN102315174B

Abstract

本发明提供一种含分离栅结构的SONOS闪存存储器及其制作方法，其存储单元包括选择晶体管、SONOS晶体管，选择晶体管与SONOS晶体管之间没有公共的源或漏区，在保持闪存存储器的电学特性情况下，这种结构大大减小了存储单元在芯片上所占的面积；而且，在所述闪存存储器的制作过程中多次采用自对准工艺，简化了制作工艺过程。另外，本发明还提供了所述含分离栅结构的SONOS闪存存储器的操作方法。

Description

含分离栅结构的SONOS闪存存储器及其制作方法、操作方法

技术领域

本发明属于闪存存储器技术领域，特别是涉及一种含分离栅结构的SONOS闪存存储器及其制作方法、操作方法。

背景技术

传统的闪存存储器具有浮栅结构，这种结构包括一层隧穿氧化层、一层浮栅、一层控制栅、一层浮栅与控制栅之间的介质层。这种结构使半导体器件尺寸在缩减方面遇到了瓶颈：由于存储在浮栅中的电荷是连续分布的，其对隧穿氧化层的厚度与缺陷密度要求都比较高，因此隧穿氧化层较厚。在半导体器件工艺进入100nm以下节点后，含浮栅结构的器件的尺寸缩减成为业界的一大难题。

SONOS(Silicon Oxide Nitride Oxide Semiconductor)型闪存存储器具有硅-氧化层-氮化层-氧化层-硅结构，具体的包括一层隧穿氧化层、一层氮化硅层及一层阻挡氧化层。SONOS型闪存存储器采用量子隧穿效应或者热载流子注入效应将电荷(电子或空穴)通过隧穿氧化层注入到氮化硅层，并被氮化硅层中的电荷陷阱俘获，从而引起器件单元阀值电压的改变，达到数据存储的效果。与含浮栅结构的器件不同，存储在氮化硅层中的电荷是分离的，这样降低了对隧穿氧化层厚度及缺陷密度的要求，有利于存储器尺寸的缩减，因此SONOS型存储器是目前深亚微米节点闪存发展的一个重要方向。

如图1所示，目前主流的2T FLASH NVM(含双晶体管结构的快速存取非易失性存储器)的存储单元包括SONOS晶体管1以及选择晶体管2，通过选择晶体管2的开关来控制被选中的SONOS晶体管1。SONOS晶体管1与选择晶体管2之间设有公共的掺杂区3以作为SONOS晶体管1与选择晶体管2之间公共的源或漏，并作为电流通道。选择晶体管2为常见的场效应晶体管，包括栅极、源、漏，SONOS晶体管1也包括栅极、源、漏。其中，选择晶体管2的栅极包括栅氧化层4及形成于栅氧化层4上的第一多晶硅5，SONOS晶体管1的栅极包括隧穿氧化层-捕获电荷层-阻挡氧化层构成的ONO层6及形成在ONO层6上的第二多晶硅7。SONOS晶体管1的漏8作为位线(BITLINE)端，选择晶体管1的源端9作为源线(SOURCE LINE)端，在存储器的读取状态时，电流从SONOS晶体管1的漏端8(位线端-BIT LINE)流向选择晶体管1的源端9(源线-SOURCE LINE)。这种结构往往会占很大的面积，使得整个闪存存储单元的面积都很大，特别是当存储器的存储容量较大时，该缺点表现得更为突出，不符合半导体领域向小尺寸、高集成密度方向发展的趋势。

发明内容

本发明要解决的问题是提供一种含分离栅结构的SONOS闪存存储器，在尽量保持闪存存储器的电学特性情况下，其能减小现有闪存存储器的存储单元的面积。

为解决上述问题，本发明提供一种含分离栅结构的SONOS闪存存储器的制作方法，所述含分离栅结构的SONOS闪存存储器包括若干对称设置的存储单元，所述制作方法包括：

在设有掺杂阱的硅衬底上依次形成隧穿氧化层-捕获电荷层-阻挡氧化层的ONO结构；

在所述阻挡氧化层上依次淀积用于形成控制栅的第一多晶硅层、硬掩膜，去除部分区域的硬掩膜以形成开口，在所述开口的侧壁形成第一侧墙；

以所述第一侧墙及硬掩膜为掩膜去除所述第一多晶硅层及其下方的ONO结构直至露出硅衬底，进行第一次离子注入以在硅衬底上对应所述开口的位置形成相邻存储单元之间公共的第一源或漏区；

淀积第二氧化层并进行刻蚀以在所述第一侧墙及第一多晶硅层、ONO结构外露的一侧形成第二侧墙；

淀积第二多晶硅层，利用化学机械抛光工艺平坦化所述第二多晶硅层直至露出所述硬掩膜，以形成填充在所述开口内并与所述第一源或漏区接触的源线；

去除所述硬掩膜及其下方的第一多晶硅层、ONO结构，以形成控制栅；

在所述第一侧墙及其下方的控制栅、ONO结构外露的一侧形成第三侧墙，然后淀积第三多晶硅层，并对其刻蚀以在所述第三侧墙的一侧形成字线栅，所述字线栅紧挨所述第三侧墙；

进行第二次离子注入，在所述字线栅一侧的硅衬底上形成相邻存储单元之间公共的第二源或漏区。

可选的，在所述开口的侧壁形成第一侧墙的步骤包括：

在所述硬掩膜上、所述开口内沉积第一氧化层；

干法刻蚀所述第一氧化层，残留在所述开口侧壁上的第一氧化层形成第一侧墙。

可选的，所述第一氧化层的厚度大于所述第二氧化层的厚度。

可选的，所述制作方法另包括形成连接结构的步骤，以使相邻存储单元的位于所述第一源或漏区两侧的控制栅电连接在一起。

可选的，所述捕获电荷层的材料为氮化硅。

为解决上述问题，本发明还提供一种含分离栅结构的SONOS闪存存储器，包括对称设置在掺杂阱上的若干存储单元；

所述存储单元包括选择晶体管、SONOS晶体管，所述选择晶体管包括字线栅，所述SONOS晶体管包括依次堆叠的ONO结构、控制栅及第一侧墙，所述ONO结构、控制栅、第一侧墙构成栅极结构；

栅极结构的一侧设有第二侧墙、第一源或漏区、位于第一源或漏区上方的源线，所述第二侧墙隔绝所述源线与所述栅极结构，另一侧设有第三侧墙、所述字线栅，所述第三侧墙隔绝所述栅极结构与所述字线栅，所述字线栅的远离控制栅的一侧设有第二源或漏区。

可选的，相邻存储单元的位于所述第一源或漏区两侧的控制栅通过连接结构电连接在一起。

可选的，所述第一侧墙的厚度大于所述第二侧墙的厚度。

本发明还提供一种上述含分离栅结构的SONOS闪存存储器的操作方法，所述选择晶体管、SONOS晶体管为P型晶体管，所述含分离栅结构的SONOS闪存存储器另包括字线、控制栅连线，所述字线通过接触孔连接所述字线栅，所述控制栅连线通过接触孔连接所述控制栅；

对所述存储器进行编程操作时，选取存储单元，其字线被偏置到负电压VeraW，控制栅连线被偏置到负电压VeraC，源线被偏置到负电压VeraS，位线接地，掺杂阱接地。

可选的，对所述存储器进行擦除操作时，所有存储单元的字线被偏置到正电压VeraW，控制栅连线被偏置到负电压VeraC，源线处于浮空状态，位线被偏置到正电压VeraB，掺杂阱被偏置到正电压VeraWe。

可选的，对所述存储器进行读取操作时，选取存储单元，其字线被偏置到负电压VeraW，控制栅连线被偏置到负电压VeraC，源线接地，位线被偏置到负电压VeraB，掺杂阱接地。

可选的，对所述存储器进行编程操作时，选取的存储单元的字线被施加的偏置电压为-2V至-4V，控制栅连线被施加的偏置电压为0V至-2V，源线被施加的偏置电压为-5V至-7V。

可选的，对所述存储器进行擦除操作时，字线被施加的偏置电压为2V至4V，控制栅连线被施加的偏置电压为-5.5V至-7.5V，位线被施加的偏置电压为5V至7V，掺杂阱被施加的偏置电压为5V至7V。

可选的，对所述存储器进行读取操作时，选取的存储单元的字线被施加的偏置电压为-1.5V至-3.5V，控制栅连线被施加的偏置电压为-1.5V至-3.5V，位线被施加的偏置电压为-1.8V至0V。

与现有技术2T FLASH NVM(含双晶体管结构的快速存取非易失性存储器)相比，本发明提供的含分离栅结构的SONOS闪存存储器的存储单元中选择晶体管与SONOS晶体管之间没有公共的源或漏区，大大减小了存储单元的面积；另外，在含分离栅结构的SONOS闪存存储器的制造过程中多次采用自对准工艺，简化了制造工艺过程。

附图说明

图1是现有技术中含双晶体管结构的快速存取非易失性存储器的存储单元的结构示意图。

图2是本发明中含分离栅结构的SONOS闪存存储器的制造流程图。

图3至图10是图2所示含分离栅结构的SONOS闪存存储器的制造过程中存储器的结构截面图。

图11是本发明所述含分离栅结构的SONOS闪存存储器的存储单元阵列的俯视示意图。

图12是图11所示SONOS闪存存储器的存储单元阵列在擦除操作时施加的电压示意图。

图13是图11所示SONOS闪存存储器的存储单元阵列在编程操作时施加的电压示意图。

图14是图11所示SONOS闪存存储器的存储单元阵列在读取操作时施加的电压示意图。

具体实施方式

本发明的目的是提供一种含分离栅结构的SONOS闪存存储器，该闪存存储器的存储单元包括一个选择晶体管、SONOS晶体管，选择晶体管与SONOS晶体管之间没有公共的源或漏区，在尽量保持闪存存储器的电学特性情况下，这种存储单元结构更为紧凑，减小了存储单元的面积。另外，本发明还提供了所述含分离栅结构的SONOS闪存存储器的制作方法及其操作方法。

首先，本发明提出一种含分离栅结构的SONOS闪存存储器的制作方法，所述闪存存储器包括若干对称设置的存储单元，所述制作方法包括以下步骤：

在设有掺杂阱的硅衬底上依次形成隧穿氧化层-捕获电荷层-阻挡氧化层的ONO结构，所述捕获电荷层可以是氮化硅；在阻挡氧化层上依次淀积用于形成控制栅的第一多晶硅层、硬掩膜，去除部分区域的硬掩膜以形成开口，淀积一层氧化层，刻蚀该氧化层以在开口的侧壁形成第一侧墙；以第一侧墙及硬掩膜为掩膜去除第一多晶硅层及其下方的ONO结构直至露出硅衬底，进行第一次离子注入在硅衬底上对应开口的位置形成相邻存储单元之间公共的第一源或漏区；淀积氧化层并进行刻蚀以在第一侧墙及第一多晶硅层、ONO结构外露的一侧形成第二侧墙，第二侧墙的厚度大于第一氧化层的厚度；淀积第二多晶硅层，利用化学机械抛光工艺平坦化第二多晶硅层直至露出硬掩膜，以形成与第一源或漏区接触的源线；去除硬掩膜及其下方的第一多晶硅层、ONO结构，形成控制栅；在第一侧墙及其下方的控制栅、ONO结构外露的一侧形成第三侧墙，然后淀积第三多晶硅层，并对其刻蚀以在第三侧墙的一侧形成字线栅，字线栅紧挨第三侧墙；进行第二次离子注入，在字线栅一侧的硅衬底上形成相邻存储单元之间公共的第二源或漏区。

由以上所述含分离栅结构的SONOS闪存存储器的制作方法所形成的存储单元在硅衬底上对称设置，相邻的存储单元共用一源或漏，上述第一源或漏区设置在相邻存储单元的控制栅之间，第二源或漏区设置在相邻存储单元的字线栅之间。由字线栅组成的晶体管作为存储单元的选择晶体管，由控制栅及ONO结构组成的晶体管作为存储单元的SONOS晶体管，选择晶体管控制SONOS晶体管的开关，SONOS晶体管控制存储单元的读、写、擦除。

下面结合附图对本发明作详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图2是本发明中含分离栅结构的SONOS闪存存储器的制作流程图，图3至图10是本发明中含分离栅结构的SONOS闪存存储器在制作过程中的结构截面图，下面将图3至图10分别与图2结合起来对本发明具体实施例作进一步说明。

需要说明的是，在实际的半导体工艺中，通常存储器的制作是一次性形成大规模的存储单元阵列，仅为了说明需要，以形成两个相邻的存储单元为例。因此，图3至图10仅显示一对存储单元，但实际的含分离栅结构的SONOS闪存存储器的存储单元个数并不受附图的限制，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会作放大、缩小或其他改变。

另外需要说明的是，以下方法步骤中给出的厚度值并不受实施例的限制，在实际应用中含分离栅结构的SONOS闪存存储器的尺寸可以根据需要作调整。

S11、在设有掺杂阱的硅衬底上依次形成隧穿氧化层-捕获电荷层-阻挡氧化层的ONO结构。如图3所示，提供形成有掺杂阱21的硅衬底，在所述硅衬底上依次形成隧穿氧化层-捕获电荷层-阻挡氧化层的ONO结构213。隧穿氧化层22可以是氧化硅；捕获电荷层23可以是氮化硅，其作用是存储电荷；阻挡氧化层24可以是氧化硅，其作用是防止捕获电荷层23中的电荷进入位于阻挡氧化层24上方的栅极。三层ONO结构213的厚度为35-45埃。

S12、在阻挡氧化层上依次淀积用于形成控制栅的第一多晶硅层、硬掩膜，去除部分区域的硬掩膜以形成开口，在开口的侧壁形成第一侧墙。如图4所示，在阻挡氧化层24上淀积用于形成控制栅的第一多晶硅层25，在第一多晶硅层25上淀积一层硬掩膜26，如氮化硅；在硬掩膜26上形成图形化光刻胶，利用第一次干法刻蚀去掉未被光刻胶保护区域的硬掩膜26，在硬掩膜26上沿源线31方向形成开口27，去掉光刻胶。然后在整个硅衬底上形成一层较厚的第一氧化层28，利用第二次干法刻蚀去除硬掩膜26上方及第一多晶硅层25上方的第一氧化层28，残留在开口27侧壁上的第一氧化层28形成第一侧墙28，第一侧墙28在水平方向(图示方向)上的尺寸决定控制栅在水平方向(图示方向)上的尺寸。其中，第一多晶硅层25的厚度为600埃，硬掩膜26的厚度为3000-4000埃，第一氧化层28的厚度为800-3000埃。

S13、以第一侧墙及硬掩膜为掩膜去除第一多晶硅层及其下方的ONO结构直至露出硅衬底，进行第一次离子注入以在硅衬底上对应开口的位置形成相邻存储单元之间公共的第一源或漏区。如图5所示，以第一侧墙28及硬掩膜26为掩膜进行第三次干法刻蚀去除外露的第一多晶硅层25及其正下方的隧穿氧化层-捕获电荷层-阻挡氧化层的ONO结构213直至露出硅衬底，实现自对准刻蚀。然后，进行第一次离子注入以在硅衬底上对应开口27的位置形成第一源或漏区29，实现自对准离子注入，这样相邻存储单元之间共用第一源或漏区29。其中，第一次离子注入为高能量离子注入。

S14、淀积氧化层并进行刻蚀以在第一侧墙及第一多晶硅层、ONO结构外露的一侧形成第二侧墙。如图6所示，在整个硅衬底上淀积第二氧化层30，第四次干法刻蚀去除硬掩膜26上的第二氧化层30，残留在由第一侧墙28及第一多晶硅层25、三层ONO结构213构成的栅极结构外露一侧的第二氧化层30形成第二侧墙30，实现了自对准刻蚀。其中，第二氧化层30的厚度为500埃，小于第一氧化层28的厚度。

S15、淀积第二多晶硅层，利用化学机械抛光工艺平坦化第二多晶硅层直至露出硬掩膜，以形成与第一源或漏区接触的源线。如图7所示，淀积第二多晶硅层31，利用化学机械抛光工艺平坦化第二多晶硅层31直至露出硬掩膜26，以形成与第一源或漏区29接触的源线31；在上述平坦化过程中，硬掩膜26作为抛光阻挡层。这样，相邻的存储单元之间均设有源线31，且源线31位于第一源或漏区29上方，通过对其施加电压可以使存储单元的SONOS晶体管工作。

S16、去除硬掩膜及其下方的第一多晶硅层、ONO结构，形成控制栅。如图8所示，湿法腐蚀去除硬掩膜26，试剂可以是磷酸；然后以第一侧墙28及其正下方的第一多晶硅25、ONO结构213为基准直接进行第五次干法刻蚀去除外露的第一多晶硅层25及其下方的ONO结构213，以形成控制栅25。在上述第五次干法刻蚀中，实现了自对准刻蚀。控制栅25及其下方的ONO结构213组成存储单元SONOS晶体管的栅极结构，从而控制存储单元的读、写、擦除操作。

S17、在第一侧墙及其下方的控制栅、ONO结构外露的一侧形成第三侧墙，然后淀积第三多晶硅层，并对其刻蚀以在第三侧墙的一侧形成字线栅，字线栅紧挨第三侧墙。如图9所示，淀积第三氧化层32，而后进行第六次干法刻蚀，残留在由第一侧墙28及其下方的控制栅25、ONO结构213构成的栅极结构的外露的一侧的第三氧化层32形成第三侧墙32。然后，在硅衬底上热生长形成栅氧化层33，在栅氧化层33上淀积第三多晶硅层34，进行第七次干法刻蚀去除部分区域(指的是图中最左侧与最右侧的区域)的第三多晶硅层34，以在第三侧墙32的一侧形成字线栅34。字线栅34紧挨第三侧墙32。字线栅34及其下方的栅氧化层33组成存储单元选择晶体管的栅极结构，从而控制SONOS晶体管的开关。

S18、进行第二次离子注入，在字线栅一侧的硅衬底上形成相邻存储单元之间公共的第二源或漏区。如图10所示，进行第二次离子注入，以在字线栅34外露的一侧(图中的最左侧与最右侧)形成第二源或漏区35，实现自对准离子注入，第二次离子注入为高能量离子注入。这样相邻的存储单元之间共用第二源或漏区35，且第二源或漏区35靠近字线栅34。然后在字线栅34外露的一侧形成第四侧墙39，第二源或漏区35通过接触孔(未标示)连接位线36，因形成位线的工艺步骤不是本发明的创造之处，且为本领域技术人员共知技术，在此不赘述。

需要说明的是，上述具体实施例的示意图仅截取了一对相邻的存储单元，实际还可以继续扩展至存储单元阵列，相邻存储单元共用第一源或漏区或第二源或漏区。

基于上述制作方法，本发明还提供了一种含分离栅结构的SONOS闪存存储器，包括对称设置在掺杂阱上的若干存储单元，如图10所示，

所述存储单元包括选择晶体管、SONOS晶体管，所述选择晶体管包括字线栅34，所述SONOS晶体管包括依次堆叠的ONO结构213、控制栅25及第一侧墙28，所述ONO结构213、控制栅25、第一侧墙28构成栅极结构。

栅极结构的一侧设有第二侧墙30、第一源或漏区29、位于第一源或漏区29上方的源线31，源线31与第一源或漏区29接触，以使当对源线31施加电压时第一源或漏区29被通电。第二侧墙30隔绝源线31与所述栅极结构，另一侧设有第三侧墙32、字线栅34，第三侧墙32隔绝所述栅极结构与字线栅34，字线栅34的远离控制栅25的一侧(图中的最左侧、图中的最右侧)设有第二源或漏区35。其中，第一侧墙28的厚度大于第二侧墙30的厚度。

当相邻两个控制栅25的尺寸很小且两者距离较近时位于控制栅25上方的接触孔在形成过程中由于不能精确保证其垂直度，当两个接触孔延长至某一长度时两个接触孔至少部分会产生接触以致相邻两个控制栅25电连接在一起。

由上可知，与现有技术相比，该发明中含分离栅结构的SONOS闪存存储器及其制作方法具有以下优点：

一、在保持闪存存储器的电学特性情况下，SONOS晶体管与选择晶体管之间没有公共的源或漏区，这种结构大大减小了存储单元在芯片上所占的面积。

二、在含分离栅结构的SONOS闪存存储器的制造过程中多次采用自对准工艺，简化了制造工艺过程。

图11是本发明中所述含分离栅结构的SONOS闪存存储器的俯视示意图，将图11与图10相对应，其中，位线36连接第二源或漏区35，字线37通过接触孔(未图示)连接单元阵列中的字线栅34，源线31连接第一源或漏区29，控制栅连线38通过接触孔(未图示)连接单元阵列中的控制栅25。为了说明需要，图11至图14仅显示相邻的四个存储单元，不应当以此限定本发明的权利范围。

下面结合本发明所述含分离栅结构的SONOS闪存存储器结构对其擦除、编程、读取操作进一步介绍，需说明的是，以下SONOS闪存存储器的选择晶体管、SONOS晶体管为P型晶体管。

图12是图11所示含分离栅结构的SONOS闪存存储器在擦除操作时施加的电压示意图。由于擦除操作需要把所有存储单元所存储的内容全部擦除，因此所有存储单元的字线37都被偏置到正电压VeraW(比如3V)，所有控制栅连线38都被偏置到负电压VeraC(比如-6.5V)，所有源线31都处于浮空状态，所有位线36被偏置到正电压VeraB(比如6V)，N阱21(未图示)被偏置到正电压VeraWe(比如6V)，这样所有存储单元中的数据通过隧穿热空穴注入(HHI)的方法被擦除。

图13是图11所示含分离栅结构的SONOS闪存存储器在编程操作时施加的电压示意图。存储器编程时是逐一对存储单元进行编程操作的，当存储单元211被编程时，存储单元211的字线37被偏置到负电压VeraW(比如-3V)，其控制栅连线38被偏置到负电压VeraC(比如-1V)，其源线31被偏置到负电压VeraS(比如-6V)，其位线36接地，N阱21接地(未图示)；其他存储单元的字线37接地，位线36处于浮空状态，控制栅连线38接地，源线接地。

需指出的是，有时由于工艺制程的原因，与选取存储单元211相邻的且两者之间设有公共的第一源或漏区29的存储单元212，其控制栅25与存储单元211的控制栅25通过连接结构(未图示)电连接在一起，例如当相邻两个控制栅25的尺寸很小且两者距离较近时位于控制栅25上方的接触孔在形成过程中由于不能精确保证其垂直度，当两个接触孔延长至某一长度时两个接触孔至少部分会产生接触以致相邻两个控制栅25电连接在一起。因此当存储单元211被编程时，存储单元211与存储单元212的控制栅连线38均被施加偏置电压VeraC，但由于存储单元212的字线37接地，相当于存储单元212的字线37与控制栅25之间的电流通道关闭，因此存储单元212不会被编程。在这种加压模式下，存储单元211通过沟道热电子注入(CHEI)的方法被编程。

图14是图11所示含分离栅结构的SONOS闪存存储器在读取操作时施加的电压示意图。由公知技术可知，存储器读取时是逐一对存储单元进行读取操作的。当读取存储单元211时，存储单元211的字线37被偏置到负电压VeraW(比如-2.5V)，其控制栅连线38被偏置到负电压VeraC(比如-2.5V)，其源线31接地，其位线36被偏置到负电压VeraB(比如-0.8V)，N阱21接地(未图示)；其他存储单元的字线37接地，位线36接地，其控制栅连线38接地，源线31接地。

如上所述，需指出的是，有时由于工艺制程的原因，与选取存储单元211相邻的且两者之间设有公共的第一源或漏区29的存储单元212，其控制栅与存储单元211的控制栅电连接在一起，因此当读取存储单元211时，存储单元211与存储单元212的控制栅连线38均被施加偏置电压VeraC，但由于存储单元212的字线37接地，相当于存储单元212的字线37与控制栅25之间的电流通道关闭，因此不会对存储单元212进行读取。

需要指出的是，上述含分离栅结构的SONOS闪存存储器在进行擦除、编程、读取操作时括号中给出的电压值并不能构成对本发明的保护范围构成限制，可以根据实际情况对施加的电压值进行调整。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种含分离栅结构的SONOS闪存存储器的制作方法，所述含分离栅结构的SONOS闪存存储器包括若干对称设置的存储单元，其特征在于，所述制作方法包括：

2.根据权利要求1所述的制作方法，其特征在于，在所述开口的侧壁形成第一侧墙的步骤包括：

在所述硬掩膜上、所述开口内沉积第一氧化层；

3.根据权利要求2所述的制作方法，其特征在于，所述第一氧化层的厚度大于所述第二氧化层的厚度。

4.根据权利要求1所述的制作方法，其特征在于，另包括形成连接结构的步骤，以使相邻存储单元的位于所述第一源或漏区两侧的控制栅电连接在一起。

5.根据权利要求1所述的制作方法，其特征在于，所述捕获电荷层的材料为氮化硅。

6.一种含分离栅结构的SONOS闪存存储器，包括对称设置在掺杂阱上的若干存储单元，其特征在于，

7.根据权利要求6所述的SONOS闪存存储器，其特征在于，相邻存储单元的位于所述第一源或漏区两侧的控制栅通过连接结构电连接在一起。

8.根据权利要求6所述的SONOS闪存存储器，其特征在于，所述第一侧墙的厚度大于所述第二侧墙的厚度。

9.一种如权利要求6至8任一项所述的含分离栅结构的SONOS闪存存储器的操作方法，其特征在于，所述选择晶体管、SONOS晶体管为P型晶体管，所述含分离栅结构的SONOS闪存存储器另包括字线、控制栅连线，所述字线通过接触孔连接所述字线栅，所述控制栅连线通过接触孔连接所述控制栅；

10.根据权利要求9所述的操作方法，其特征在于，对所述存储器进行擦除操作时，所有存储单元的字线被偏置到正电压VeraW，控制栅连线被偏置到负电压VeraC，源线处于浮空状态，位线被偏置到正电压VeraB，掺杂阱被偏置到正电压VeraWe。

11.根据权利要求9所述的操作方法，其特征在于，对所述存储器进行读取操作时，选取存储单元，其字线被偏置到负电压VeraW，控制栅连线被偏置到负电压VeraC，源线接地，位线被偏置到负电压VeraB，掺杂阱接地。

12.根据权利要求9所述的操作方法，其特征在于，对所述存储器进行编程操作时，选取的存储单元的字线被施加的偏置电压为-2V至-4V，控制栅连线被施加的偏置电压为0V至-2V，源线被施加的偏置电压为-5V至-7V。

13.根据权利要求10所述的操作方法，其特征在于，对所述存储器进行擦除操作时，字线被施加的偏置电压为2V至4V，控制栅连线被施加的偏置电压为-5.5V至-7.5V，位线被施加的偏置电压为5V至7V，掺杂阱被施加的偏置电压为5V至7V。

14.根据权利要求11所述的操作方法，其特征在于，对所述存储器进行读取操作时，选取的存储单元的字线被施加的偏置电压为-1.5V至-3.5V，控制栅连线被施加的偏置电压为-1.5V至-3.5V，位线被施加的偏置电压为-1.8V至0V。