CN109148464A - 分栅sonos的制造方法 - Google Patents
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Abstract
本发明公开了一种分栅SONOS的制造方法，形成ONO层后，依次淀积第一多晶硅层、氮化硅层，刻蚀氮化硅层并在其侧面形成氧化层侧墙，刻蚀第一多晶硅层；形成SONOS存储管的源端，淀积第二多晶硅层，该第二多晶硅层直接和硅衬底连接，在第二多晶硅层顶部形成氧化层，湿法去除氮化硅层并再次刻蚀第一多晶硅层，热氧化形成逻辑区晶体管栅氧化层和选择管栅氧化层，同时在第一多晶硅层侧面形成热氧化层侧墙。淀积第三多晶硅层并刻蚀，同时形成SONOS存储管的多晶硅栅和逻辑区多晶硅栅。本发明能节省芯片面积，降低制造成本。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种分栅SONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor闪速存储器)的制造方法。
背景技术
具有低操作电压、更好的COMS工艺兼容性的SONOS技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。2-T SONOS(2Transistors，两个晶体管存储一个比特位的数据)技术由于其低功耗得到了很多应用的青睐。但是2-T SONOS结构与生俱来的缺点就是其较大的芯片面积损耗。
相对于2-T SONOS，分栅的SONOS器件更省面积。如图1所示，现有的分栅SONOS在两个选择管之间有一接触孔将选择管的源端引出，为了避免光刻套偏，两个选择管之间的距离不能太小。因此传统的方法不利于进一步减小单个存储单元的面积。减小该距离就能有效的节省芯片面积。
此外，现有的分栅SONOS的制造工艺方法中，存储管栅刻蚀后的长度依赖于光刻精度，因此不利于存储管栅的缩小。使用侧墙氧化层定义存储管栅的长度有利于继续缩短存储管的长度，进一步减小存储单元的面积。
现有的分栅SONOS的制造工艺方法中，在第二多晶硅层淀积之后(参见图2)，需增加一块掩模版将存储管SONOS之间的多晶硅刻蚀掉一部分(参见图3)。然后再通过自对准刻蚀将SONOS存储管之间的多晶硅完全去除，同时在SONOS存储管的另一侧形成选择管多晶硅栅(参见图4)。
图1中，21为衬底，22为ONO层，23为存储管多晶硅栅，24为多晶硅间氮化硅，25为选择管栅氧化层，26为选择管多晶硅栅，27为存储管栅上氮化硅，28为侧墙，29为轻漏极掺杂，30为源漏注入，31为接触孔。
发明内容
本发明要解决的技术问题是提供一种分栅SONOS的制造方法，能节省芯片面积，降低制造成本。
为解决上述技术问题，本发明的分栅SONOS的制造方法是采用如下技术方案实现的：
步骤1、在P型硅衬底上形成ONO层，在该ONO层上依次淀积第一多晶硅层和第一氮化硅层，光刻打开，刻蚀第一氮化硅层，在打开的第一氮化硅层的开口内淀积第一氧化层并刻蚀将第一多晶硅层暴露出来，在第一氮化硅层的开口侧面经淀积和回刻蚀形成氧化层侧墙；
步骤2、以所述氧化硅侧墙为屏蔽层，自对准刻蚀第一多晶硅层，热氧化在第一多晶硅层侧面形成第一热氧化层，在P型硅衬底的上端进行离子注入形成SONOS存储管的源端，在第一热氧化层的侧面及ONO层的上端淀积第二氧化层，自对准依次回刻蚀第二氧化层、刻蚀ONO层，将已进行离子注入的P型硅衬底暴露出来；
步骤3、在步骤2已形成的器件上端淀积第二多晶硅层，覆盖住器件的上端面，该第二多晶硅层5用来连接SONOS存储管的源端将其引出；
步骤4、以第一氮化硅层为停止层进行CMP，将连接SONOS存储管的源端的第二多晶硅层区域之外的第二多晶硅层去掉；在剩余的第二多晶硅层顶部表面形成第二热氧化层；
步骤5、湿法去除第一氮化硅层，以所述氧化层侧墙和第二热氧化层为屏蔽层，自对准依次刻蚀第一多晶硅层、SONOS存储管的ONO层；热氧化在P型硅衬底表面形成用于构成逻辑区晶体管的栅氧化层、选择管栅氧化层的第三热氧化层，该热氧化过程同时在第一多晶硅层的侧面形成侧墙热氧化层；
步骤6、淀积第三多晶硅层，光刻胶显影后，干法刻蚀第三多晶硅层，同时形成位于SONOS存储管两侧的选择管多晶硅栅和逻辑区晶体管的多晶硅栅；
在形成存储管之间的源端时，通过多晶硅层将存储管的源端引出；
步骤7、在选择管多晶硅栅和逻辑区晶体管的多晶硅栅的侧面和顶端，通过热氧化形成侧墙氧化层；在P型衬底的上端，进行N型轻漏极掺杂形成PN结；在所述侧墙氧化层的外端淀积第二氮化硅层形成侧墙，N型重掺杂源漏注入形成逻辑区晶体管的源端和漏端，同时形成选择管的漏端。
采用本发明的方法，由于存储管的源端引出的多晶硅是通过自对准工艺形成的，因此源端的尺寸比现有工艺的源端引出的方式小，有利于减小存储单元的面积。另外，使用侧墙氧化层的厚度定义存储管栅的长度有利于继续缩短存储管的长度并且不受光刻工艺的限制，避免了存储管栅刻蚀后的长度依赖于光刻精度，因此有利于进一步减小存储单元的面积，降低制造成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的分栅SONOS器件结构示意图；
图2是现有方法中第二多晶硅层淀积后的示意图；
图3是现有方法中刻蚀掉一部分存储管SONOS之间的多晶硅示意图；
图4是现有方法中将SONOS存储管之间的多晶硅完全去除示意图；
图5是改进的方法中形成氧化硅侧墙的示意图；
图6是改进的方法中形成SONOS存储管源端示意图；
图7是改进的方法中淀积第二多晶硅层示意图；
图8是改进的方法中在第二多晶硅层的顶部形成第二热氧化层示意图；
图9是改进的方法中在P型硅衬底表面形成第三热氧化层示意图；
图10是改进的方法中淀积并刻蚀第三多晶硅层示意图；
图11是采用改进的分栅SONOS的制造方法形成的器件一实施例结构示意图。
具体实施方式
改进后的分栅SONOS的制造方法在下面的实施例中，实现过程如下：
步骤1、参见图5，在P型硅衬底1上形成ONO(氧化硅-氮化硅-氧化硅)层3。在所述ONO层3上依次淀积第一多晶硅层2和氮化硅层13，该氮化硅层13作为CMP(化学机械研磨)停止层的预留氮化硅层。第一多晶硅层2用来形成SONOS存储管多晶硅栅。光刻打开，刻蚀氮化硅层13，在打开的氮化硅层13的开口内淀积第一氧化层并刻蚀将第一多晶硅层2暴露出来，在氮化硅层13的开口侧面经淀积和回刻蚀形成氧化层侧墙4。所述氧化硅层侧墙4的厚度决定了SONOS存储管多晶硅栅的长度。
步骤2、参见图6，以氧化硅侧墙4为屏蔽层，自对准刻蚀第一多晶硅层2，热氧化在第一多晶硅层2侧面形成第一热氧化层，在P型硅衬底1的上端进行离子注入形成SONOS存储管的源端9。在第一热氧化层的侧面及ONO层3的上端淀积第二氧化层，使第一热氧化层加厚，再次自对准依次回刻蚀第二氧化层、刻蚀ONO层，将已进行离子注入的P型硅衬底1暴露出来。
步骤3、参见图7，在步骤2已形成的器件上端淀积第二多晶硅层5，覆盖住器件的上端面。该第二多晶硅层5直接与P型硅衬底1连接，用来连接SONOS存储管的源端9，将源端通过掺杂的第二多晶硅层5引出。SONOS存储管的源端9通过第二多晶硅层5引出，由于是自对准刻蚀，因此存储管之间的间距可以减小，有利于节省芯片面积。
步骤4、参见图8，以氮化硅层13为停止层进行CMP，将连接SONOS存储管的源端9的第二多晶硅层5区域之外的，位于氮化硅层13之上的第二多晶硅层5去掉。CMP之后，热氧化在剩余的第二Poly层5顶部表面形成第二热氧化层。
步骤5、参见图9，湿法去除氮化硅层13，以所述氧化层侧墙4和第二多晶硅层5顶部的第二热氧化层为屏蔽层，自对准依次刻蚀第一多晶硅层2、SONOS存储管的ONO层3。刻蚀完成之后，热氧化在P型硅衬底1表面形成用于构成逻辑区晶体管的栅氧化层7、选择管栅氧化层8的第三热氧化层15(即选择管栅氧化层8和逻辑区晶体管的栅氧化层7共用第三热氧化层15)，该氧化过程同时在第一多晶硅层2的侧面形成侧墙热氧化层。
步骤6、参见图10，淀积第三层，光刻胶显影后，再次干法刻蚀第三多晶硅层，同时形成了位于SONOS存储管两侧的选择管多晶硅栅6和逻辑区晶体管的多晶硅栅6-1。光刻胶定义了逻辑区晶体管的多晶硅栅6-1。自对准刻蚀在SONOS存储管两侧形成选择管多晶硅栅6(也可称为侧墙选择管栅极)。图10中的标号14是显影后的光刻胶。
步骤7、参见图11，在选择管多晶硅栅6和逻辑区晶体管的多晶硅栅6-1的侧面和顶端，通过热氧化形成侧墙氧化层；在P型衬底1的上端，进行轻漏极掺杂形成PN结10(N型轻漏极掺杂后和P型硅衬底1形成的PN结)。在所述侧墙氧化层的外端淀积第二氮化硅层形成侧墙12并刻蚀，该侧墙12由侧墙氧化层和第二氮化硅层两层构成；N型重掺杂源漏注入11形成逻辑区晶体管的源端和漏端，同时形成选择管的漏端。后段工艺与传统CMOS工艺一致。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种分栅SONOS的制造方法，其特征在于，包括如下步骤：
步骤1、在P型硅衬底上形成ONO层，在该ONO层上依次淀积第一多晶硅层和第一氮化硅层，光刻打开，刻蚀第一氮化硅层，在打开的第一氮化硅层的开口内淀积第一氧化层并刻蚀将第一多晶硅层暴露出来，在第一氮化硅层的开口侧面经淀积和回刻蚀形成氧化层侧墙；
步骤2、以所述氧化硅侧墙为屏蔽层，自对准刻蚀第一多晶硅层，热氧化在第一多晶硅层侧面形成第一热氧化层，在P型硅衬底的上端进行离子注入形成SONOS存储管的源端，在第一热氧化层的侧面及ONO层的上端淀积第二氧化层，自对准依次回刻蚀第二氧化层、刻蚀ONO层，将已进行离子注入的P型硅衬底暴露出来；
步骤3、在步骤2已形成的器件上端淀积第二多晶硅层，覆盖住器件的上端面，该第二多晶硅层5用来连接SONOS存储管的源端将其引出；
步骤4、以第一氮化硅层为停止层进行CMP，将连接SONOS存储管的源端的第二多晶硅层区域之外的第二多晶硅层去掉；在剩余的第二多晶硅层顶部表面形成第二热氧化层；
步骤5、湿法去除第一氮化硅层，以所述氧化层侧墙和第二热氧化层为屏蔽层，自对准依次刻蚀第一多晶硅层、SONOS存储管的ONO层；热氧化在P型硅衬底表面形成用于构成逻辑区晶体管的栅氧化层、选择管栅氧化层的第三热氧化层，该热氧化过程同时在第一多晶硅层的侧面形成侧墙热氧化层；
步骤6、淀积第三多晶硅层，光刻胶显影后，干法刻蚀第三多晶硅层，同时形成位于SONOS存储管两侧的选择管多晶硅栅和逻辑区晶体管的多晶硅栅；
在形成存储管之间的源端时，通过多晶硅层将存储管的源端引出；
步骤7、在选择管多晶硅栅和逻辑区晶体管的多晶硅栅的侧面和顶端，通过热氧化形成侧墙氧化层；在P型衬底的上端，进行N型轻漏极掺杂形成PN结，在所述侧墙氧化层的外端淀积第二氮化硅层形成侧墙，进行N型重掺杂注入形成选择管的源端和逻辑区晶体管的源端和漏端。
2.如权利要求1所述的方法，其特征在于：步骤1所述第一氮化硅层作为CMP停止层的预留氮化硅层。
3.如权利要求1所述的方法，其特征在于：步骤1所述第一多晶硅层用来形成SONOS存储管多晶硅栅。
4.如权利要求1所述的方法，其特征在于：步骤1所述氧化层侧墙的厚度决定了SONOS存储管多晶硅栅的长度。
5.如权利要求1所述的方法，其特征在于：步骤2所述第二多晶硅层直接与P型硅衬底连接。
6.如权利要求1所述的方法，其特征在于：步骤6中，光刻胶定义了逻辑区晶体管的多晶硅栅，自对准刻蚀在SONOS存储管两侧形成选择管多晶硅栅。
7.如权利要求1所述的方法，其特征在于：步骤7中所述侧墙由侧墙氧化层和第二氮化硅层两层构成。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1459846A (zh) * | 2002-05-20 | 2003-12-03 | 台湾积体电路制造股份有限公司 | 分离栅极快闪存储单元的复晶硅间隙壁的制造方法 |
| US20060068546A1 (en) * | 2004-09-29 | 2006-03-30 | Yi-Shing Chang | Self-aligned non-volatile memory and method of forming the same |
| CN102315174A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 含分离栅结构的sonos闪存存储器及其制作方法、操作方法 |
| CN104091803A (zh) * | 2014-07-24 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 分离栅极式存储器、半导体器件及其制作方法 |
| CN105470261A (zh) * | 2015-12-25 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | Sonos存储器及其制造方法 |
| CN106298793A (zh) * | 2016-09-30 | 2017-01-04 | 上海华虹宏力半导体制造有限公司 | 自对准分栅闪存器件及其制造方法 |
-
2018
- 2018-07-26 CN CN201810832870.3A patent/CN109148464A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1459846A (zh) * | 2002-05-20 | 2003-12-03 | 台湾积体电路制造股份有限公司 | 分离栅极快闪存储单元的复晶硅间隙壁的制造方法 |
| US20060068546A1 (en) * | 2004-09-29 | 2006-03-30 | Yi-Shing Chang | Self-aligned non-volatile memory and method of forming the same |
| CN102315174A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 含分离栅结构的sonos闪存存储器及其制作方法、操作方法 |
| CN104091803A (zh) * | 2014-07-24 | 2014-10-08 | 上海华虹宏力半导体制造有限公司 | 分离栅极式存储器、半导体器件及其制作方法 |
| CN105470261A (zh) * | 2015-12-25 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | Sonos存储器及其制造方法 |
| CN106298793A (zh) * | 2016-09-30 | 2017-01-04 | 上海华虹宏力半导体制造有限公司 | 自对准分栅闪存器件及其制造方法 |
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