KR20010061406A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 스택 게이트형 플래쉬 메모리 소자에서 게이트 전극의 커플링비가 낮은 문제점을 해결하기 위하여, 플로팅 게이트의 상부로부터 하부까지 콘트롤 게이트가 감싸도록 하여 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증가시키므로써 게이트 전극의 커플링비를 증대시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 전극의 커플링비(coupling ratio)를 증대시켜 소자의 동작특성을 개선하기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적인 플래쉬 메모리 소자에서는 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시켜 게이트 전극의 커플링비를 증가시킨다. 그런데, 단순한 적층 구조를 갖는 스택 게이트 플래쉬 메모리 소자에서는 접촉면적 증가에 따라 셀 사이즈가 증가하기 때문에 커플링비를 증대시키는데 한계가 있다.
도 1은 종래 플래쉬 메모리 소자의 단면도이다.
도시된 바와 같이, 반도체 기판(11)에 웰 공정을 실시하고 필드 산화막(12)을 형성한 후 터널 산화막(13)을 형성한다. 이후, 제 1 도프트 폴리실리콘층을 형성하고 패터닝하여 플로팅 게이트(14)를 형성한다. 그리고, 전체구조 상에 유전체막(15), 콘트롤 게이트용 도전층(16) 및 반사 방지막(17)을 순차적으로 형성한 다음 자기정렬 식각 방식으로 식각하여 플로팅 게이트(14) 및 콘트롤 게이트(16)의 스택 게이트 구조를 형성한다.
도 2a 및 2b는 플래쉬 메모리 소자의 각 단자 간에 발생하는 캐패시턴스를나타내는 개략도 및 이의 등가회로도이다.
먼저, 드레인 전압(Vd)이 0V 일 때 , 플로팅 게이트 전압(Vf)은 [수학식 1]과 같다.
여기에서, Cipo는 유전체막에 발생되는 캐패시턴스, Cgs는 게이트-소오스 간에 발생되는 캐패시턴스, Cgd는 게이트-드레인 간에 발생되는 캐패시턴스, Cgb는 게이트-기판(벌크) 간에 발생되는 캐패시턴스를 나타내고, Vcg는 콘트롤 게이트 전압을 나타낸다.
만약 Vcg=0v이면, Vf는 [수학식 2]와 같이 나타내어진다.
그런데 결과적인 플로팅 게이트 전압(Vf)은 중첩의 원리에 의해 [수학식 1]과 [수학식 2]와의 합이 되므로, 결과적인 플로팅 게이트 전압(Vf)은 [수학식 3]과 같이 나타내어 진다.
[수학식 3]으로부터, Cipo를 크게 하면 Vf를 증가시킬 수 있다는 결론을 얻게 되며, 일반적으로 캐패시턴스는 [수학식 4]와 같이 나타낼 수 있다.
결국, 플로팅 게이트와 콘트롤 게이트의 접촉 면적(A)을 증가시키면 플로팅 게이트 전압(Vf)을 증가시킬 수 있게 된다. 그러나 단순 적층형 셀 구조에서는 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증가시키는데 한계가 있다. 이에 따라 소자가 저전압에서 동작하지 못하게 되는 문제점이 있다.
따라서, 본 발명은 콘트롤 게이트가 플로팅 게이트의 상부로부터 하부까지 감싸도록 형성하여 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시키므로써 게이트 전극의 커플링비를 증대시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 소자분리 공정을 실시한 반도체 기판 상에 터널 산화막을 성장시키는 단계; 상기 터널 산화막 상에 질화막 및 콘트롤 게이트용 제 1 폴리실리콘층을 형성하는 단계; 플로팅 게이트가 형성될 지역의 콘트롤 게이트용 제 1 폴리실리콘층, 질화막 및 터널 산화막을 제거한 후, 전체구조 상에 제 1 유전체막을 형성하고, 상기 플로팅 게이트가 형성될 지역의 제 1 유전체막을 제거하여 반도체 기판을 노출시키는단계; 상기 노출된 반도체 기판 상에 터널 산화막을 형성하고, 전체구조 상에 플로팅 게이트용 폴리실리콘층을 형성하는 단계; 상기 플로팅 게이트용 폴리실리콘층을 패터닝하고, 이로 인하여 플로팅 게이트 패턴 이외 지역의 상기 콘트롤 게이트용 제 1 폴리실리콘층이 노출되는 단계; 상기 패터닝된 플로팅 게이트용 폴리실리콘층 상부 및 측부에 제 2 유전체막을 형성하는 단계; 전체구조 상에 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 순차적으로 형성하는 단계; 및 자기정렬 식각 공정으로 콘트롤 게이트를 패터닝하고, 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 소자의 단면도.
도 2a 및 2b는 플래쉬 메모리 소자의 각 단자 간에 발생하는 캐패시턴스를 나타내는 개략도 및 이의 등가회로도.
도 3a 내지 3d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 반도체 기판 22 : 필드 산화막
23, 27 : 터널 산화막 24 : 질화막
25 : 콘트롤 게이트용 제 1 폴리실리콘층 26 : 유전체막
28 : 플로팅 게이트용 폴리실리콘층
29 : 콘트롤 게이트용 제 2 폴리실리콘층
30 : 콘트롤 게이트용 폴리실리콘층 31 : 반사 방지막
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 3a에 도시된 것과 같이, 소자분리 공정을 실시하여 필드 산화막(22)이 형성된 반도체 기판(21) 상에 터널 산화막(23)을 성장시키고, 터널 산화막 상에 질화막(24) 및 콘트롤 게이트용 제 1 폴리실리콘층(25)을 형성한다. 여기에서, 질화막(24)은 500 내지 1500Å의 두께로 형성한다.
도 3b에 도시된 바와 같이, 플로팅 게이트가 형성될 지역의 콘트롤 게이트용 제 1 폴리실리콘층(25), 질화막(24) 및 터널 산화막(23)을 제거한 후, 전체구조 상에 제 1 유전체막(26A)을 형성한다. 이후, 플로팅 게이트가 형성될 지역의 제 1 유전체막(26A)을 제거하여 반도체 기판(21)을 노출시킨다.
도 3c에 도시된 바와 같이, 노출된 반도체 기판(21) 상에 터널 산화막(27)을 형성하고, 전체구조 상에 플로팅 게이트용 폴리실리콘층(28)을 형성한다. 이후, 플로팅 게이트용 마스크를 이용한 식각 공정으로 플로팅 게이트용 폴리실리콘층(28)을 패터닝한다. 플로팅 게이트로 사용될 폴리실리콘층 이외의 플로팅 게이트용 폴리실리콘층(28)을 식각할 때 그 하부의 제 1 유전체막(26A)이 동시에 식각되도록 하여 콘트롤 게이트용 제 1 폴리실리콘층(25)이 노출되도록 한다.
도 3d에 도시된 바와 같이, 패터닝된 플로팅 게이트용 폴리실리콘층(28) 상부 및 측부에 제 2 유전체막(26B)을 형성하여, 제 1 유전체막(26A)과 함께 셀의 유전체막(26)으로 사용한다. 이후, 전체구조 상에 콘트롤 게이트용 제 2 폴리실리콘층(29)을 형성한다. 이때, 노출된 콘트롤 게이트용 제 1 폴리실리콘층(25)이 콘트롤 게이트용 제 2 폴리실리콘층(29)과 함께 콘트로 게이트용 폴리실리콘층(30)으로 작용하게 된다. 다음에, 콘트롤 게이트용 폴리실리콘층(30) 상에 반사 방지막(31)을 형성한다.
이후, 도시하지는 않았지만 자기정렬 식각 공정으로 콘트롤 게이트를 패터닝하고, 소오스 및 드레인 영역을 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트와 콘트롤 게이트의 접촉면적을증대시켜 게이트 전극의 커플링비를 극대화하므로써, 셀의 프로그램 및 소거 특성을 향상시킬 수 있다. 이에 따라 저전압에서 소자가 안정적으로 동작할 수 있고, 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 소자분리 공정을 실시한 반도체 기판 상에 터널 산화막을 성장시키는 단계;
    상기 터널 산화막 상에 질화막 및 콘트롤 게이트용 제 1 폴리실리콘층을 형성하는 단계;
    플로팅 게이트가 형성될 지역의 콘트롤 게이트용 제 1 폴리실리콘층, 질화막 및 터널 산화막을 제거한 후, 전체구조 상에 제 1 유전체막을 형성하고, 상기 플로팅 게이트가 형성될 지역의 제 1 유전체막을 제거하여 반도체 기판을 노출시키는 단계;
    상기 노출된 반도체 기판 상에 터널 산화막을 형성하고, 전체구조 상에 플로팅 게이트용 폴리실리콘층을 형성하는 단계;
    상기 플로팅 게이트용 폴리실리콘층을 패터닝하고, 이로 인하여 플로팅 게이트 패턴 이외 지역의 상기 콘트롤 게이트용 제 1 폴리실리콘층이 노출되는 단계;
    상기 패터닝된 플로팅 게이트용 폴리실리콘층 상부 및 측부에 제 2 유전체막을 형성하는 단계;
    전체구조 상에 콘트롤 게이트용 제 2 폴리실리콘층 및 반사 방지막을 순차적으로 형성하는 단계; 및
    자기정렬 식각 공정으로 콘트롤 게이트를 패터닝하고, 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화막은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트용 폴리실리콘층 패터닝시 플로팅 게이트 패턴 이외 지역의 제 1 유전체막을 동시에 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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