JPH11297953A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297953A JPH11297953A JP10097182A JP9718298A JPH11297953A JP H11297953 A JPH11297953 A JP H11297953A JP 10097182 A JP10097182 A JP 10097182A JP 9718298 A JP9718298 A JP 9718298A JP H11297953 A JPH11297953 A JP H11297953A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の微細な接続孔を、蓄積キャパシ
タプレートとなる導電性膜をマスクとして用い、精度良
く形成すること。 【解決手段】 半導体基板２１上に形成されたトランジ
スタＴと、上部配線層及び蓄積キャパシタＣとを電気的
に分離する層間絶縁膜２５上に、導電性膜を堆積させ、
蓄積キャパシタプレート３０にする。この導電性膜をフ
ォトリソグラフィーとエッチングによりマスク形状に加
工する。このマスクを用いて層間絶縁膜２５に接続孔２
９を開口する。この後、蓄積キャパシタプレート３０の
表面に誘電体膜３１を選択的に形成し、接続孔２９の内
部及び蓄積キャパシタプレート３０の上部に蓄積電極２
６を形成する。更に誘電体膜３２を成膜し、不要な部分
を除去する。そして蓄積キャパシタプレート３４を堆積
させ、蓄積キャパシタＣを形成する。
タプレートとなる導電性膜をマスクとして用い、精度良
く形成すること。 【解決手段】 半導体基板２１上に形成されたトランジ
スタＴと、上部配線層及び蓄積キャパシタＣとを電気的
に分離する層間絶縁膜２５上に、導電性膜を堆積させ、
蓄積キャパシタプレート３０にする。この導電性膜をフ
ォトリソグラフィーとエッチングによりマスク形状に加
工する。このマスクを用いて層間絶縁膜２５に接続孔２
９を開口する。この後、蓄積キャパシタプレート３０の
表面に誘電体膜３１を選択的に形成し、接続孔２９の内
部及び蓄積キャパシタプレート３０の上部に蓄積電極２
６を形成する。更に誘電体膜３２を成膜し、不要な部分
を除去する。そして蓄積キャパシタプレート３４を堆積
させ、蓄積キャパシタＣを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に蓄積キャパシタを含む半導体素子を
高集積化する方法に関するものである。
方法に係わり、特に蓄積キャパシタを含む半導体素子を
高集積化する方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路である半導体装置
の設計ルールの微細化が急速に進展している。例えばＤ
ＲＡＭの重要な構成要素である蓄積キャパシタにおい
て、十分な信号電荷の蓄積容量を得るために、蓄積電極
の表面積を増大させることが重要ポイントであり、この
ことが高集積化に寄与する。ＤＲＡＭの蓄積キャパシタ
では、このための１つの手段としてスタック型のキャパ
シタ構造が用いられている。
の設計ルールの微細化が急速に進展している。例えばＤ
ＲＡＭの重要な構成要素である蓄積キャパシタにおい
て、十分な信号電荷の蓄積容量を得るために、蓄積電極
の表面積を増大させることが重要ポイントであり、この
ことが高集積化に寄与する。ＤＲＡＭの蓄積キャパシタ
では、このための１つの手段としてスタック型のキャパ
シタ構造が用いられている。
【０００３】以下にこのようなスタック型の蓄積キャパ
シタを有する従来の半導体装置の製造方法について、図
４を用いて説明する。図４は従来の半導体記憶装置、特
にＤＲＡＭのメモリセル部の製造過程を示す断面図であ
る。このメモリセル部は、シリコン（Ｓｉ）からなる半
導体基板１の表面に形成されたスイッチングのトランジ
スタＴと、このトランジスタＴに接続された蓄積キャパ
シタＣから構成される。
シタを有する従来の半導体装置の製造方法について、図
４を用いて説明する。図４は従来の半導体記憶装置、特
にＤＲＡＭのメモリセル部の製造過程を示す断面図であ
る。このメモリセル部は、シリコン（Ｓｉ）からなる半
導体基板１の表面に形成されたスイッチングのトランジ
スタＴと、このトランジスタＴに接続された蓄積キャパ
シタＣから構成される。
【０００４】図４（ｃ）の完成断面図に示すように、ト
ランジスタＴは、２つの拡散領域２ａ，２ｂと、これら
の拡散領域２ａ，２ｂに挟まれたゲート電極４とを有
し、他のトランジスタとは素子分離酸化膜３を介して電
気的に分離されている。また層間絶縁膜５を貫通するよ
う接続孔９が形成され、接続孔９の下端が拡散領域２ａ
と連通している。この接続孔９の内部空間と、接続孔９
の上端の上部空間が導体で満たされた蓄積電極６となっ
ている。このようなスタック型の蓄積電極６の上面に誘
電体膜７が成膜され、更にその上に導体の蓄積キャパシ
タプレート８が形成されて蓄積キャパシタＣが構成され
ている。
ランジスタＴは、２つの拡散領域２ａ，２ｂと、これら
の拡散領域２ａ，２ｂに挟まれたゲート電極４とを有
し、他のトランジスタとは素子分離酸化膜３を介して電
気的に分離されている。また層間絶縁膜５を貫通するよ
う接続孔９が形成され、接続孔９の下端が拡散領域２ａ
と連通している。この接続孔９の内部空間と、接続孔９
の上端の上部空間が導体で満たされた蓄積電極６となっ
ている。このようなスタック型の蓄積電極６の上面に誘
電体膜７が成膜され、更にその上に導体の蓄積キャパシ
タプレート８が形成されて蓄積キャパシタＣが構成され
ている。
【０００５】層間絶縁膜５は、トランジスタＴのゲート
電極４と蓄積キャパシタＣとを電気的に分離すると共
に、各メモリセル部間を分離するものである。接続孔９
は、トランジスタＴの拡散領域２ａと蓄積キャパシタＣ
の蓄積電極６を電気的に接続するための孔である。
電極４と蓄積キャパシタＣとを電気的に分離すると共
に、各メモリセル部間を分離するものである。接続孔９
は、トランジスタＴの拡散領域２ａと蓄積キャパシタＣ
の蓄積電極６を電気的に接続するための孔である。
【０００６】このような構造を有する従来の半導体記憶
装置（ＤＲＡＭ）の製造方法について、図４（ａ）〜図
４（ｃ）を用いて説明する。図４（ａ）に示すように半
導体基板１上にスイッチング用のトランジスタＴを形成
する。この後に形成された層間絶縁膜５上に、接続孔９
の形状を規定するため、レジスト１０を用いてレジスト
マスク１０ａをフォトリソグラフィーにより形成する。
これをエッチングマスクとして層間絶縁膜５を貫通させ
て接続孔９を開口し、拡散領域２ａと連通状態にする。
装置（ＤＲＡＭ）の製造方法について、図４（ａ）〜図
４（ｃ）を用いて説明する。図４（ａ）に示すように半
導体基板１上にスイッチング用のトランジスタＴを形成
する。この後に形成された層間絶縁膜５上に、接続孔９
の形状を規定するため、レジスト１０を用いてレジスト
マスク１０ａをフォトリソグラフィーにより形成する。
これをエッチングマスクとして層間絶縁膜５を貫通させ
て接続孔９を開口し、拡散領域２ａと連通状態にする。
【０００７】図４（ｂ）に示すように、接続孔９を形成
した後、コンタクトプラグ及び蓄積キャパシタＣの蓄積
電極６となる導体を接続孔９の内部及び層間絶縁膜５上
面に堆積させる。そしてフォトリソグラフィー及びエッ
チングにより所望の形状に導電体を加工し、蓄積電極６
を形成する。この後、図４（ｃ）に示すように、層間絶
縁膜５が露出している部分と、蓄積電極６の表面に誘電
体膜７を成膜し、更にその上に蓄積キャパシタＣのプレ
ート８を堆積させる。こうするとメモリセル部の蓄積キ
ャパシタＣがスタック状に形成される。
した後、コンタクトプラグ及び蓄積キャパシタＣの蓄積
電極６となる導体を接続孔９の内部及び層間絶縁膜５上
面に堆積させる。そしてフォトリソグラフィー及びエッ
チングにより所望の形状に導電体を加工し、蓄積電極６
を形成する。この後、図４（ｃ）に示すように、層間絶
縁膜５が露出している部分と、蓄積電極６の表面に誘電
体膜７を成膜し、更にその上に蓄積キャパシタＣのプレ
ート８を堆積させる。こうするとメモリセル部の蓄積キ
ャパシタＣがスタック状に形成される。
【０００８】
【本発明が解決しようとする課題】上記のような従来の
半導体装置の製造方法では、トランジスタＴの拡散領域
２ａと蓄積電極６を電気的に接続するため、接続孔９を
開口するが、この開口にエッチングマスクとしてレジス
トマスク１０ａを用いている。しかしながら、半導体装
置の更なる微細化に伴って、極微細な接続孔を得るため
のパターンを、フォトリソグラフィーにより形成する必
要が生じる。この場合には、解像性を高めるために、レ
ジスト１０の薄膜化が必須条件となる。
半導体装置の製造方法では、トランジスタＴの拡散領域
２ａと蓄積電極６を電気的に接続するため、接続孔９を
開口するが、この開口にエッチングマスクとしてレジス
トマスク１０ａを用いている。しかしながら、半導体装
置の更なる微細化に伴って、極微細な接続孔を得るため
のパターンを、フォトリソグラフィーにより形成する必
要が生じる。この場合には、解像性を高めるために、レ
ジスト１０の薄膜化が必須条件となる。
【０００９】しかしトランジスタＴのゲート電極４と蓄
積電極６を電気的に分離する層間絶縁膜５の厚さは、素
子の微細化が進展してもほとんど変わらない。このた
め、接続孔９を開口するためのエッチング工程では、レ
ジスト１０の膜厚を薄くすればする程、レジスト１０が
エッチングされる割合が大きくなる。場合によっては、
レジスト１０がほとんどなくなり、接続孔９の寸法を予
定通りに設定できなくなるという問題が生じる。このた
めレジスト１０のエッチング耐性を高める必要が生じる
が、現状のエッチング耐性では、更に微細な接続孔を精
度良く形成することが困難になるという課題を生じる。
積電極６を電気的に分離する層間絶縁膜５の厚さは、素
子の微細化が進展してもほとんど変わらない。このた
め、接続孔９を開口するためのエッチング工程では、レ
ジスト１０の膜厚を薄くすればする程、レジスト１０が
エッチングされる割合が大きくなる。場合によっては、
レジスト１０がほとんどなくなり、接続孔９の寸法を予
定通りに設定できなくなるという問題が生じる。このた
めレジスト１０のエッチング耐性を高める必要が生じる
が、現状のエッチング耐性では、更に微細な接続孔を精
度良く形成することが困難になるという課題を生じる。
【００１０】本発明は、このような従来の問題点に鑑み
てなされたものであって、レジストマスクでのエッチン
グ耐性の問題を解決し、単位空間当たりの蓄積キャパシ
タと半導体基板とを接続する接続孔を更に微細化すると
共に、蓄積キャパシタの容量を増加させることにより、
半導体素子をより高集積化できる半導体装置の製造方法
を実現することを目的とする。
てなされたものであって、レジストマスクでのエッチン
グ耐性の問題を解決し、単位空間当たりの蓄積キャパシ
タと半導体基板とを接続する接続孔を更に微細化すると
共に、蓄積キャパシタの容量を増加させることにより、
半導体素子をより高集積化できる半導体装置の製造方法
を実現することを目的とする。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、本願の請求項１記載の発明は、トランジスタを含
む半導体基板上に層間絶縁膜を形成する第１の工程と、
前記第１の工程で形成された前記層間絶縁膜上に導電性
膜を形成し、前記導電性膜の所定部分を選択的に除去し
て開口パターンを形成する第２の工程と、前記第２の工
程で作成された開口パターンを有する前記導電性膜をマ
スクとして用い、前記第１の工程で形成された層間絶縁
膜を選択的に除去し、前記トランジスタの電極と連通し
た接続孔を形成する第３の工程と、を具備することを特
徴とするものである。
めに、本願の請求項１記載の発明は、トランジスタを含
む半導体基板上に層間絶縁膜を形成する第１の工程と、
前記第１の工程で形成された前記層間絶縁膜上に導電性
膜を形成し、前記導電性膜の所定部分を選択的に除去し
て開口パターンを形成する第２の工程と、前記第２の工
程で作成された開口パターンを有する前記導電性膜をマ
スクとして用い、前記第１の工程で形成された層間絶縁
膜を選択的に除去し、前記トランジスタの電極と連通し
た接続孔を形成する第３の工程と、を具備することを特
徴とするものである。
【００１２】本願の請求項２記載の発明は、トランジス
タを含む半導体基板上に層間絶縁膜を形成する第１の工
程と、前記第１の工程で形成された前記層間絶縁膜上に
第１の導電性膜を形成し、前記第１の導電性膜の所定部
分を選択的に除去して開口パターンを形成する第２の工
程と、前記第２の工程で作成された開口パターンを有す
る前記第１の導電性膜をマスクとして用い、前記第１の
工程で形成された層間絶縁膜を選択的に除去し、前記ト
ランジスタの電極と連通した接続孔を形成する第３の工
程と、前記第２の工程で作成された前記第１の導電性膜
の露出面に対し、第１の誘電体膜を形成する第４の工程
と、前記第３の工程で形成された前記接続孔の内部空
間、及び前記第４の工程で形成された前記第１の誘電体
膜上に、導電性物質を堆積させることにより電荷蓄積電
極を形成する第５の工程と、前記第５の工程で形成され
た前記電荷蓄積電極の表面に対し、第２の誘電体膜を形
成する第６の工程と、前記第６の工程で形成された前記
第２の誘電体膜上に対し、第２の導電性膜からなるプレ
ート電極を形成する第７の工程と、を具備することを特
徴とするものである。
タを含む半導体基板上に層間絶縁膜を形成する第１の工
程と、前記第１の工程で形成された前記層間絶縁膜上に
第１の導電性膜を形成し、前記第１の導電性膜の所定部
分を選択的に除去して開口パターンを形成する第２の工
程と、前記第２の工程で作成された開口パターンを有す
る前記第１の導電性膜をマスクとして用い、前記第１の
工程で形成された層間絶縁膜を選択的に除去し、前記ト
ランジスタの電極と連通した接続孔を形成する第３の工
程と、前記第２の工程で作成された前記第１の導電性膜
の露出面に対し、第１の誘電体膜を形成する第４の工程
と、前記第３の工程で形成された前記接続孔の内部空
間、及び前記第４の工程で形成された前記第１の誘電体
膜上に、導電性物質を堆積させることにより電荷蓄積電
極を形成する第５の工程と、前記第５の工程で形成され
た前記電荷蓄積電極の表面に対し、第２の誘電体膜を形
成する第６の工程と、前記第６の工程で形成された前記
第２の誘電体膜上に対し、第２の導電性膜からなるプレ
ート電極を形成する第７の工程と、を具備することを特
徴とするものである。
【００１３】本願の請求項３記載の発明は、請求項１又
は２の半導体装置の製造方法において、前記第１の導電
性膜は、半導体膜、高融点金属膜、及び高融点金属シリ
サイド膜のいずれかから成ることを特徴とするものであ
る。
は２の半導体装置の製造方法において、前記第１の導電
性膜は、半導体膜、高融点金属膜、及び高融点金属シリ
サイド膜のいずれかから成ることを特徴とするものであ
る。
【００１４】本願の請求項４記載の発明は、請求項２の
半導体装置の製造方法において、前記第１の導電性膜
は、タンタル又はハフニウムであり、前記第４の工程
は、前記第１の誘電体膜を形成する工程に代えて、前記
第２の工程で形成された前記第１の導電性膜を熱酸化す
ることを特徴とするものである。
半導体装置の製造方法において、前記第１の導電性膜
は、タンタル又はハフニウムであり、前記第４の工程
は、前記第１の誘電体膜を形成する工程に代えて、前記
第２の工程で形成された前記第１の導電性膜を熱酸化す
ることを特徴とするものである。
【００１５】本願の請求項５記載の発明は、請求項２の
半導体装置の製造方法において、前記第４の工程は、前
記第１の導電性膜の全面に対し、スパッタ法により第１
の誘電体膜を形成することを特徴とするものである。
半導体装置の製造方法において、前記第４の工程は、前
記第１の導電性膜の全面に対し、スパッタ法により第１
の誘電体膜を形成することを特徴とするものである。
【００１６】本願の請求項６記載の発明は、請求項２の
半導体装置の製造方法において、前記第７の工程のプレ
ート電極は、シリコン、タングステン、ルテニウム、コ
バルト、タンタル、白金、及びチタンのうち、少なくと
も１つの金属から構成される導電性材料を用いて形成さ
れることを特徴とするものである。
半導体装置の製造方法において、前記第７の工程のプレ
ート電極は、シリコン、タングステン、ルテニウム、コ
バルト、タンタル、白金、及びチタンのうち、少なくと
も１つの金属から構成される導電性材料を用いて形成さ
れることを特徴とするものである。
【００１７】本願の請求項７記載の発明は、請求項２の
半導体装置の製造方法において、前記第２の工程で形成
された前記第１の導電性膜と第７の工程で形成された前
記第２の導電性膜からなるプレート電極とは、互いに接
触していることを特徴とするものである。
半導体装置の製造方法において、前記第２の工程で形成
された前記第１の導電性膜と第７の工程で形成された前
記第２の導電性膜からなるプレート電極とは、互いに接
触していることを特徴とするものである。
【００１８】以上のような製造方法によれば、層間絶縁
膜の特定部分をエッチングして接続孔を形成するに際
し、層間絶縁膜に対して高いエッチング選択比を持つ金
属マスクを用いることが可能となる。このため、レジス
トマスクでのエッチング耐性の問題が解決される。
膜の特定部分をエッチングして接続孔を形成するに際
し、層間絶縁膜に対して高いエッチング選択比を持つ金
属マスクを用いることが可能となる。このため、レジス
トマスクでのエッチング耐性の問題が解決される。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置の製造方法について、図面を参照しながら
説明する。図１は本実施の形態における製造方法を用い
て製造した半導体装置（ＤＲＡＭのメモリセル部）の構
造を示す完成断面図であり、図２及び図３は本実施の形
態の半導体装置の製造方法の各工程を示す断面図であ
る。
る半導体装置の製造方法について、図面を参照しながら
説明する。図１は本実施の形態における製造方法を用い
て製造した半導体装置（ＤＲＡＭのメモリセル部）の構
造を示す完成断面図であり、図２及び図３は本実施の形
態の半導体装置の製造方法の各工程を示す断面図であ
る。
【００２０】メモリセル部は図１に示すように、従来例
と同様にシリコンからなる半導体基板２１と、その表面
に形成されたスイッチング用のトランジスタＴと、この
トランジスタＴに接続された蓄積キャパシタＣとから構
成される。トランジスタＴは、２つの拡散領域２２ａ，
２２ｂと、これらの拡散領域２２ａ，２２ｂに挟まれた
ゲート電極２４とを有し、他のトランジスタとは素子分
離酸化膜２３を介して電気的に分離されている。
と同様にシリコンからなる半導体基板２１と、その表面
に形成されたスイッチング用のトランジスタＴと、この
トランジスタＴに接続された蓄積キャパシタＣとから構
成される。トランジスタＴは、２つの拡散領域２２ａ，
２２ｂと、これらの拡散領域２２ａ，２２ｂに挟まれた
ゲート電極２４とを有し、他のトランジスタとは素子分
離酸化膜２３を介して電気的に分離されている。
【００２１】トランジスタＴ及び素子分離酸化膜２３の
上部に形成された層間絶縁膜２５に対して、層間絶縁膜
２５の一部を貫通するよう蓄積電極２６がスタック状に
形成されている。蓄積電極２６は柱状のプラグ部２６ａ
と平板状の電極部２６ｂとからなり、例えばポリシリコ
ンにより形成される。電極部２６ｂの下部は第１の誘電
体膜３１で覆われ、電極部２６ｂの上部及び側部は第２
の誘電体膜３２で覆われる。これらの誘電体膜で覆われ
た電極部２６ｂは、蓄積電極２６の形成時に堆積された
第１の蓄積キャパシタプレート３０と第２の蓄積キャパ
シタプレート３４中に埋没しており、蓄積電極２６と蓄
積キャパシタプレート３０、３４とが蓄積キャパシタＣ
を構成している。
上部に形成された層間絶縁膜２５に対して、層間絶縁膜
２５の一部を貫通するよう蓄積電極２６がスタック状に
形成されている。蓄積電極２６は柱状のプラグ部２６ａ
と平板状の電極部２６ｂとからなり、例えばポリシリコ
ンにより形成される。電極部２６ｂの下部は第１の誘電
体膜３１で覆われ、電極部２６ｂの上部及び側部は第２
の誘電体膜３２で覆われる。これらの誘電体膜で覆われ
た電極部２６ｂは、蓄積電極２６の形成時に堆積された
第１の蓄積キャパシタプレート３０と第２の蓄積キャパ
シタプレート３４中に埋没しており、蓄積電極２６と蓄
積キャパシタプレート３０、３４とが蓄積キャパシタＣ
を構成している。
【００２２】蓄積キャパシタＣの電荷の蓄積容量は、電
極部２６ｂの有効表面積と、誘電体膜の誘電率とその膜
厚とによって決定される。図示しないワード線がゲート
電極２４に接続され、ビット線が拡散領域２２ｂに接続
されている。これらのワード線とビット線で選択された
トランジスタＴを介して、蓄積キャパシタＣに信号電荷
が保持されたり、信号電荷が読み出されたりする。こう
してメモリセル部が動作する。
極部２６ｂの有効表面積と、誘電体膜の誘電率とその膜
厚とによって決定される。図示しないワード線がゲート
電極２４に接続され、ビット線が拡散領域２２ｂに接続
されている。これらのワード線とビット線で選択された
トランジスタＴを介して、蓄積キャパシタＣに信号電荷
が保持されたり、信号電荷が読み出されたりする。こう
してメモリセル部が動作する。
【００２３】次にこのような構造を有するメモリセル部
の製造方法を、図２及び図３を用いて説明する。図２
（ａ）に示すようにシリコンからなる半導体基板２１上
にスイッチング用のトランジスタＴを形成する。このト
ランジスタＴは、前述したようにソースＳとなる第１の
拡散領域２２ａと、ドレインＤとなる第２の拡散領域２
２ｂと、ゲートＧとなるゲート電極２４とを有するもの
である。このような構造のトランジスタＴを素子分離酸
化膜２３を隔てて半導体基板２１上に多数個形成する。
の製造方法を、図２及び図３を用いて説明する。図２
（ａ）に示すようにシリコンからなる半導体基板２１上
にスイッチング用のトランジスタＴを形成する。このト
ランジスタＴは、前述したようにソースＳとなる第１の
拡散領域２２ａと、ドレインＤとなる第２の拡散領域２
２ｂと、ゲートＧとなるゲート電極２４とを有するもの
である。このような構造のトランジスタＴを素子分離酸
化膜２３を隔てて半導体基板２１上に多数個形成する。
【００２４】この後、トランジスタＴ及び素子分離酸化
膜２３の上層に、ボロフォスフォシリケートガラス（以
下、ＢＰＳＧという）膜からなる層間絶縁膜２５を、膜
厚が１０００ｎｍとなるよう形成する。この層間絶縁膜
２５は、半導体基板２１上に形成されたトランジスタＴ
と蓄積キャパシタＣとを電気的に分離すると共に、各メ
モリセル部間を分離するものである。そして層間絶縁膜
２５上に、蓄積キャパシタＣのプレートの一部となり、
不純物としてＰを１. ５×１０20／cm3 の濃度でドーピ
ングしたポリシリコンからなる第１の導電性膜を蓄積キ
ャパシタプレート３０として、膜厚が２００ｎｍになる
よう堆積させる。
膜２３の上層に、ボロフォスフォシリケートガラス（以
下、ＢＰＳＧという）膜からなる層間絶縁膜２５を、膜
厚が１０００ｎｍとなるよう形成する。この層間絶縁膜
２５は、半導体基板２１上に形成されたトランジスタＴ
と蓄積キャパシタＣとを電気的に分離すると共に、各メ
モリセル部間を分離するものである。そして層間絶縁膜
２５上に、蓄積キャパシタＣのプレートの一部となり、
不純物としてＰを１. ５×１０20／cm3 の濃度でドーピ
ングしたポリシリコンからなる第１の導電性膜を蓄積キ
ャパシタプレート３０として、膜厚が２００ｎｍになる
よう堆積させる。
【００２５】次に、層間絶縁膜２５上に、接続孔２９の
形状を規定するため、蓄積キャパシタプレート３０をフ
ォトリソグラフィーとエッチングを用いてマスク形状に
加工し、開口部３０ａを完成する。この導電性膜をエッ
チングマスクとして用い、層間絶縁膜２５をエッチング
し、図２（ｂ）に示すような接続孔２９を形成する。こ
の場合のエッチングガスとして、Ｃ2 Ｆ6 系のガスを用
いる。従来例のようなレジストを用いたエッチングマス
クの場合は、エッチングマスクに対する層間絶縁膜２５
の選択比が３〜４であった。これに対して本実施の形態
のポリシリコンを用いたエッチングマスクでは、選択比
が１００程度と大幅に向上した。
形状を規定するため、蓄積キャパシタプレート３０をフ
ォトリソグラフィーとエッチングを用いてマスク形状に
加工し、開口部３０ａを完成する。この導電性膜をエッ
チングマスクとして用い、層間絶縁膜２５をエッチング
し、図２（ｂ）に示すような接続孔２９を形成する。こ
の場合のエッチングガスとして、Ｃ2 Ｆ6 系のガスを用
いる。従来例のようなレジストを用いたエッチングマス
クの場合は、エッチングマスクに対する層間絶縁膜２５
の選択比が３〜４であった。これに対して本実施の形態
のポリシリコンを用いたエッチングマスクでは、選択比
が１００程度と大幅に向上した。
【００２６】蓄積キャパシタプレート３０の導電性膜と
して、ポリシリコンのような半導体膜以外に、タンタル
又はハフニウム等の高融点金属、及びそのシリサイドな
ども使用することができる。この場合、エッチングマス
クとしての耐性は十分確保できる。
して、ポリシリコンのような半導体膜以外に、タンタル
又はハフニウム等の高融点金属、及びそのシリサイドな
ども使用することができる。この場合、エッチングマス
クとしての耐性は十分確保できる。
【００２７】次に図２（ｂ）に示すように、エッチング
マスクとして用いた蓄積キャパシタプレート３０の表面
に、反応性スパッタ法により酸化タンタルからなる第１
の誘電体膜３１を１０ｎｍの膜厚で選択的に形成する。
反応性スパッタ法はＬＰＣＶＤ法に比べて被覆性に劣る
ため、接続孔２９の底部であるトランジスタＴの拡散領
域２２ａ上に、誘電体膜３１を堆積させることはない。
このため蓄積キャパシタプレート３０の表面にのみ誘電
体膜３１を選択的に成長させることができる。
マスクとして用いた蓄積キャパシタプレート３０の表面
に、反応性スパッタ法により酸化タンタルからなる第１
の誘電体膜３１を１０ｎｍの膜厚で選択的に形成する。
反応性スパッタ法はＬＰＣＶＤ法に比べて被覆性に劣る
ため、接続孔２９の底部であるトランジスタＴの拡散領
域２２ａ上に、誘電体膜３１を堆積させることはない。
このため蓄積キャパシタプレート３０の表面にのみ誘電
体膜３１を選択的に成長させることができる。
【００２８】この後、図２（ｃ）に示すように、ＣＶＤ
法により、不純物としてＰを１. ５×１０20／cm3 の濃
度でドーピングしたポリシリコンを、接続孔２９のプラ
グ部２６ａとなる部分、及び誘電体膜３１の全表面に堆
積させる。そしてその膜厚を８００ｎｍとする導電体に
した。そしてフォトリソグラフィーとエッチングを用
い、このポリシリコンを所望の形状に加工し、蓄積キャ
パシタＣの蓄積電極２６とした。
法により、不純物としてＰを１. ５×１０20／cm3 の濃
度でドーピングしたポリシリコンを、接続孔２９のプラ
グ部２６ａとなる部分、及び誘電体膜３１の全表面に堆
積させる。そしてその膜厚を８００ｎｍとする導電体に
した。そしてフォトリソグラフィーとエッチングを用
い、このポリシリコンを所望の形状に加工し、蓄積キャ
パシタＣの蓄積電極２６とした。
【００２９】更に、蓄積キャパシタＣの蓄積容量を増加
させるために、本製造工程では蓄積電極２６の上側にも
キャパシタ構造を形成する。このため図２（ｃ）の状態
より、酸化タンタルからなる第２の誘電体膜３２を、被
覆性に優れるＣＶＤ法により１０ｎｍの膜厚に堆積させ
る。
させるために、本製造工程では蓄積電極２６の上側にも
キャパシタ構造を形成する。このため図２（ｃ）の状態
より、酸化タンタルからなる第２の誘電体膜３２を、被
覆性に優れるＣＶＤ法により１０ｎｍの膜厚に堆積させ
る。
【００３０】次に図３（ｄ）に示すように、蓄積電極２
６の形状を規定するためのレジストマスク形成の際に用
いたレチクルを再び使用して、蓄積電極２６よりも大き
い寸法になるよう、レジストマスク３３をフォトリソグ
ラフィーにより形成する。これをエッチングマスクと
し、露出する第１の誘電体膜３１及び第２の誘電体膜３
２のみをエッチングにより除去する。
６の形状を規定するためのレジストマスク形成の際に用
いたレチクルを再び使用して、蓄積電極２６よりも大き
い寸法になるよう、レジストマスク３３をフォトリソグ
ラフィーにより形成する。これをエッチングマスクと
し、露出する第１の誘電体膜３１及び第２の誘電体膜３
２のみをエッチングにより除去する。
【００３１】次に図３（ｅ）に示すように、レジストマ
スク３３を除去する。そして図３（ｆ）に示すように、
不純物として、Ｐを１. ５×１０20／cm3 の濃度でドー
ピングしたポリシリコンからなる第２の蓄積キャパシタ
プレート３４を、５００ｎｍの膜厚になるよう形成す
る。蓄積キャパシタプレート３４の材料としては、第２
の導電性膜となるシリコン、タングステン、ルテニウ
ム、コバルト、タンタル、白金、チタンのうち少なくと
も１つの金属を使用することができる。
スク３３を除去する。そして図３（ｆ）に示すように、
不純物として、Ｐを１. ５×１０20／cm3 の濃度でドー
ピングしたポリシリコンからなる第２の蓄積キャパシタ
プレート３４を、５００ｎｍの膜厚になるよう形成す
る。蓄積キャパシタプレート３４の材料としては、第２
の導電性膜となるシリコン、タングステン、ルテニウ
ム、コバルト、タンタル、白金、チタンのうち少なくと
も１つの金属を使用することができる。
【００３２】以上の製造工程により、蓄積キャパシタＣ
の電極と共用したエッチングマスクを用いて、微細な接
続孔２９をパターン不良を起こすことなく形成できた。
これに加えて、図３（ｆ）に示す蓄積キャパシタＣの断
面形状からわかるように、蓄積キャパシタプレート３０
と３４とが接触して全体として１つのキャパシタプレー
トを形成している。このため図４に示す従来例の蓄積キ
ャパシタに比べて、容量の大きい蓄積キャパシタＣが簡
便な方法により形成できた。
の電極と共用したエッチングマスクを用いて、微細な接
続孔２９をパターン不良を起こすことなく形成できた。
これに加えて、図３（ｆ）に示す蓄積キャパシタＣの断
面形状からわかるように、蓄積キャパシタプレート３０
と３４とが接触して全体として１つのキャパシタプレー
トを形成している。このため図４に示す従来例の蓄積キ
ャパシタに比べて、容量の大きい蓄積キャパシタＣが簡
便な方法により形成できた。
【００３３】なお、上記の実施の形態においては、エッ
チングマスクとなる第１の蓄積キャパシタプレート３０
として、不純物をドープしたポリシリコンを用いた。ま
た誘電体膜３２として、酸化タンタルを反応性スパッタ
法により第１の蓄積キャパシタプレート３０の特定部分
にのみ選択的に成長させた。しかし、他の実施の形態と
して蓄積キャパシタプレート３０の材料としてタンタル
を用い、これを熱酸化して蓄積キャパシタプレート３０
の特定部分上にのみ酸化タンタル膜を選択的に成長させ
ることも可能である。より具体的には、酸素雰囲気中、
４００℃のアニールにより、タンタル又はハフニウムか
らなる蓄積キャパシタプレート３０上に、酸化タンタル
又は酸化ハフニウムからなる誘電体膜を形成する。この
ときトランジスタＴの拡散領域と、蓄積キャパシタＣと
を接続する接続孔２９の底部の拡散領域２２ａには、酸
化膜が形成されなかった。この方法によっても高集積化
された半導体装置を製造することができる。
チングマスクとなる第１の蓄積キャパシタプレート３０
として、不純物をドープしたポリシリコンを用いた。ま
た誘電体膜３２として、酸化タンタルを反応性スパッタ
法により第１の蓄積キャパシタプレート３０の特定部分
にのみ選択的に成長させた。しかし、他の実施の形態と
して蓄積キャパシタプレート３０の材料としてタンタル
を用い、これを熱酸化して蓄積キャパシタプレート３０
の特定部分上にのみ酸化タンタル膜を選択的に成長させ
ることも可能である。より具体的には、酸素雰囲気中、
４００℃のアニールにより、タンタル又はハフニウムか
らなる蓄積キャパシタプレート３０上に、酸化タンタル
又は酸化ハフニウムからなる誘電体膜を形成する。この
ときトランジスタＴの拡散領域と、蓄積キャパシタＣと
を接続する接続孔２９の底部の拡散領域２２ａには、酸
化膜が形成されなかった。この方法によっても高集積化
された半導体装置を製造することができる。
【００３４】
【発明の効果】請求項１記載の半導体装置の製造方法に
よれば、層間絶縁膜に対して高い選択比を持つ導電性膜
をマスクとして用いることで、従来のレジストマスクを
薄膜化したときのエッチング耐性の問題を解決すること
ができる。このことにより、微細な接続孔を精度良く形
成することができる。
よれば、層間絶縁膜に対して高い選択比を持つ導電性膜
をマスクとして用いることで、従来のレジストマスクを
薄膜化したときのエッチング耐性の問題を解決すること
ができる。このことにより、微細な接続孔を精度良く形
成することができる。
【００３５】又請求項２記載の半導体装置の製造方法に
よれば、請求項１記載の発明に加えて、蓄積容量の大き
な蓄積キャパシタを得ることができる。
よれば、請求項１記載の発明に加えて、蓄積容量の大き
な蓄積キャパシタを得ることができる。
【図１】本発明の実施の形態における製造方法により製
造された半導体装置の完成代表断面図である。
造された半導体装置の完成代表断面図である。
【図２】本実施の形態における半導体装置の製造方法の
工程（その１）を示す断面図である。
工程（その１）を示す断面図である。
【図３】本実施の形態における半導体装置の製造方法の
工程（その２）を示す断面図である。
工程（その２）を示す断面図である。
【図４】従来の半導体装置の製造方法の工程を示す断面
図である。
図である。
２１ 半導体基板 ２２ａ，２２ｂ 拡散領域 ２３ 素子分離絶縁膜 ２４ ゲート電極 ２５ 層間絶縁膜 ２６ 蓄積電極 ２６ａ プラグ部 ２６ｂ 電極部 ２９ 接続孔 ３０，３４ 蓄積キャパシタプレート ３０ａ 開口部 ３１，３２ 誘電体膜 ３３ レジスト Ｔ トランジスタ Ｃ 蓄積キャパシタ
Claims (7)
- 【請求項１】 トランジスタを含む半導体基板上に層間
絶縁膜を形成する第１の工程と、 前記第１の工程で形成された前記層間絶縁膜上に導電性
膜を形成し、前記導電性膜の所定部分を選択的に除去し
て開口パターンを形成する第２の工程と、 前記第２の工程で作成された開口パターンを有する前記
導電性膜をマスクとして用い、前記第１の工程で形成さ
れた層間絶縁膜を選択的に除去し、前記トランジスタの
電極と連通した接続孔を形成する第３の工程と、を具備
することを特徴とする半導体装置の製造方法。 - 【請求項２】 トランジスタを含む半導体基板上に層間
絶縁膜を形成する第１の工程と、 前記第１の工程で形成された前記層間絶縁膜上に第１の
導電性膜を形成し、前記第１の導電性膜の所定部分を選
択的に除去して開口パターンを形成する第２の工程と、 前記第２の工程で作成された開口パターンを有する前記
第１の導電性膜をマスクとして用い、前記第１の工程で
形成された層間絶縁膜を選択的に除去し、前記トランジ
スタの電極と連通した接続孔を形成する第３の工程と、 前記第２の工程で作成された前記第１の導電性膜の露出
面に対し、第１の誘電体膜を形成する第４の工程と、 前記第３の工程で形成された前記接続孔の内部空間、及
び前記第４の工程で形成された前記第１の誘電体膜上
に、導電性物質を堆積させることにより電荷蓄積電極を
形成する第５の工程と、 前記第５の工程で形成された前記電荷蓄積電極の表面に
対し、第２の誘電体膜を形成する第６の工程と、 前記第６の工程で形成された前記第２の誘電体膜上に対
し、第２の導電性膜からなるプレート電極を形成する第
７の工程と、を具備することを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記第１の導電性膜は、 半導体膜、高融点金属膜、及び高融点金属シリサイド膜
のいずれかから成ることを特徴とする請求項１又は２記
載の半導体装置の製造方法。 - 【請求項４】 前記第１の導電性膜は、 タンタル又はハフニウムであり、 前記第４の工程は、 前記第１の誘電体膜を形成する工程に代えて、前記第２
の工程で形成された前記第１の導電性膜を熱酸化するこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記第４の工程は、 前記第１の導電性膜の全面に対し、スパッタ法により第
１の誘電体膜を形成することを特徴とする請求項２記載
の半導体装置の製造方法。 - 【請求項６】 前記第７の工程のプレート電極は、 シリコン、タングステン、ルテニウム、コバルト、タン
タル、白金、及びチタンのうち、少なくとも１つの金属
から構成される導電性材料を用いて形成されることを特
徴とする請求項２記載の半導体装置の製造方法。 - 【請求項７】 前記第２の工程で形成された前記第１の
導電性膜と第７の工程で形成された前記第２の導電性膜
からなるプレート電極とは、互いに接触していることを
特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097182A JPH11297953A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097182A JPH11297953A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297953A true JPH11297953A (ja) | 1999-10-29 |
Family
ID=14185448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10097182A Pending JPH11297953A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203284A (ja) * | 1999-12-28 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| KR100578695B1 (ko) * | 2003-12-29 | 2006-05-12 | 주식회사 파이컴 | 평판표시소자 검사용 프로브의 제조방법 |
-
1998
- 1998-04-09 JP JP10097182A patent/JPH11297953A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203284A (ja) * | 1999-12-28 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| KR100578695B1 (ko) * | 2003-12-29 | 2006-05-12 | 주식회사 파이컴 | 평판표시소자 검사용 프로브의 제조방법 |
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