KR0158004B1 - 캐패시터를 갖고 있는 반도체 디바이스 - Google Patents

캐패시터를 갖고 있는 반도체 디바이스 Download PDF

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KR0158004B1 KR1019940000060A KR19940000060A KR0158004B1 KR 0158004 B1 KR0158004 B1 KR 0158004B1 KR 1019940000060 A KR1019940000060 A KR 1019940000060A KR 19940000060 A KR19940000060 A KR 19940000060A KR 0158004 B1 KR0158004 B1 KR 0158004B1
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세끼모또 타다히로
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Abstract

캐패시터를 갖고 있는 반도체 장치는 반도체 기판의 표면 상에 형성된 절연막, 상기 절연막 상에 형성되고, 도전성 금속 산화막을 포함하는 하부 캐패시터 전극, 상기 하부 전극 상에 형성된 유전막, 상기 하부 전극 및 상기 유전막의 측벽 상에 형성되고, 상기 유전막의 유전율보다 낮은 유전율을 갖는 유전 물질로 이루어지는 측벽 스페이서, 및 상기 유전막 및 상기 측벽 스페이서 상에 형성된 상부 캐패시터 전극을 포함한다.

Description

캐패시터를 갖고 있는 반도체 디바이스
제1도는 본 발명의 제1 실시예의 레이아웃을 개략적으로 도시한 평면도.
제2도는 본 발명의 제1 실시예의 단면도.
제3(a)도 내지 제3(h)도는 본 발명의 제1 실시예를 제조하기 위한 공정의 예를 순서대로 도시한 단면도.
제4(a)도 내지 제4(c)도는 본 발명의 제1 실시예를 제조하기 위한 공정의 다른 예를 도시한 단면도.
제5도는 본 발명의 제2 실시예를 제조하기 위한 공정단계를 도시한 단면도.
제6도는 본 발명의 제3 실시예를 제조하기 위한 공정단계를 도시한 단면도.
제7(a)도 내지 제7(c)도는 본 발명의 제3 실시예를 제조하기 위한 공정의 다른 예를 도시한 단면도.
제8도는 본 발명의 제4 실시예의 공정단계를 도시한 단면도.
제9(a)도 내지 제9(h)도는 본 발명의 제5 실시예를 제조하기 위한 공정의 예를 순서대로 도시한 단면도.
제10(a)도 내지 제10(f)도는 종래의 반도체 장치를 제조하기 위한 공정의 예를 순서대로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 6 : 층간 절연막
7 : 도전체층 9 : 탄탈막
11 : 루테늄 산화막 12 : 고 유전율막
13 : 하부 전극 15 : 콘택트 홀
100 : 메모리 셀
본 발명은 반도체 장치에 관한 것으로, 특히 캐패시터를 포함하는 장치에 관한 것이다.
단일 트렌지스터 및 캐패시터로 구성되는 메모리 셀을 갖는 DRAM(Dynamic Random Access Memory)이 공지되어 있다. 또한, DRAM에 관련하여 공지되너 있는 바와 같이, 데이타는 전하 축적으로 셀 캐패시터 내에 저장된다. 집적 레벨을 증가시키려고 시도함에 따라, 이러한 매모리의 패킹 미도는 충분한 전하 축적을 셀 캐패시터 내에 보유해야 한다는 문제점을 가져왔다. 시도된 한가지 해결책은 유전율이 높은 유전막을 갖는 셀 캐패시터를 제공하는 것이다.
캐패시터를 갖는 종래의 반도체 메모리 장치 및 이 장치를 형성하는 공정의 예가 제10(a)도 내지 제10(f)도에 도시되어 있다.
제10(a)도에 도시된 바와 같이, P형 실리콘 기판 상에 필트 산화막(2) 및 게이트 산화막(3)이 형성된다. 필드 산화물 및 게이트 산화물은 종래의 선택 산화법을 이용하여 형성될수 있다. 게이트 전극(4)이 워드 라인(도시되지 않음)에 접속하기 위해 형성된다. N형 확산층(5)이 메모리 셀 트렌지스터의 소스 및 드레인 영역으로서 형성된다.
제10(b)도에 도시된 바와 같이, 층간 절연막(6-1)을 형성한 다음, 선택적으로 에칭하여 제1큰택트 홀(15-1)을 개구한다. 제10(c)도를 참조하면, 폴리실리콘층인 제1 도전체층(7-1)을 장치의 상부층 상에 형성한다. 제1 도전체층(7-1)을 선택적으로 에칭하여 하부 전극을 형성한다[제10(d)도]. 그 다음, 유전율이 높은 유전막(12)을 형성한다. 고 유전막율(12)은, 예를 들어 SrTiO3등을 스퍼터링하거나 탄탈의 양극 산화에 의해 형성된다.
제10(e)도에 도시된 바와 같이, 제2 도전체층(7-2)을 형성하고, 선택적으로 에칭하여 상부 전극을 형성한다. 그러므로, 하부 및 상부 전극(7-1, 7-2) 및 유전막(12)은 캐패시터 소자를 각각 구성한다. 층간 절연막(6-1)을 형성하고, 선택적으로 에칭하여 제2큰택트 홀[15-2; 제10(f)도]을 개구한다. 그 다음, 셀 캐패시터의 소스 또는 드레인 영역에 접속되는 비트 라인으로서 도전체층(7-3)을 형성한다. 그러므로, 메모리 셀이 제조된다.
상술한 종래 메모리 셀의 단점은 SrTiO3등의 스퍼터링, 또는 탄탈의 양극 산화로 인해 제1 도전체층(7-1)이 폴리실리콘으로 제조된 경우에 낮은 유전율의 실리콘 산화막을 산화시키게 되어 저장 용량이 작은 셀 캐패시터를 형성하게 된다는 점이다. 또한 상술한 바와 같이 고 유전율막(12)을 전체 표면 상에 형성하게 되면, 인접한 메모리 셀 캐패시터들의 하부 전극 사이에 막(12)이 존재하기 때문에[제10(f)도에 원(A)으로 표시됨] 기생 용량을 증가시키게 되고, 이와 마찬가지로 인접한 메모리 셀 트렌지스터의 게이트 전극에 접속된 워드 라인(4')과, 제3 도전체층(7-3)으로 이루어지는 비트 라인 사이에 막(12)이 존재하기 때문에[제10(f)도의 원(B)으로 표시됨] 기생용량을 증기시키게 된다.
미합중국 특허 제4,982,309호 공보에는 전기 세라믹 산화물 장치에 대해 개시되어 있다. 장치의 하부 전극으로서 루테늄 산화막을 사용한다. 전기 세라믹 산화물 유전 물질을 하부 전극의 본체 상에 피착시킨다. 이러한 장치는 상술한 것과 유사한 기생 용량의 문제를 나타낸다.
따라서, 본 발명의 목적은 캐패시터를 갖는 종래의 반도체 디바이스의 상술한 문제점을 극복하는 반도체 디바이스를 제공하기 위한 것이다.
본 발명의 반도체 디바이스는 반도체 기판의 표면 상에 형성된 졀연막, 상기 절연막 상에 형성되고, 도전성 금속 산화막을 포함하는 하부 캐패시터 전극, 상기 하부 전극 상에 형성된 유전막, 상기 하부 전극 및 상기 유전막의 측벽 상에 형성되고, 상기 유전막의 유전율보다 낮은 유전율을 갖는 유전 물질로 이루어지는 측벽 스페이서, 및 상기 유전막 및 상기 측벽 스페이서 상에 형성된 상부 캐패시터 전극을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 발명의 실시예에 대해 설명하겠다.
제1도는 확산층, 전국 및 배선을 구성하는 메모리 셀(100)의 레이아웃을 도시한 평면도이다 이 메모리 셀의 양호한 실시예는 C-C'선에 따른 메모리 셀의 단면도인 제2도 내지 제9도를 참조하여 후술하겠다.
제2도를 참조하면, 필트 절연막(2)은 게이트 절연막(3)이 형성되는 활성 영역을 절연하기 위해P형 실리콘 기판(1)의 주요 표면 상에 선택적으로 형성된다. 게이트 전극(4)은 게이트 절연막(3)상에 형성된다. 또한, n형 확산층은 메모리 셀의 트렌지스터의 소스 및 드레인 영역(5)으로서 형성된다. 메모리 셀은 하부 전극(13), 상부 전극(7-2) 및 이들 사이의 탄탈 산화막(10)의 유전막을 구성하는 적층 캐패시터 소자를 포함한다. 하부 전극(13)은 제1 층간 절연막(6-1) 내에 개구된 콘택트 홀(15-1)을 충전하는 제1 도전체층(7-1)을 통해 소스 또는 드레인 영역(5)에 접속된다.
본 발명의 제1실시예에 있어서, 하부 전극(13)은 고융점 금속막 또는 내화성 금속막(8) 및 상부 탄탈막(9)으로 구성된다. 유전막(10)은 탄탈막(9)의 표면과 접촉되게 형성된다. 하부 전극(13) 및 유전막(10)은 패턴화되어 유전막(10)이 하부 전극(13)과 동일한 면 내에 형성된다. 하부 전극(13) 및 유전막(10) 측벽 상에는 (측벽 스페이서에 관련하여)절연막(6-2)이 형성된다. 상부 전극(7-2)은 유전막(10) 및 측벽 스페이서(6-2)상에 형성되어, 이들 사이로 연장한다. 제2 층간 절연막(6-3)은 상부층으로서 형성된다. 비트 라인을 형성하는 제3 도전체층은 제1 및 제3 층간 절연막을 통해 연장하는 제2 콘택트 홀(15-2)을 통해 소스 또는 드레인 영역(5)의 다른 비트 라인에 접속된다. 필트 절연막(2)의 상부 및 제1 층간 절연막(6-1)의 하부에서 게이트 전극(4)이 워드 라인(4')으로서 작용하게 한다.
본 발명의 제1 실시예의 제조 방법에 대해 제3(a)도 내지 제3(h)도를 참조하여 제조 공정순으로 설명한다.
제3(a)도에 도시된 바와 같이, 선택적인 산화에 의해 P형 실리콘 기판(1) 상에 필드 산화막(2) 및 게이트 산화막(3)을 형성한다. 예를 들면, 폴리실리콘을 패턴화하여 게이트 전극(4)을 형성한다. 게이트 전극을 마스크로 이용하여, 기판에 불순물을 이온 주입하여 n형 확산층(5)을 형성하며, 트렌지스터의 소스 및 드레인 영역을 생성한다.
제3(b)도에 도시한 바와 같이, CVD실리콘 산화막 등의 제1 층간 절연막(6-1)을 배치하고 선택적으로 에칭하여, 소스 또는 드레인 영역(5)위에 제1 콘택트 홀(15-1)을 개구한다. 제3(c)도에 도시한 바와 같이, 폴리실리콘막인 제1 도전체층(7-1)을 형성하고, 에치백(etched back)하여 제1 콘택트 홀(15-1)을 형성한다[제3(d)도]. 그 후, 예를 들면, 루테늄의 고융점(내화성)금속막(8)을 100㎚의 두께로 형성하고, 그 위에 탄탈막(9)을 100㎚의 두께로 형성한다. 고융점 금속막(8)의 산화물은 10-3Ω·㎝미만의 고유 저항을 양호하게 가지고 루테늄(Ru), 몰리브덴(Mo), 테크네튬(Tc), 로듐(Rh), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir) 및 백금(Pt)으로 이루어진 그륩으로부터 양호하게 선택된다.
제3(e)도에 도시한 바와 같이, 탄탈막(9)의 표면은 산소(O2) 분위기 중에서 5 내지 15분의 선정된 시간동안 450℃와 600℃ 사이의 특정 온도로 산화되어, 50㎚의 두께의 탄탈 산화막(10)을 형성한다. 이 막들은 동일면 내에 배치하기 위해 패턴화된다. 그러므로, DRAM 캐패시터 소자의 하부 전극(13)은 루테늄인 고융점 금속막(8) 및 탄탈막(9)으로 구성되고, 하부 전극(13)을 포함하는 면 내에 배치된 유전막이 탄탈 산화막(10)으로 구성된다.
제3(f)도에 도시한 바와 같이, CVD 실리콘 산화막은 전체 표면상에 100㎚의 두께로 성장되어 탄탈 산화막(10), 탄탈막(9) 및 루테늄막(8)의 결합측 상에 측벽 스페이서(6-2)를 남기기 위해 에치백된다. 이 측벽 스페이서는 인접한 캐패시터 하부 전극들 사이의 필드 산화막 상의 영역을 완전히 채운다.
제3(g)도에 도시한 바와 같이, 예를 들면, 제2 도전체층(7-2)은 탄탈 질화막을 포함할수 있는데, 이 막은 상부 전극이 되는 부분만을 남기기 위해 에칭된다. 제3(h)도에 도시한 바와 같이, 제3 층간 절연막(6-3)으로서, 예를 들면 CVD 실리콘 산화막의 층을 상부에 배치하고 에칭하여 다수의 제2 콘택트 홀(15-2)을 형성한다. 그 후, 예를 들면, 텅스텐 규화물 층을 제3 도전체층(7-3)으로서 상부에 배치하고 패턴화하여, 다른 소스 또는 드레인 영역(5)에 접속된 비트 라인(7-3)을 형성한다. 그러므로, 제2도에 도시된 DRAM 메모리 셀이 구성된다.
제4(a)도 내지 제4(c)도는 제2도에 도시된 본 발명의 제1 실시예를 제조하기 위한 공정의 다른 예를 도시한 것이다. 탄탈 산화막(10)을 산화에 의해 형성하고 패턴화한 후의 장치의 상태를 나타낸 제3(e)도에 도시된 공정 다음에, 제3(f)도에서는 이들의 측면 상에 측벽 스페이서(6-2)를 형성한 후의 장치의 상채를 도시한 것이다. 한편, 루테늄막(8) 및 탄탈막(9)을 구성하는 이중층은, 제4(a)도에 도시한 바와 같이 패턴화되고, 이 이중층의 측벽 상의 측벽 스페이서(6-2)는 제4(b)도에 도시한 바와 같이 형성된다. 그 후, 캐패시터-유전막이 되는 탄탈 산화막(10)이 산화에 의해 형성된다. 제4(c)도에는 상부 전극(7-2)이 형성된 후의 확대도를 도시한 것이다.
제3(e)도 및 제3(f)도의 공정 단계에 있어서, 탄탈 산화막(10)은 탄탈막의 전체 표면 상에 균일한 두께로 형성되므로 정전 용량 특성은 전극의 중심부에서 연부까지 균일해진다. 그러나, 상부 전극(7-2) 및 하부 전극[13(8,9)]의 단부 부분에서 절연 파괴력(dielectric-breakdown strength)을 얻기 위해서는, 측벽 스페이서(6-2)의 높이를 정확하게 제어해서 측벽 스페이서(6-2)를 갖는 탄탈 산화막(10)의 거의 모든 측면을 피복할 필요가 있다.
한편, 제4(a)도 및 제4(b)도의 공정 단계에서, 탄탈 산화막(10)은 제4(c)도에 도시한 바와 같이 탄탈막(9)의 측면 상부에도 형성되므로 그 중심부와 연부 사이의 정전 용량 특성은 다소 달라진다. 그러나, 탄탈막(9)의 측면 상부는 측벽 스페이서(6-2)의 형성후에 노출될지라도, 탄탈 산화막(10)이 산화에 의해 그 후에 형성된다는 점이다. 그러므로, 상부 전극(7-2)과 하부 전극[13(8,9)] 사이의 절연 파괴력의 특정값이 얻어진다.
제5도는 본 발명의 제2 실시예를 제조하기 위한 공정 단계의 단면도로서, 제1 실시예의 제3(e)도에 대응한다. 이 제2 실시예에 있어서, 탄탈막을 그 두께에 걸쳐 산화시켜 캐패시터 소자의 유전막을 형성하는 탄탈 산화막(10)을 형성한다. 그러므로, 하부 전극(13)의 표면은 탄탈 산화막(10)과 접촉하는 루테늄막(8)의 표면이다. 그 후, 제2 실시예의 DRAM은 제거되었던 산화막을 제외하고 제2도에 도시된 제1 실시예의 구조를 갖는다.
제6도는 본 발명의 제3 실시예를 제조하기 위한 공정 단계의 단면도이고 제1 실시예의 제3(e)도에 대응한다. 이 제3 실시예에 있어서, 탄탈막은 그 두께 전체에서 산화되고, 또한 루테늄(8)의 표면은 루테늄 산화막(11)을 형성하기 위해 산화된다. 루테늄 산화막(11)은 30 내지 100 μΩ·㎝의 고유 저항을 가지고, 캐패시터의 하부 전극(13)의 표면층을 형성하므로, 캐패시터 소자의 정전 용량값은 루테늄 산화막의 형성에 의해서는 감소되지 않는다. 제3 실시예에 있어서 캐패시터 소자의 유전막은 탄탈 산화막(10)을 구성하고, 캐패시터의 하부 전극(13)은 루테늄 산화막(11) 및 나모지 루테늄 산화막(11)을 구성한다. 그러므로, 유전막(10)은 하부 전극(13)의 표면인 루테늄 산화막(11)의 표면과 접촉한다. 한편, 루테늄 산화막은 제2도에 도시한 제1 실시예의 DRAM 내의 탄탈막(9) 대신에 사용된다.
제7(a)도 내지 제7(c)도는 제6도의 제3 실시예를 제조하기 위한 공정에 따른 제4(a)도 내지 제4(b)도의 공정 단계의 응용을 도시한 것이다. 제7(a)도의 공정 단계에 있어서, 루테늄막(8) 및 탄탈막(9)의 층을 패턴화한 다음, 제7(b)도의 공정 단계에서 측벽 스페이서(6-2)를 형성한다. 그 후, 탄탈 산화막(10)을 유전막으로서 형성한다. 탄탈막(9) 내지 탄탈 산화막(10)의 전체 두께를 피복한 후의 장치의 상태 및 루테늄막(8) 내지 루테늄 산화막 및 상부 전극(7-2)의 전체 측면이 확대되어 제7(c)도에 도시되어 있다.
제8도는 본 발명의 제4 실시예의 장치를 분해하여 확대 도시한 단면도이다. 이 실시예는 제4(a)도 내지 제4(b)도애 도시한 바와 같이 동일 공정으로 달성된다. 이 실시예에 있어서, 구성 요소들의 치수 및 열 처리 조건은 탄탈막(9)의 상부 표면 및 측벽을 탄탈 산화막(10)으로의 변환 및 루테늄막(8)의 측벽의 상부만을 도전성 루테늄 산화막(11)으로의 변환이 이루어지도록 선택된다. 그러므로, 제4 실시예에 있어서, 하부 전극(13)은 나머지 탄탈막(9), 루테늄막(8) 및 루테늄 산화막(11)으로 구성된다.
제9(a)도 내지 제9(h)도는 본 발명의 제5 실시예를 제조하기 위한 공정 단계의 단면도이다. 제9(a)도 내지 제9(h)도에 있어서, 상술한 실시예의 도면에서 대응 부분 또는 소자에는 동일한 참조 부호를 붙이고 이에 대한 설명을 생략한다. 다른 실시예와 상이한 제5 실시예의 특징은 제9(c)도에서 폴리실리콘막으로 이루어진 제1 도전체층(7-1)이 에치백되지는 않지만, 제9(d)도의 처리 단계에서 루테늄막(8) 및 탄탈막(9)의 상부에 배치되는 것이다.
따라서, 제9(h)도에 도시한 바와 같이, 하부 전극(13)은 폴리실리콘막, 루테늄막(8) 및 루테늄 산화막(11)의 제1 도전체층(7-1)으로 구성된다. 그리고 제9(e)도 및 제9(f)도에 도시한 바와 같이, 유전막의 탄탈 산화막(10)은 측벽 스페이서(6-2) 형성 후의 열 처리에 의해 제4(a)도 및 제7(a)도 내지 제7(c)도에 도시한 바와 마찬가지로 형성된다.
상술한 바와 같이, 본 발명은 유전막 밑에 도전성인 고융점 금속의 산화막을 설치하여, 유전막의 형성 중에 발생할 수 있는 산화로 인해 캐패시터 소자의 저장용량이 감소되는 것을 방지할 수 있다. 더욱이, 하부 전극 및 유전막의 측벽을 유전막의 스페이서보다 낮은 유전율을 갖는 유전 물질로 이루어진 측벽 스페이서로 피복함으로써, 전극에 관련된 기생 용량이 최소화된다.
그러므로, 본 발명은 특정 실시예에 대해 설명하였지만, 본 발명을 제한하고자 하는 것이 아니고, 본 발명의 구조적 변경 및 변형은 첨부된 특허 청구의 범위내에서 행해질 수 있다.

Claims (9)

  1. 반도체 기판, 상기 반도체 기판을 피복하는 절연막, 각각이 도전성을 갖는 산화물의 금속으로 이루어진 막을 포함하고 상기 절연막 상에 서로 분리되어 형성되어 서로 대향하는 각각의 측벽을 형성하는 제1 및 제2 도전층, 상기 제1도전층과 실질적으로 동일한 패턴을 갖고서 상기 제1 도전층 상에 형성된 제1 유전막, 상기 제2도전층과 실질적으로 동일한 패턴을 갖고서 상기 제2 도전층 상에 형성되는 제2 유전막-상기 각각의 제1 및 제2 유전막은 상부 표면 및 서로 대향하는 측벽과, 제1 유전율을 가짐, 상기 제1 유전율보다 낮은 제2 유전율를 갖고 상기 제1 및 제2 도전층의 측벽 및 상기 제1 및 제2 유전막의 측벽과 접촉하여 상기 제1 및 제2 도전층 사이의 스페이스를 충전하며(filling), 상기 제1 및 제2 유전막의 상기 상부 표면을 피복하기 않는 제3 유전막, 및 상기 제1, 제2 및 제3 유전막과 각각 접촉하여 상기 제1, 제2 및 제3 유전막을 피복하기 위해 연속적으로 형성된 제3 도전층을 구비하고, 상기 제1 도전층, 상기 제1 유전막 및 상기 제3 도전층의 일부가 제1 캐패시터를 구성하며, 상기 제2 도전층, 상기 제2 유전막 및 상기 제3 도전층의 다른 일부가 상기 제3 도전층을 통해 상기 제1 캐패시터의 하나의 전극에 공통으로 접속된 하나의 전극을 갖는 제2 캐패시터를 구성하는 반도체 장치.
  2. 제1항에 있어서, 상기 각 제1 및 제2 도전층이 상기 금속막 및 탄탈막의 이중층 구조이고, 상기 각 제1 및 제2 유전막이 상기 제1 및 제2 도전층 중 관련된 것의 상기 탄탈막 상에 형성된 반도체 장치.
  3. 제2항에 있어서, 상기 금속막의 상기 산화물이 상기 금속막의 측벽 상에 형성되고, 상기 탄탈막과 함께 상기 제1 및 제2 도전층 중 관련된 것의 일부분을 구성하는 반도체 장치.
  4. 제1항에 있어서, 상기 각 제1 및 제2 도전층이 상기 금속막과 상기 금속막의 산화물의 이중층 구조이고, 상기 제1 및 제2 도전층 중 관련된 것의 상기 각 제1 및 제2 유전막이 상기 금속막의 산화물 상에 형성된 반도체 장치.
  5. 제1항에 있어서, 상기 금속막의 상기 산화물의 고유 저항(resistivity)이 10-3Ω·㎝미만인 반도체 장치.
  6. 제1항에 있어서, 상기 금속막이 Mo, Tc, Ru, W, Re, Os, Ir 및 Pt로 이루어지는 그룹으로부터 선택된 금속막인 반도체 장치.
  7. 반도체 기판, 서로 분리되어 상기 반도체 기판에 선택적으로 형성된 제1 및 제2 영역, 상기 제1 및 제2 영역을 포함하여 상기 반도체 기판을 피복하는 절연막, 상기 절연막에 선택적으로 형성되어 상기 제1 영역의 일부 및 상기 제2 영역의 일부를 노출시키는 제1 및 제2 컨택트홀, 상기 제1 컨택트홀을 통해 상기 제1 영역의 상기 일부와 접촉하여 형성되고 상기 졀연막 상에서 연장된 제1 도전층, 상기 제2 컨택트홀을 통해 상기 제2 영역의 상기 일부와 접촉하여 형성되고 상기 제1 도전층과는 일정한 스페이스에 의해 분리되어 상기 절연막 상에서 연장되어, 각각의 측벽을 형성하는 제2 도전층- 상기 각각의 제1 및 제2 도전층은 급속층과 상기 급속층 상에 형성된 상기 금속층의 도전 산화물층을 포함함-, 상기 제1도전층의 상기 산화물층과 실질적으로 동일한 패턴을 갖고서 상기 제1 도전층의 상기 산화물층이 접촉하여 형성된 제1 유전막, 상기 제2도전층의 상기 산화물층과 실질적으로 동일한 패턴을 갖고서 상기 제2 도전층의 상기 산화물층이 접촉하여 형성되며, 상기 제1 유전막과 동일하게 제1 유전율 및 상부 표면을 갖는 제2 유전막, 상기 제1 유전율보다 낮은 제2 유전율를 갖고 상기 제1 및 제2 도전층의 각 측벽과 접촉하는 상기 제1 및 제2 도전층과 상기 제1 및 제2 유전막 사이의 상기 스페이스를 충전하며, 상기 제1 및 제2 유전막의 상부 표면을 피복하기 않는 제3 유전막, 및 상기 제1, 제2 및 제3 유전막과 접촉하여 상기 제1, 제2 및 제3 유전막상에 연속적으로 형성되고, 상기 제1, 제2 및 제3 유전막에 의해 상기 제1, 제2 및 제3 유전막 상에 연속적으로 형성되고, 상기 제1, 제2 및 제3 유전막에 의해 상기 제1 및 제2 도전층으로부터 분리되어 형성된 제3 도전층을 구비한 반도체 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 도전층이 상기 제1 및 제2 컨택트홀을 충전하는 폴리실리콘층을 더 포함햐여, 상기 금속층 및 상기 제1 및 제2 영역 중 하나의 영역과 접촉하고 있는 반도체 장치.
  9. 제8항에 있어서, 상기 금속층이 Mo, Tc, Ru, W, Re, Os, Ir 및 Pt로 이루어진 그룹으로부터 선택된 금속으로 이루어지며, 상기 제1 및 제2 유전막이 산화 탄탈로 이루어진 반도체 장치.
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