JP2898686B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特
に、電荷蓄積容量の絶縁膜として強誘電体キャパシタを
用いた半導体記憶装置およびその製造方法に関する。
に、電荷蓄積容量の絶縁膜として強誘電体キャパシタを
用いた半導体記憶装置およびその製造方法に関する。
従来の強誘電体キャパシタを用いたメモリについて
は、アイ・エス・エス・シー・シー・89（1989年）第24
2〜243頁（ISSCC89,1989,pp.242−243）に論じられてい
る。
は、アイ・エス・エス・シー・シー・89（1989年）第24
2〜243頁（ISSCC89,1989,pp.242−243）に論じられてい
る。
上記従来技術では、加工寸法が３μｍ、セルサイズが
11×21μm2と大きく、強誘電体キャパシタはゲート電極
上の平坦な部分に形成されている。
11×21μm2と大きく、強誘電体キャパシタはゲート電極
上の平坦な部分に形成されている。
一方、DRAM（ダイナミック ランダム アクセス メ
モリ（Dynamic Random Access Memory））では３年で４
倍のペースで高集積化を実現してきており、既にメガビ
ットメモリの量産が始まっている。この高集積化は主に
素子の微細化によって行われてきた。しかし、微細化に
伴う蓄積容量の減少のために信号対雑音（SN）比の低下
や、α線の入射による信号反転等の弊害が顕在化し、信
頼性の確保が大きな問題となっている。
モリ（Dynamic Random Access Memory））では３年で４
倍のペースで高集積化を実現してきており、既にメガビ
ットメモリの量産が始まっている。この高集積化は主に
素子の微細化によって行われてきた。しかし、微細化に
伴う蓄積容量の減少のために信号対雑音（SN）比の低下
や、α線の入射による信号反転等の弊害が顕在化し、信
頼性の確保が大きな問題となっている。
このため、従来の基板表面のみを蓄積容量として利用
する平面型のセルに変わって、特公昭61−55528号公報
に記載されているような、蓄積容量の一部をスイッチ用
トランジスタや素子間分離酸化膜の上に積み上げた積層
容量型セル（STC:スタックト キャパシタ（STacked Ca
pacitor））が用いられている。
する平面型のセルに変わって、特公昭61−55528号公報
に記載されているような、蓄積容量の一部をスイッチ用
トランジスタや素子間分離酸化膜の上に積み上げた積層
容量型セル（STC:スタックト キャパシタ（STacked Ca
pacitor））が用いられている。
さらに、微細なセル面積を実現するためのSTC構造と
して、実開昭55−178894号公報に述べられているもの
や、アイ・エス・ディ・エム・88（1988年）第596〜599
頁（ISDM88,1988,pp.596−599）に述べられているもの
がある。
して、実開昭55−178894号公報に述べられているもの
や、アイ・エス・ディ・エム・88（1988年）第596〜599
頁（ISDM88,1988,pp.596−599）に述べられているもの
がある。
第２図、第３図は、それぞれの平面レイアウトを示し
たものである。これらSTC構造ではビット線を蓄積電極
よりも先に形成するため、蓄積容量の面積を大きく取る
ことができる。反面、蓄積容量の絶縁膜を、ワード線、
ビット線、素子間分離酸化膜などによる段差上に形成す
ることになる。ところが、強誘電体薄膜は、このような
段差上に形成することは困難であり、このため、強誘電
体を蓄積容量の絶縁膜に用いて超高集積メモリを実現す
ることは、非常に困難である。
たものである。これらSTC構造ではビット線を蓄積電極
よりも先に形成するため、蓄積容量の面積を大きく取る
ことができる。反面、蓄積容量の絶縁膜を、ワード線、
ビット線、素子間分離酸化膜などによる段差上に形成す
ることになる。ところが、強誘電体薄膜は、このような
段差上に形成することは困難であり、このため、強誘電
体を蓄積容量の絶縁膜に用いて超高集積メモリを実現す
ることは、非常に困難である。
本発明の目的は、強誘電体薄膜を用いたSTC型超高集
積メモリを提供することにある。
積メモリを提供することにある。
ワード線、ビット線、素子間分離酸化膜などによる段
差を表面が平坦な絶縁膜で覆い、その後、この平坦面上
に、強誘電体薄膜を用いた蓄積容量部を形成することを
要旨とする。
差を表面が平坦な絶縁膜で覆い、その後、この平坦面上
に、強誘電体薄膜を用いた蓄積容量部を形成することを
要旨とする。
すなわち、本発明の半導体記憶装置の製造方法は、１
つのスイッチ用トランジスタと、１つの電荷蓄積容量を
有するメモリセルを含んでなり、かつ、上記電荷蓄積容
量の誘電体膜として強誘電体物質を用いた半導体記憶装
置の製造方法において、上記スイッチ用トランジスタを
形成した半導体基板上を表面が平坦な絶縁膜で覆う工程
と、その後、上記絶縁膜にコンタクトホールを穿設する
工程と、その後、上記コンタクトホール内部を導電膜で
埋め込み、上記絶縁膜と上記導電膜とで平坦面を形成す
る工程と、その後、上記平坦面上であって上記コンタク
トホールとオーバーラップする位置に下部電極を形成す
る工程と、その後、上記下部電極上に強誘電体膜を形成
する工程とを含むことを特徴とする。
つのスイッチ用トランジスタと、１つの電荷蓄積容量を
有するメモリセルを含んでなり、かつ、上記電荷蓄積容
量の誘電体膜として強誘電体物質を用いた半導体記憶装
置の製造方法において、上記スイッチ用トランジスタを
形成した半導体基板上を表面が平坦な絶縁膜で覆う工程
と、その後、上記絶縁膜にコンタクトホールを穿設する
工程と、その後、上記コンタクトホール内部を導電膜で
埋め込み、上記絶縁膜と上記導電膜とで平坦面を形成す
る工程と、その後、上記平坦面上であって上記コンタク
トホールとオーバーラップする位置に下部電極を形成す
る工程と、その後、上記下部電極上に強誘電体膜を形成
する工程とを含むことを特徴とする。
また、本発明の半導体記憶装置は、１つのスイッチ用
トランジスタと、１つの電荷蓄積容量を有するメモリセ
ルを含んでなり、かつ、上記電荷蓄積容量の絶縁膜とし
て強誘電体物質を用いた半導体記憶装置において、上記
スイッチ用トランジスタが形成された半導体基板上を覆
って設けられた表面が平坦な絶縁膜と、上記絶縁膜と平
坦面を構成するように上記絶縁膜に穿設されたコンタク
トホールの内部に埋め込まれた導電膜と、上記平坦面上
に上記コンタクトホールとオーバーラップするように形
成された下部電極と、上記下部電極上に形成された強誘
電体膜とを有することを特徴とする。
トランジスタと、１つの電荷蓄積容量を有するメモリセ
ルを含んでなり、かつ、上記電荷蓄積容量の絶縁膜とし
て強誘電体物質を用いた半導体記憶装置において、上記
スイッチ用トランジスタが形成された半導体基板上を覆
って設けられた表面が平坦な絶縁膜と、上記絶縁膜と平
坦面を構成するように上記絶縁膜に穿設されたコンタク
トホールの内部に埋め込まれた導電膜と、上記平坦面上
に上記コンタクトホールとオーバーラップするように形
成された下部電極と、上記下部電極上に形成された強誘
電体膜とを有することを特徴とする。
本発明の半導体記憶装置では、蓄積電極部を平坦面に
形成することにより、強誘電体薄膜を蓄積電極部に用い
た微細なメモリセルを実現できる。
形成することにより、強誘電体薄膜を蓄積電極部に用い
た微細なメモリセルを実現できる。
また、本発明の半導体記憶装置の製造方法では、強誘
電体薄膜を蓄積電極部に用いた微細なメモリセルを実現
できると共に、下部電極も平坦面上に形成することにな
るので、スパッタ法などの段差被覆性の低い方法を用い
ても容易に形成できる。また、強誘電体薄膜の形成を、
スイッチ用トランジスタの形成と切り離して行うことが
できるので、Si界面損傷等の問題を回避できる。
電体薄膜を蓄積電極部に用いた微細なメモリセルを実現
できると共に、下部電極も平坦面上に形成することにな
るので、スパッタ法などの段差被覆性の低い方法を用い
ても容易に形成できる。また、強誘電体薄膜の形成を、
スイッチ用トランジスタの形成と切り離して行うことが
できるので、Si界面損傷等の問題を回避できる。
なお、本発明の構造は、強誘電体の分極を反転させな
いDRAMにも、分極を反転させる不揮発性のメモリにも用
いることが可能である。
いDRAMにも、分極を反転させる不揮発性のメモリにも用
いることが可能である。
実施例１ 第１図は、本発明の第１の実施例のSTC型メモリの断
面図である。１は第１導電型半導体基板、２は素子間分
離酸化膜、３はゲート酸化膜、４はワード線、５、７、
９、10は層間絶縁膜、６は第２導電型不純物拡散層、８
はビット線、12は平坦化用絶縁膜、11、13はメモリ部コ
ンタクトプラグ、14は下部電極、15は強誘電体薄膜、16
はプレート電極である。
面図である。１は第１導電型半導体基板、２は素子間分
離酸化膜、３はゲート酸化膜、４はワード線、５、７、
９、10は層間絶縁膜、６は第２導電型不純物拡散層、８
はビット線、12は平坦化用絶縁膜、11、13はメモリ部コ
ンタクトプラグ、14は下部電極、15は強誘電体薄膜、16
はプレート電極である。
本実施例でのビット線形成までの工程は、従来と何ら
変わるところはない。本実施例では、従来のようにワー
ド線４、ビット線８、素子間分離酸化膜２などによる段
差上に直接、蓄積容量部を形成するのではなく、スイッ
チ用トランジスタおよび、ビット線８を形成した後、絶
縁膜12で覆って平坦化した上に、蓄積容量部（下部電極
14、強誘電体薄膜15、プレート電極16）を形成した構造
を用いる。この断面図では、ソース・ドレインは、単純
な不純物拡散層構造となっているが、公知の電界緩和型
のソース・ドレイン不純物拡散層構造にすることも可能
である。なお、プレート電極16の上に図示しない層間絶
縁膜を形成し、Alなどが配線されるが、ここでは省略し
てある。
変わるところはない。本実施例では、従来のようにワー
ド線４、ビット線８、素子間分離酸化膜２などによる段
差上に直接、蓄積容量部を形成するのではなく、スイッ
チ用トランジスタおよび、ビット線８を形成した後、絶
縁膜12で覆って平坦化した上に、蓄積容量部（下部電極
14、強誘電体薄膜15、プレート電極16）を形成した構造
を用いる。この断面図では、ソース・ドレインは、単純
な不純物拡散層構造となっているが、公知の電界緩和型
のソース・ドレイン不純物拡散層構造にすることも可能
である。なお、プレート電極16の上に図示しない層間絶
縁膜を形成し、Alなどが配線されるが、ここでは省略し
てある。
実施例 ２ 本実施例では、第２図に示した平面レイアウトを用い
た。21はスイッチ用トランジスタのチャネル領域や不純
物拡散層が作られるアクティブ領域、４はスイッチ用ト
ランジスタのゲート電極となるワード線、23はビット線
８と基板の拡散層を接触させるためのコンタクト孔、25
は蓄積容量下部電極と拡散層を接続するためのメモリ部
コンタクト孔、８はビット線である。判り易くするた
め、メモリ部コンタクト孔25の上に配置される蓄積容量
下部電極や、プレート電極は省略してある。
た。21はスイッチ用トランジスタのチャネル領域や不純
物拡散層が作られるアクティブ領域、４はスイッチ用ト
ランジスタのゲート電極となるワード線、23はビット線
８と基板の拡散層を接触させるためのコンタクト孔、25
は蓄積容量下部電極と拡散層を接続するためのメモリ部
コンタクト孔、８はビット線である。判り易くするた
め、メモリ部コンタクト孔25の上に配置される蓄積容量
下部電極や、プレート電極は省略してある。
まず、第４図（ａ）に示したように、スイッチ用トラ
ンジスタを公知のMOSFET形成工程により形成する。ここ
で、１は第１導電型半導体基板、２は素子間分離絶縁
膜、３はゲート酸化膜、４はワード線、５は層間絶縁
膜、６は第２導電型不純物拡散層（例えば、ｎ型の場
合、ヒ素、リン等）である。
ンジスタを公知のMOSFET形成工程により形成する。ここ
で、１は第１導電型半導体基板、２は素子間分離絶縁
膜、３はゲート酸化膜、４はワード線、５は層間絶縁
膜、６は第２導電型不純物拡散層（例えば、ｎ型の場
合、ヒ素、リン等）である。
次に、第４図（ｂ）のように、表面全体に公知のCVD
法を用いて絶縁膜41を堆積させ、ビット線が基板の拡散
層と接触する部分のみ、公知のホトリソグラフィ法とド
ライエッチング法を用いて開口する。この絶縁膜は、次
の工程でビット線を加工する際の下地となり、基板表面
が露出したり、素子間分離絶縁膜が削られるのを防ぐ働
きがある。膜厚はビット線加工時の下地との選択比で決
まる。本実施例では、20〜100nmとした。
法を用いて絶縁膜41を堆積させ、ビット線が基板の拡散
層と接触する部分のみ、公知のホトリソグラフィ法とド
ライエッチング法を用いて開口する。この絶縁膜は、次
の工程でビット線を加工する際の下地となり、基板表面
が露出したり、素子間分離絶縁膜が削られるのを防ぐ働
きがある。膜厚はビット線加工時の下地との選択比で決
まる。本実施例では、20〜100nmとした。
次に、第４図（ｃ）のようにビット線８を形成する。
ビット線の材料としては、金属のシリサイドと多結晶シ
リコンの積層膜やタングステンを用いた。この上に、BP
SGなどのシリコン酸化膜系の絶縁膜12をCVD法等により
堆積させ、平坦化する。この絶縁膜は、下の段差を埋め
て平坦化するのに十分な膜厚とする必要がある。本実施
例では、膜厚を500〜1000nmとした。なお、段差上にCVD
法によりSiO2を堆積し、エッチバック法により平坦化す
る方法を用いても良い。
ビット線の材料としては、金属のシリサイドと多結晶シ
リコンの積層膜やタングステンを用いた。この上に、BP
SGなどのシリコン酸化膜系の絶縁膜12をCVD法等により
堆積させ、平坦化する。この絶縁膜は、下の段差を埋め
て平坦化するのに十分な膜厚とする必要がある。本実施
例では、膜厚を500〜1000nmとした。なお、段差上にCVD
法によりSiO2を堆積し、エッチバック法により平坦化す
る方法を用いても良い。
次に、第４図（ｄ）のように公知のホトリソグラフィ
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔42を開口する。このコンタ
クト孔を導電性物質43で埋める。本実施例では、公知の
CVD法を用いて多結晶シリコンを選択的に成長させた
後、不純物拡散層と同じ導電型の不純物を拡散する方法
を用いたが、タングステンを用いても良い。
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔42を開口する。このコンタ
クト孔を導電性物質43で埋める。本実施例では、公知の
CVD法を用いて多結晶シリコンを選択的に成長させた
後、不純物拡散層と同じ導電型の不純物を拡散する方法
を用いたが、タングステンを用いても良い。
次に、第４図（ｅ）のように下部電極14を形成する。
本実施例では、DCスパッタ法を用いて厚さ約1000ÅのPt
膜を被着した。フォトレジストをマスクに用いたスパッ
タエッチング法によりパターンニングした後、この表面
に強誘電体薄膜15を形成する。本実施例では、高周波マ
グネトロンスパッタ法により、厚さ約50nmのPbTiO3を形
成したが、強誘電体膜としてはPb（ZrxTi1-x）O3等を用
いてもよい。また、強誘電体膜の形成方法としては、公
知のゾルーゲル法やCVD法、MOCVD法等を用いてもよい。
次に、プレート電極16を被着し、メモリセルの蓄積容量
部を完成させる。最後に、層間絶縁膜を形成し、その上
にAl配線を作り、メモリセルを完成する。
本実施例では、DCスパッタ法を用いて厚さ約1000ÅのPt
膜を被着した。フォトレジストをマスクに用いたスパッ
タエッチング法によりパターンニングした後、この表面
に強誘電体薄膜15を形成する。本実施例では、高周波マ
グネトロンスパッタ法により、厚さ約50nmのPbTiO3を形
成したが、強誘電体膜としてはPb（ZrxTi1-x）O3等を用
いてもよい。また、強誘電体膜の形成方法としては、公
知のゾルーゲル法やCVD法、MOCVD法等を用いてもよい。
次に、プレート電極16を被着し、メモリセルの蓄積容量
部を完成させる。最後に、層間絶縁膜を形成し、その上
にAl配線を作り、メモリセルを完成する。
実施例３ 本実施例では、第３図に示した平面レイアウトを用い
た。ここで、31はスイッチ用トランジスタのチャネル領
域や不純物拡散層が作られるアクティブ領域であり、４
はスイッチ用トランジスタのゲート電極となるワード
線、33はビット線８と基板の拡散層を接触させるための
コンタクト孔、35は蓄積容量下部電極14と拡散層を接続
するためのメモリ部コンタクト孔、16はプレート電極で
ある。
た。ここで、31はスイッチ用トランジスタのチャネル領
域や不純物拡散層が作られるアクティブ領域であり、４
はスイッチ用トランジスタのゲート電極となるワード
線、33はビット線８と基板の拡散層を接触させるための
コンタクト孔、35は蓄積容量下部電極14と拡散層を接続
するためのメモリ部コンタクト孔、16はプレート電極で
ある。
この平面レイアウトでは、アクティブ領域がワード線
・ビット線に対して斜めに配置されているため、その断
面図としては、同一のアクティブ領域内にある二つのメ
モリコンタクト孔35の中心を結ぶ線で切ったものを用い
る。
・ビット線に対して斜めに配置されているため、その断
面図としては、同一のアクティブ領域内にある二つのメ
モリコンタクト孔35の中心を結ぶ線で切ったものを用い
る。
本実施例では、第５図（ａ）のように、第２の実施例
と同じ方法でビット線を被着した後、この上に、絶縁膜
９を被着する。そして、この絶縁膜と一緒にビット線を
加工する。さらに絶縁膜10を堆積させ、公知のドライエ
ッチ法を用いることにより先の加工で露出したビット線
の側壁を覆う。こうすると、メモリ部コンタクト孔35を
開口する領域は、絶縁されたワード線と絶縁されたビッ
ト線に囲まれるようになり、メモリコンタクト領域が自
己整合的に形成される。次に、メモリコンタクト領域の
露出した拡散層の上にのみ、選択的に導体層11を成長さ
せる。本実施例では、公知のCVD法を用いて多結晶シリ
コンを選択的に成長させ、不純物拡散層と同じ導電型の
不純物を拡散した（第５図（ｂ））。
と同じ方法でビット線を被着した後、この上に、絶縁膜
９を被着する。そして、この絶縁膜と一緒にビット線を
加工する。さらに絶縁膜10を堆積させ、公知のドライエ
ッチ法を用いることにより先の加工で露出したビット線
の側壁を覆う。こうすると、メモリ部コンタクト孔35を
開口する領域は、絶縁されたワード線と絶縁されたビッ
ト線に囲まれるようになり、メモリコンタクト領域が自
己整合的に形成される。次に、メモリコンタクト領域の
露出した拡散層の上にのみ、選択的に導体層11を成長さ
せる。本実施例では、公知のCVD法を用いて多結晶シリ
コンを選択的に成長させ、不純物拡散層と同じ導電型の
不純物を拡散した（第５図（ｂ））。
第１の実施例（第４図（ｄ））では、ワード線の間の
狭い領域に深いメモリコンタクト孔を形成する必要があ
る。孔が合わせずれによってワード線上にずれると、孔
形成時に、下層のワード線が露出する危険がある。そこ
で本実施例のように、拡散層領域を持ち上げる（導体層
11を設ける）ことによって、コンタクト孔を開口する際
の加工が容易になる。
狭い領域に深いメモリコンタクト孔を形成する必要があ
る。孔が合わせずれによってワード線上にずれると、孔
形成時に、下層のワード線が露出する危険がある。そこ
で本実施例のように、拡散層領域を持ち上げる（導体層
11を設ける）ことによって、コンタクト孔を開口する際
の加工が容易になる。
第５図（ｂ）以降は、絶縁膜で平坦化を行なった後、
蓄積容量部、および、配線を形成して、第１図に示した
ような、メモリセルを完成する。
蓄積容量部、および、配線を形成して、第１図に示した
ような、メモリセルを完成する。
以上、本発明を実施例に基づき具体的に説明したが、
本発明は、上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は勿論である。
本発明は、上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は勿論である。
以上説明したように本発明によれば、段差被覆性が悪
く、薄膜化の難しい強誘電体を用いて、微細なメモリセ
ルを形成することが可能となり、ギガビットレベルのメ
モリも実現可能となる。
く、薄膜化の難しい強誘電体を用いて、微細なメモリセ
ルを形成することが可能となり、ギガビットレベルのメ
モリも実現可能となる。
第１図は本発明の一実施例のメモリセルの断面図、第２
図は従来および本発明の別の実施例のSTC型DRAMセルの
平面図、第３図は従来および本発明の別の実施例のSTC
型DRAMセルの第２の平面図、第４図（ａ）〜（ｅ）は本
発明の一実施例の製造工程図、第５図（ａ）、（ｂ）は
本発明の別の実施例の製造工程図である。 １……第１導電型半導体基板 ２……素子間分離酸化膜 ３……ゲート酸化膜 ４……ワード線 ５、７、９、10……層間絶縁膜 ６……第２導電型不純物拡散層 ８……ビット線 11、13……メモリ部コンタクトプラグ 14……下部電極 15……強誘電体薄膜 16……プレート電極 21、31……アクティブ領域 23、33……コンタクト孔 25、35、42……メモリ部コンタクト孔 41……絶縁膜 43……導電性物質
図は従来および本発明の別の実施例のSTC型DRAMセルの
平面図、第３図は従来および本発明の別の実施例のSTC
型DRAMセルの第２の平面図、第４図（ａ）〜（ｅ）は本
発明の一実施例の製造工程図、第５図（ａ）、（ｂ）は
本発明の別の実施例の製造工程図である。 １……第１導電型半導体基板 ２……素子間分離酸化膜 ３……ゲート酸化膜 ４……ワード線 ５、７、９、10……層間絶縁膜 ６……第２導電型不純物拡散層 ８……ビット線 11、13……メモリ部コンタクトプラグ 14……下部電極 15……強誘電体薄膜 16……プレート電極 21、31……アクティブ領域 23、33……コンタクト孔 25、35、42……メモリ部コンタクト孔 41……絶縁膜 43……導電性物質
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−278063（ＪＰ，Ａ) 特開 昭62−118572（ＪＰ，Ａ) 特開 平２−288367（ＪＰ，Ａ) 特開 平３−174766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (12)
- 【請求項１】１つのスイッチ用トランジスタと、１つの
電荷蓄積容量を有するメモリセルを含んでなり、かつ、
上記電荷蓄積容量の誘電体膜として強誘電体物質を用い
た半導体記憶装置の製造方法において、上記スイッチ用
トランジスタを形成した半導体基板上を表面が平坦な絶
縁膜で覆う工程と、その後、上記絶縁膜にコンタクトホ
ールを穿設する工程と、その後、上記コンタクトホール
内部を導電膜で埋め込み、上記絶縁膜と上記導電膜とで
平坦面を形成する工程と、その後、上記平坦面上であっ
て上記コンタクトホールとオーバーラップする位置に下
部電極を形成する工程と、その後、上記下部電極上に強
誘電体膜を形成する工程とを含むことを特徴とする半導
体記憶装置の製造方法。 - 【請求項２】上記スイッチ用トランジスタを形成した半
導体基板上を表面が平坦な絶縁膜で覆う前に、該スイッ
チ用トランジスタの不純物ドープ層上に導体層を設ける
ことを特徴とする請求項１記載の半導体記憶装置の製造
方法。 - 【請求項３】上記導電物質が多結晶シリコンであること
を特徴とする請求項１記載の半導体記憶装置の製造方
法。 - 【請求項４】上記下部電極が白金であることを特徴とす
る請求項１または２記載の半導体記憶装置の製造方法。 - 【請求項５】上記下部電極が金、銅、タングステンある
いは、Cu3Auであることを特徴とする請求項１または２
記載の半導体記憶装置の製造方法。 - 【請求項６】上記下部電極がタングステンシリサイド
（WSi2）、ジルコニウムシリサイド（ZrSi2）あるい
は、モリブデンシリサイド（MoSi2）であることを特徴
とする請求項１または２記載の半導体記憶装置の製造方
法。 - 【請求項７】上記強誘電体膜を、高周波マグネトロンス
パッタ法により形成することを特徴とする請求項１、
２、３、４または５記載の半導体記憶装置の製造方法。 - 【請求項８】上記強誘電体膜を、CVD法あるいはMOCVD法
により形成することを特徴とする請求項１、２、３、４
または５記載の半導体記憶装置の製造方法。 - 【請求項９】上記強誘電体膜を、ゾルーゲル法により形
成することを特徴とする請求項１、２、３、４または５
記載の半導体記憶装置の製造方法。 - 【請求項１０】上記表面が平坦な絶縁膜を、CVD法によ
り十分な膜厚となるまで絶縁膜を堆積させることにより
形成することを特徴とする請求項１記載の半導体記憶装
置の製造方法。 - 【請求項１１】上記表面が平坦な絶縁膜を、CVD法によ
り絶縁膜を堆積した後、エッチバックすることにより形
成することを特徴とする請求項１記載の半導体記憶装置
の製造方法。 - 【請求項１２】１つのスイッチ用トランジスタと、１つ
の電荷蓄積容量を有するメモリセルを含んでなり、か
つ、上記電荷蓄積容量の絶縁膜として強誘電体物質を用
いた半導体記憶装置において、上記スイッチ用トランジ
スタが形成された半導体基板上を覆って設けられた表面
が平坦な絶縁膜と、上記絶縁膜と平坦面を構成するよう
に上記絶縁膜に穿設されたコンタクトホールの内部に埋
め込まれた導電膜と、上記平坦面上に上記コンタクトホ
ールとオーバーラップするように形成された下部電極
と、上記下部電極上に形成された強誘電体膜とを有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054533A JP2898686B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054533A JP2898686B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03256358A JPH03256358A (ja) | 1991-11-15 |
| JP2898686B2 true JP2898686B2 (ja) | 1999-06-02 |
Family
ID=12973309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054533A Expired - Lifetime JP2898686B2 (ja) | 1990-03-06 | 1990-03-06 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2898686B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296262A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体メモリセル |
| JP3181406B2 (ja) * | 1992-02-18 | 2001-07-03 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
| EP0575194B1 (en) * | 1992-06-18 | 1997-11-12 | Matsushita Electronics Corporation | Method for semiconductor device having capacitor |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| DE19519159C2 (de) * | 1995-05-24 | 1998-07-09 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| JP3917272B2 (ja) | 1997-11-04 | 2007-05-23 | 株式会社日立製作所 | 半導体メモリ |
| JP3931445B2 (ja) | 1998-09-10 | 2007-06-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR100324594B1 (ko) | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| JP2015149354A (ja) | 2014-02-05 | 2015-08-20 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1990
- 1990-03-06 JP JP2054533A patent/JP2898686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03256358A (ja) | 1991-11-15 |
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