JPH08162619A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08162619A JPH08162619A JP6305882A JP30588294A JPH08162619A JP H08162619 A JPH08162619 A JP H08162619A JP 6305882 A JP6305882 A JP 6305882A JP 30588294 A JP30588294 A JP 30588294A JP H08162619 A JPH08162619 A JP H08162619A
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- semiconductor device
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- drain
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Abstract
(57)【要約】
【構成】 キャパシタの下部電極（５１）とＭＯＳトラ
ンジスタのドレインとを接続するコンタクト孔内に、拡
散防止膜（４３）と前記拡散防止膜の酸化を防止するた
めの十分な厚さの白金膜（４４）を積層する。 【効果】 白金電極膜の側壁部でのリーク電流の増大や
絶縁耐圧の低下がなく、拡散防止膜が酸化されることの
ない高集積化に適したキャパシタを有する半導体装置を
得ることができる。
ンジスタのドレインとを接続するコンタクト孔内に、拡
散防止膜（４３）と前記拡散防止膜の酸化を防止するた
めの十分な厚さの白金膜（４４）を積層する。 【効果】 白金電極膜の側壁部でのリーク電流の増大や
絶縁耐圧の低下がなく、拡散防止膜が酸化されることの
ない高集積化に適したキャパシタを有する半導体装置を
得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、大規模集積回路（ＬＳ
Ｉ）に好適な、分極反転型不揮発性メモリやダイナミッ
クランダムアクセスメモリ等のキャパシタを有する半導
体装置及びその製造方法に関する。
Ｉ）に好適な、分極反転型不揮発性メモリやダイナミッ
クランダムアクセスメモリ等のキャパシタを有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のメモリセルの１つを図２０に示
す。二酸化シリコンよりなる層間絶縁膜（２０８）に設
けられた接続孔（２０６）上にチタン（Ｔｉ）、タンタ
ル（Ｔａ）、窒化チタン（ＴｉＮ）などの拡散防止用導
電層（２０９）及び白金（Ｐｔ）下部電極（２１０）を
形成する。その後、絶縁膜（２０８）及び白金下部電極
（２１０）上に、４００から５００℃以上の高温酸化雰
囲気中で、あるいは低温で成膜後高温酸化雰囲気中で熱
処理することによって、チタン酸ジルコン酸鉛やチタン
酸ストロンチウムバリウムなどの強誘電体膜（２１
１）、プレート電極（２１２）を順次形成したものであ
る。なお、拡散防止用導電層を白金電極と基板の間に設
けたのは、熱処理による基板中のＳｉと白金との反応
や、Ｓｉが白金中を拡散し白金表面でＳｉ酸化膜が形成
されることを防止するためである。
す。二酸化シリコンよりなる層間絶縁膜（２０８）に設
けられた接続孔（２０６）上にチタン（Ｔｉ）、タンタ
ル（Ｔａ）、窒化チタン（ＴｉＮ）などの拡散防止用導
電層（２０９）及び白金（Ｐｔ）下部電極（２１０）を
形成する。その後、絶縁膜（２０８）及び白金下部電極
（２１０）上に、４００から５００℃以上の高温酸化雰
囲気中で、あるいは低温で成膜後高温酸化雰囲気中で熱
処理することによって、チタン酸ジルコン酸鉛やチタン
酸ストロンチウムバリウムなどの強誘電体膜（２１
１）、プレート電極（２１２）を順次形成したものであ
る。なお、拡散防止用導電層を白金電極と基板の間に設
けたのは、熱処理による基板中のＳｉと白金との反応
や、Ｓｉが白金中を拡散し白金表面でＳｉ酸化膜が形成
されることを防止するためである。
【０００３】また特開平４−１４８６２号に記載されて
いる第１のメモリセルを図２１に示す。層間絶縁膜（２
０８）、コンタクトプラグ（２０６）を形成した後、拡
散防止用導電層（２０９）、３０ｎｍから１５０ｎｍの
厚さのＰｔ下部電極（２１０）、強誘電体膜（２１１）
を順次形成し、これらを所望の形状にエッチング加工し
てから絶縁膜（２１３）を白金下部電極（２１０）の側
面を覆うようにして形成し、さらにプレート電極（２１
２）を形成したものである。
いる第１のメモリセルを図２１に示す。層間絶縁膜（２
０８）、コンタクトプラグ（２０６）を形成した後、拡
散防止用導電層（２０９）、３０ｎｍから１５０ｎｍの
厚さのＰｔ下部電極（２１０）、強誘電体膜（２１１）
を順次形成し、これらを所望の形状にエッチング加工し
てから絶縁膜（２１３）を白金下部電極（２１０）の側
面を覆うようにして形成し、さらにプレート電極（２１
２）を形成したものである。
【０００４】さらに、特開平４−１４８６２号に記載さ
れている第２のメモリセルを図２４に示す。コンタクト
孔には拡散防止膜、Ｐｔ電極及び強誘電体膜が埋め込ま
れている。
れている第２のメモリセルを図２４に示す。コンタクト
孔には拡散防止膜、Ｐｔ電極及び強誘電体膜が埋め込ま
れている。
【０００５】また、特開平５−２９９６０１号に記載さ
れているメモリセルは、接続孔（２０６（図２２））を
有する絶縁膜（２０８）上に、拡散防止用導電層（２０
９）、５０から１００ｎｍの厚さのＰｔ下部電極（２１
０）、強誘電体膜（２１１）、プレート電極（２１２）
からなる４層膜を形成した後ホトレジスト（２２３）を
塗布し（図２２）、その後、前記ホトレジストをマスク
として前記４層膜を一括でドライエッチング加工して形
成する（図２３）。
れているメモリセルは、接続孔（２０６（図２２））を
有する絶縁膜（２０８）上に、拡散防止用導電層（２０
９）、５０から１００ｎｍの厚さのＰｔ下部電極（２１
０）、強誘電体膜（２１１）、プレート電極（２１２）
からなる４層膜を形成した後ホトレジスト（２２３）を
塗布し（図２２）、その後、前記ホトレジストをマスク
として前記４層膜を一括でドライエッチング加工して形
成する（図２３）。
【０００６】
【発明が解決しようとする課題】図２０に示したメモリ
セルでは、強誘電体膜（２１１）を形成する際の熱処理
により、酸素が白金中を拡散して前記拡散防止用導電層
が酸化され、接触抵抗の増大や直列寄生容量の発生を招
く。また、白金電極膜（２１０）を厚く形成した場合に
は、白金電極膜（２１０）の側壁部でリーク電流の増大
や絶縁耐圧の低下が生じる。さらに、このような構造で
は、側壁部で拡散防止用導電層と強誘電体膜が接触して
いるため、この部分からも拡散防止用導電層が酸化され
てしまうため、コンタクト抵抗の増大やＰｔ電極のはが
れの問題が発生する。
セルでは、強誘電体膜（２１１）を形成する際の熱処理
により、酸素が白金中を拡散して前記拡散防止用導電層
が酸化され、接触抵抗の増大や直列寄生容量の発生を招
く。また、白金電極膜（２１０）を厚く形成した場合に
は、白金電極膜（２１０）の側壁部でリーク電流の増大
や絶縁耐圧の低下が生じる。さらに、このような構造で
は、側壁部で拡散防止用導電層と強誘電体膜が接触して
いるため、この部分からも拡散防止用導電層が酸化され
てしまうため、コンタクト抵抗の増大やＰｔ電極のはが
れの問題が発生する。
【０００７】また、図２１に示したメモリセルでは、白
金下部電極（２１０）の側壁部を絶縁膜（２１３）で覆
っているので側壁部でのリーク電流の増大や絶縁耐圧の
低下という問題は生じないが、上部電極（２１２）を形
成するためのコンタクト孔を合わせで開口するため、上
部電極の面積が合わせ余裕の分だけ小さくなり高集積化
には適さない。
金下部電極（２１０）の側壁部を絶縁膜（２１３）で覆
っているので側壁部でのリーク電流の増大や絶縁耐圧の
低下という問題は生じないが、上部電極（２１２）を形
成するためのコンタクト孔を合わせで開口するため、上
部電極の面積が合わせ余裕の分だけ小さくなり高集積化
には適さない。
【０００８】さらに、図２４に示したメモリセルでは最
小加工寸法が０．５μｍ程度以下の微細なメモリに用い
る場合、シリコン基板と白金電極の電気的接続をとるこ
とができない。
小加工寸法が０．５μｍ程度以下の微細なメモリに用い
る場合、シリコン基板と白金電極の電気的接続をとるこ
とができない。
【０００９】また、図２２、２３に示したメモリセルで
は、白金を揮発性の反応生成物としてドライエッチング
する技術は確立されていないので、上記４層膜をドライ
エッチングする際側壁に白金が付着して上部電極（２１
２）と下部電極（２１０）が電気的に短絡してしまう。
は、白金を揮発性の反応生成物としてドライエッチング
する技術は確立されていないので、上記４層膜をドライ
エッチングする際側壁に白金が付着して上部電極（２１
２）と下部電極（２１０）が電気的に短絡してしまう。
【００１０】本発明の目的は、白金電極膜の側壁部での
リーク電流の増大や絶縁耐圧の低下がなく、拡散防止膜
が酸化されることのない高集積化に適したキャパシタを
有する半導体装置を提供することにある。
リーク電流の増大や絶縁耐圧の低下がなく、拡散防止膜
が酸化されることのない高集積化に適したキャパシタを
有する半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的は、第１にキャ
パシタの下部電極とＭＯＳトランジスタのソースまたは
ドレインとを接続するコンタクト孔内に、拡散防止膜と
前記拡散防止膜の酸化を防止するための十分な厚さの白
金膜を積層することによって達成される。
パシタの下部電極とＭＯＳトランジスタのソースまたは
ドレインとを接続するコンタクト孔内に、拡散防止膜と
前記拡散防止膜の酸化を防止するための十分な厚さの白
金膜を積層することによって達成される。
【００１２】第２に、ソースまたはドレインと下部電極
間の電気抵抗が１００ｋΩ／μｍ2以下となるようにす
ることにより達成される。
間の電気抵抗が１００ｋΩ／μｍ2以下となるようにす
ることにより達成される。
【００１３】第３に拡散防止膜と白金電極との界面にお
ける酸素濃度を１０20個／ｃｍ3以下とすることによっ
て達成される。
ける酸素濃度を１０20個／ｃｍ3以下とすることによっ
て達成される。
【００１４】
【作用】電気的接続のとれない理由を種々検討した結
果、白金は酸素を通すのではないかとの結論に達した。
そこで酸素の拡散と白金の厚さとの相関関係について調
べた。拡散防止膜にチタン（Ｔｉ）、タンタル（Ｔ
ａ）、窒化チタン（ＴｉＮ）を用いた場合、白金電極を
どの程度厚くすれば拡散防止用導電層の酸化を防止でき
るかについて、２次イオン質量分析法を用いて検討した
結果について説明する。誘電体膜を形成するためには、
400〜500℃以上の高温酸化雰囲気下で成膜するか、低温
で形成した膜を高温酸化雰囲気下で熱処理が必要がある
ため、ここでは熱処理時間は酸素雰囲気中で６５０℃、
２分間とした。図1（ａ）から（ｃ）に膜厚方向の元素
分布を示した。白金層の厚さが約５０ナノメータの場合
にはＴｉＮ膜の全体に高濃度に酸素が分布しており、Ｔ
ｉＮ膜が酸化されていることが分かる。白金層の厚さが
約１００ナノメータの場合にはＰｔ／ＴｉＮ界面のみが
酸化されている。白金層の厚さが約２００ナノメータ以
上あれば、ＴｉＮは酸化されていない。白金層の厚さに
よる電気抵抗の変化を図１（ｄ）に示した。白金層の厚
さが２００ナノメータ以下になりＴｉＮ層が酸化される
のに対応して電気抵抗が急激に増大しており、シリコン
基板と白金電極とを電気的に接続するためには白金層の
厚さが約２００ナノメータ以上必要であることがわか
る。
果、白金は酸素を通すのではないかとの結論に達した。
そこで酸素の拡散と白金の厚さとの相関関係について調
べた。拡散防止膜にチタン（Ｔｉ）、タンタル（Ｔ
ａ）、窒化チタン（ＴｉＮ）を用いた場合、白金電極を
どの程度厚くすれば拡散防止用導電層の酸化を防止でき
るかについて、２次イオン質量分析法を用いて検討した
結果について説明する。誘電体膜を形成するためには、
400〜500℃以上の高温酸化雰囲気下で成膜するか、低温
で形成した膜を高温酸化雰囲気下で熱処理が必要がある
ため、ここでは熱処理時間は酸素雰囲気中で６５０℃、
２分間とした。図1（ａ）から（ｃ）に膜厚方向の元素
分布を示した。白金層の厚さが約５０ナノメータの場合
にはＴｉＮ膜の全体に高濃度に酸素が分布しており、Ｔ
ｉＮ膜が酸化されていることが分かる。白金層の厚さが
約１００ナノメータの場合にはＰｔ／ＴｉＮ界面のみが
酸化されている。白金層の厚さが約２００ナノメータ以
上あれば、ＴｉＮは酸化されていない。白金層の厚さに
よる電気抵抗の変化を図１（ｄ）に示した。白金層の厚
さが２００ナノメータ以下になりＴｉＮ層が酸化される
のに対応して電気抵抗が急激に増大しており、シリコン
基板と白金電極とを電気的に接続するためには白金層の
厚さが約２００ナノメータ以上必要であることがわか
る。
【００１５】強誘電体キャパシタとして、５０ナノメー
タのＴｉＮ層上に真空蒸着法でＰｔ層を２００ナノメー
タ形成したシリコン基板上にゾルゲル法で厚さ１００ナ
ノメータのチタン酸ジルコン酸鉛を形成した試料のＳｉ
基板とＰｔ上部電極感で誘電特性を測定したところ良好
な特性が得られており、拡散防止用導電層の酸化が抑制
されていることが確認された。
タのＴｉＮ層上に真空蒸着法でＰｔ層を２００ナノメー
タ形成したシリコン基板上にゾルゲル法で厚さ１００ナ
ノメータのチタン酸ジルコン酸鉛を形成した試料のＳｉ
基板とＰｔ上部電極感で誘電特性を測定したところ良好
な特性が得られており、拡散防止用導電層の酸化が抑制
されていることが確認された。
【００１６】以上、白金電極を真空蒸着法により形成し
た場合について述べたが、スパッタ法により形成した白
金電極についても同様に結果が得られた。また、拡散防
止用導電層としてＴｉＮを用いた結果について述べた
が、Ｔｉ、Ｔａを用いた場合にも同様の結果が得られ
た。なお、強誘電体薄膜の形成方法としてはスパッタ
法、ＣＶＤ法、真空蒸着法のいずれの方法を用いても同
様の結果が得られた。
た場合について述べたが、スパッタ法により形成した白
金電極についても同様に結果が得られた。また、拡散防
止用導電層としてＴｉＮを用いた結果について述べた
が、Ｔｉ、Ｔａを用いた場合にも同様の結果が得られ
た。なお、強誘電体薄膜の形成方法としてはスパッタ
法、ＣＶＤ法、真空蒸着法のいずれの方法を用いても同
様の結果が得られた。
【００１７】なお、図２０や図２３に示したメモリセル
では白金電極が厚いため、側壁部の強誘電体膜が薄くな
ってしまいリーク電流が増大したが、本発明では白金下
地電極を薄く出来るので、側壁部でのリーク電流増大は
発生し得ない。
では白金電極が厚いため、側壁部の強誘電体膜が薄くな
ってしまいリーク電流が増大したが、本発明では白金下
地電極を薄く出来るので、側壁部でのリーク電流増大は
発生し得ない。
【００１８】また、図１（ｄ）より白金層の厚さが２０
０ｎｍ以上のときには、ソースまたはドレインとキャパ
シタの下部電極との間の電気抵抗が１００ｋΩ以下とな
るので、電気抵抗を１００ｋΩ以下とすれば、拡散防止
層が酸化されないことがわかる。
０ｎｍ以上のときには、ソースまたはドレインとキャパ
シタの下部電極との間の電気抵抗が１００ｋΩ以下とな
るので、電気抵抗を１００ｋΩ以下とすれば、拡散防止
層が酸化されないことがわかる。
【００１９】さらに、シリコン基板と白金電極とを電気
的に接続するためには拡散防止膜と白金電極との界面に
おける酸素濃度を１０20個／ｃｍ3以下にすればよいこ
とがわかった。
的に接続するためには拡散防止膜と白金電極との界面に
おける酸素濃度を１０20個／ｃｍ3以下にすればよいこ
とがわかった。
【００２０】
〔実施例１〕図２から図５にメモリセルを製造する工程
を示す。本実施例では，図１９のような平面構造を採用
した。図２から図５は，ＡーＡ’の断面を示している。
なお，図１９ではプレート電極５３をワード線方向に分
割した場合の平面図を示しているが，プレート電極はメ
モリの駆動方式に応じてビット線方向に分割したり，分
割しない構造にしてもよい。
を示す。本実施例では，図１９のような平面構造を採用
した。図２から図５は，ＡーＡ’の断面を示している。
なお，図１９ではプレート電極５３をワード線方向に分
割した場合の平面図を示しているが，プレート電極はメ
モリの駆動方式に応じてビット線方向に分割したり，分
割しない構造にしてもよい。
【００２１】まず，図２に示すように，スイッチ用トラ
ンジスタを従来のＭＯＳＦＥＴ形成工程により形成す
る。ここで２１はｐ型半導体基板，２２は素子間分離絶
縁膜，２３はゲート酸化膜，２４はゲート電極となるワ
ード線，２５，２６はｎ型不純物拡散層（リン），２７
は層間絶縁膜である。表面全体に公知のＣＶＤ法を用い
て厚さ４００ｎｍのＳｉＯ2２８をＣＶＤ法により堆積
させ，リフローさせることでワード線による段差を緩和
する。
ンジスタを従来のＭＯＳＦＥＴ形成工程により形成す
る。ここで２１はｐ型半導体基板，２２は素子間分離絶
縁膜，２３はゲート酸化膜，２４はゲート電極となるワ
ード線，２５，２６はｎ型不純物拡散層（リン），２７
は層間絶縁膜である。表面全体に公知のＣＶＤ法を用い
て厚さ４００ｎｍのＳｉＯ2２８をＣＶＤ法により堆積
させ，リフローさせることでワード線による段差を緩和
する。
【００２２】次に，図３に示すように，ビット線が基板
表面のｎ型拡散層と接触する部分２５を公知のホトリソ
グラフィ法とドライエッチング法を用いて開口する。次
に，ビット線３１を形成する。ビット線の材料として
は，金属のシリサイドと多結晶シリコンの積層膜を用い
た。公知のホトリソグラフィ法とドライエッチング法を
用いて加工し，ビット線を所望のパターンとする。
表面のｎ型拡散層と接触する部分２５を公知のホトリソ
グラフィ法とドライエッチング法を用いて開口する。次
に，ビット線３１を形成する。ビット線の材料として
は，金属のシリサイドと多結晶シリコンの積層膜を用い
た。公知のホトリソグラフィ法とドライエッチング法を
用いて加工し，ビット線を所望のパターンとする。
【００２３】次に，ＢＰＳＧなどのシリコン酸化膜系の
絶縁膜４１を堆積させ，平坦化する。この絶縁膜４１
は，基板表面を平坦化するのに十分な膜厚とする必要が
ある。本実施例では，絶縁膜４１の膜厚を５００ｎｍと
した。ＣＶＤ法により基板表面にＳｉＯ2を堆積し，エ
ッチバック法により平坦化する方法を用いても良い。公
知のＣＶＤ法を用いて厚さ５０ｎｍのＳｉ3Ｎ4をＣＶＤ
法により堆積し，図４のように公知のホトリソグラフィ
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔を開口する。絶縁膜４１上
とコンタクト孔内側に拡散防止用導電層４２を被着す
る。本実施例ではＣＶＤ法によりＴｉＮを５０ｎｍデポ
した。次に，埋め込み用のＰｔ４３を２００ｎｍＣＶＤ
法によりデポした後，ドライエッチング法によりエッチ
バックして，コンタクト孔を埋めた。ウェットエッチン
グ法により絶縁膜４１上のＴｉＮを除去した後，下地電
極５１を形成する。本実施例では，ＤＣスパッタ法を用
いて厚さ約５０ｎｍのＰｔ膜を被着した。ＤＣスパッタ
法により５０ｎｍＴｉＮを被着し，フォトレジストをマ
スクにＳＦ6を用いたドライエッチング法によりＴｉＮ
にパターンを転写し，このＴｉＮをマスクに用いたスパ
ッタエッチング法によりＰｔ膜５１をパターンニングす
る。ウェットエッチング法によりマスクに用いたＴｉＮ
を除去した後，強誘電体薄膜５２を形成する。本実施例
では，反応性蒸着法により，厚さ約１００ｎｍのチタン
酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔｉ0.5）Ｏ3）薄膜形
成した後，酸素雰囲気中で６５０℃，１２０秒の熱処理
を行ない結晶化させたが，高周波マグネトロンスパッタ
法，あるいは，ＣＶＤ法を用いてもよい。プレート電極
６３を被着し，これをパターンニングしてメモリセルの
キャパシタを完成させる。以上のような工程により，酸
素の拡散によるコンタクト抵抗の増大，及び，側壁部で
のリーク電流増大や耐圧の低下の防止を同時に実現し
た，高集積化に適した微細な強誘電体メモリセルを形成
することができる。
絶縁膜４１を堆積させ，平坦化する。この絶縁膜４１
は，基板表面を平坦化するのに十分な膜厚とする必要が
ある。本実施例では，絶縁膜４１の膜厚を５００ｎｍと
した。ＣＶＤ法により基板表面にＳｉＯ2を堆積し，エ
ッチバック法により平坦化する方法を用いても良い。公
知のＣＶＤ法を用いて厚さ５０ｎｍのＳｉ3Ｎ4をＣＶＤ
法により堆積し，図４のように公知のホトリソグラフィ
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔を開口する。絶縁膜４１上
とコンタクト孔内側に拡散防止用導電層４２を被着す
る。本実施例ではＣＶＤ法によりＴｉＮを５０ｎｍデポ
した。次に，埋め込み用のＰｔ４３を２００ｎｍＣＶＤ
法によりデポした後，ドライエッチング法によりエッチ
バックして，コンタクト孔を埋めた。ウェットエッチン
グ法により絶縁膜４１上のＴｉＮを除去した後，下地電
極５１を形成する。本実施例では，ＤＣスパッタ法を用
いて厚さ約５０ｎｍのＰｔ膜を被着した。ＤＣスパッタ
法により５０ｎｍＴｉＮを被着し，フォトレジストをマ
スクにＳＦ6を用いたドライエッチング法によりＴｉＮ
にパターンを転写し，このＴｉＮをマスクに用いたスパ
ッタエッチング法によりＰｔ膜５１をパターンニングす
る。ウェットエッチング法によりマスクに用いたＴｉＮ
を除去した後，強誘電体薄膜５２を形成する。本実施例
では，反応性蒸着法により，厚さ約１００ｎｍのチタン
酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔｉ0.5）Ｏ3）薄膜形
成した後，酸素雰囲気中で６５０℃，１２０秒の熱処理
を行ない結晶化させたが，高周波マグネトロンスパッタ
法，あるいは，ＣＶＤ法を用いてもよい。プレート電極
６３を被着し，これをパターンニングしてメモリセルの
キャパシタを完成させる。以上のような工程により，酸
素の拡散によるコンタクト抵抗の増大，及び，側壁部で
のリーク電流増大や耐圧の低下の防止を同時に実現し
た，高集積化に適した微細な強誘電体メモリセルを形成
することができる。
【００２４】下地段差を平坦化した絶縁膜上に形成され
る白金電極の厚さを薄くしても，コンタクト孔内に充分
な長さの耐酸化性導電層が存在するので拡散防止用導電
層が酸化されること無く，接触抵抗の増大や直列寄生容
量の発生を抑制できる。なお、平坦面上の白金電極を薄
くできるので強誘電体膜の段差被覆性が悪くても側壁部
でのリーク電流増大や耐圧の低下を生じない。また、メ
モリセルが平坦な構造になるのでキャパシタ形成以降の
配線加工が容易になり、段差による配線層の断線等の不
良も低減できる。
る白金電極の厚さを薄くしても，コンタクト孔内に充分
な長さの耐酸化性導電層が存在するので拡散防止用導電
層が酸化されること無く，接触抵抗の増大や直列寄生容
量の発生を抑制できる。なお、平坦面上の白金電極を薄
くできるので強誘電体膜の段差被覆性が悪くても側壁部
でのリーク電流増大や耐圧の低下を生じない。また、メ
モリセルが平坦な構造になるのでキャパシタ形成以降の
配線加工が容易になり、段差による配線層の断線等の不
良も低減できる。
【００２５】〔実施例２〕図６から図１１にメモリセル
を製造する工程を示す。本実施例では，図２０のような
平面構造を採用した。図６から図１１は，ＢーＢ’の断
面を示している。まず，図６に示すように，スイッチ用
トランジスタを従来のＭＯＳＦＥＴ形成工程により形成
する。ここで６１はｐ型半導体基板，６２は素子間分離
絶縁膜，６３はゲート酸化膜，６４はゲート電極となる
ワード線，６５，６６はｎ型不純物拡散層（リン），６
７は層間絶縁膜である。表面全体に公知のＣＶＤ法を用
いて厚さ５０ｎｍのＳｉＯ2６８と，厚さ６００ｎｍの
Ｓｉ3Ｎ4６９をそれぞれＣＶＤ法により堆積させ，膜厚
分のＳｉ3Ｎ4をエッチングすることによりワード線間に
絶縁膜を埋め込む。次に，図７に示すように，ビット線
が基板表面のｎ型拡散層と接触する部分６５および，蓄
積電極が基板表面のｎ型拡散層と接触する部分６６を公
知のホトリソグラフィ法とドライエッチング法を用いて
開口する。ＣＶＤ法を用いて厚さ６００ｎｍのｎ型の不
純物を含む多結晶シリコンを堆積させた後，膜厚分のエ
ッチングをすることにより，前述のエッチングにより形
成された穴の内部に多結晶シリコン７１，７２を埋め込
む。次に，表面全体に公知のＣＶＤ法を用いて絶縁膜８
１を堆積させ，ビット線が基板の拡散層６５と電気的に
接続するため，多結晶シリコン７１の上部の絶縁膜８１
を，公知のホトリソグラフィ法とドライエッチング法を
用いて開口する。次に，図８のようにビット線８２を形
成する。ビット線の材料としては，金属のシリサイドと
多結晶シリコンの積層膜を用いた。この上に，厚さ２０
０ｎｍのＳｉＯ2８３を堆積させる。ＳｉＯ2８３とビッ
ト線８２を公知のホトリソグラフィ法とドライエッチン
グ法を用いて加工し，ビット線を所望のパターンとす
る。次に，膜厚１５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により
堆積し，ドライエッチング法によりエッチングして，ビ
ット線の側壁部にＳｉ3Ｎ4のサイドウォールスペーサ８
８を形成し，ビット線を絶縁する。多結晶シリコン７２
の上部の絶縁膜８１を公知のホトリソグラフィ法とドラ
イエッチング法を用いて開口する。
を製造する工程を示す。本実施例では，図２０のような
平面構造を採用した。図６から図１１は，ＢーＢ’の断
面を示している。まず，図６に示すように，スイッチ用
トランジスタを従来のＭＯＳＦＥＴ形成工程により形成
する。ここで６１はｐ型半導体基板，６２は素子間分離
絶縁膜，６３はゲート酸化膜，６４はゲート電極となる
ワード線，６５，６６はｎ型不純物拡散層（リン），６
７は層間絶縁膜である。表面全体に公知のＣＶＤ法を用
いて厚さ５０ｎｍのＳｉＯ2６８と，厚さ６００ｎｍの
Ｓｉ3Ｎ4６９をそれぞれＣＶＤ法により堆積させ，膜厚
分のＳｉ3Ｎ4をエッチングすることによりワード線間に
絶縁膜を埋め込む。次に，図７に示すように，ビット線
が基板表面のｎ型拡散層と接触する部分６５および，蓄
積電極が基板表面のｎ型拡散層と接触する部分６６を公
知のホトリソグラフィ法とドライエッチング法を用いて
開口する。ＣＶＤ法を用いて厚さ６００ｎｍのｎ型の不
純物を含む多結晶シリコンを堆積させた後，膜厚分のエ
ッチングをすることにより，前述のエッチングにより形
成された穴の内部に多結晶シリコン７１，７２を埋め込
む。次に，表面全体に公知のＣＶＤ法を用いて絶縁膜８
１を堆積させ，ビット線が基板の拡散層６５と電気的に
接続するため，多結晶シリコン７１の上部の絶縁膜８１
を，公知のホトリソグラフィ法とドライエッチング法を
用いて開口する。次に，図８のようにビット線８２を形
成する。ビット線の材料としては，金属のシリサイドと
多結晶シリコンの積層膜を用いた。この上に，厚さ２０
０ｎｍのＳｉＯ2８３を堆積させる。ＳｉＯ2８３とビッ
ト線８２を公知のホトリソグラフィ法とドライエッチン
グ法を用いて加工し，ビット線を所望のパターンとす
る。次に，膜厚１５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により
堆積し，ドライエッチング法によりエッチングして，ビ
ット線の側壁部にＳｉ3Ｎ4のサイドウォールスペーサ８
８を形成し，ビット線を絶縁する。多結晶シリコン７２
の上部の絶縁膜８１を公知のホトリソグラフィ法とドラ
イエッチング法を用いて開口する。
【００２６】実施例１では平坦化した絶縁膜にコンタク
ト孔を開けて，その中に拡散防止用導電層とＰｔを埋め
込んだが，本実施例では先に拡散防止用導電層とＰｔの
柱を形成した。
ト孔を開けて，その中に拡散防止用導電層とＰｔを埋め
込んだが，本実施例では先に拡散防止用導電層とＰｔの
柱を形成した。
【００２７】図９に示したように，ＤＣスパッタ法によ
り５０ｎｍＴｉＮ９１，厚さ約１５０ｎｍのＰｔ膜９
２，５０ｎｍＴｉＮ９３を順次被着する。フォトレジス
トをマスクに最上層のＴｉＮ９３をドライエッチング法
によりパターンニングする。このＴｉＮをマスクに用い
たスパッタエッチング法によりＰｔ膜９２をパターンニ
ングする。次にドライエッチング法により最下層のＴｉ
Ｎ９１とマスクに用いたＴｉＮ９３を同時に除去する
（図１０）。
り５０ｎｍＴｉＮ９１，厚さ約１５０ｎｍのＰｔ膜９
２，５０ｎｍＴｉＮ９３を順次被着する。フォトレジス
トをマスクに最上層のＴｉＮ９３をドライエッチング法
によりパターンニングする。このＴｉＮをマスクに用い
たスパッタエッチング法によりＰｔ膜９２をパターンニ
ングする。次にドライエッチング法により最下層のＴｉ
Ｎ９１とマスクに用いたＴｉＮ９３を同時に除去する
（図１０）。
【００２８】次に，ＣＶＤ法により基板表面にＳｉＯ2
を堆積し，エッチバック法により下地段差を平坦化する
と共に，白金の柱が顔を出すようにする。本実施例では
エッチバック法を用いたが，選択研磨法を用いてもよ
い。あとは第一の実施例と同様に下地電極，強誘電体
膜，プレート電極の順に形成し，メモリセルのキャパシ
タを完成させる。最後に，層間絶縁膜を形成し，その上
に金属配線を作りメモリセルを完成する。（図１１）。
を堆積し，エッチバック法により下地段差を平坦化する
と共に，白金の柱が顔を出すようにする。本実施例では
エッチバック法を用いたが，選択研磨法を用いてもよ
い。あとは第一の実施例と同様に下地電極，強誘電体
膜，プレート電極の順に形成し，メモリセルのキャパシ
タを完成させる。最後に，層間絶縁膜を形成し，その上
に金属配線を作りメモリセルを完成する。（図１１）。
【００２９】本実施例を用いれば，酸素拡散防止用の白
金層を微細なコンタクト孔のなかに形成する必要がない
ので，段差被覆性に悪い白金膜形成方法を用いてもコン
タクト孔内に空が生じることがない。
金層を微細なコンタクト孔のなかに形成する必要がない
ので，段差被覆性に悪い白金膜形成方法を用いてもコン
タクト孔内に空が生じることがない。
【００３０】〔実施例３〕図１２，図１３にメモリセル
を製造する工程を示す。図８に示した構造を得るところ
までの工程は実施例２と同じである。図１２に示したよ
うに，ＢＰＳＧなどのシリコン酸化膜系の絶縁膜１２１
を３００ｎｍ堆積させ，平坦化する。公知のＣＶＤ法を
用いて厚さ５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により堆積
し，公知のホトリソグラフィ法とドライエッチング法を
用いて蓄積容量部が基板と接触するメモリ部コンタクト
孔を開口する。絶縁膜１２１上とコンタクト孔内側に拡
散防止用導電層１２２を被着する。本実施例ではＣＶＤ
法によりＴｉＮを５０ｎｍデポした後，埋め込み用のＰ
ｔ１２３を７５ｎｍＣＶＤ法によりデポした。本実施例
ではコンタクト孔の径を０．２μmとしたので，これ
で，コンタクト孔が埋められる。次にＤＣスパッタ法に
より５０ｎｍＴｉＮ１２４を被着し，フォトレジストを
マスクにこのＴｉＮ１２４をドライエッチング法により
パターンニングする。このＴｉＮをマスクに用いたスパ
ッタエッチング法によりＰｔ膜１２３をパターンニング
する。次にドライエッチング法により拡散防止用導電層
１２２とマスクに用いたＴｉＮ１２４を同時に除去する
（図１３）。
を製造する工程を示す。図８に示した構造を得るところ
までの工程は実施例２と同じである。図１２に示したよ
うに，ＢＰＳＧなどのシリコン酸化膜系の絶縁膜１２１
を３００ｎｍ堆積させ，平坦化する。公知のＣＶＤ法を
用いて厚さ５０ｎｍのＳｉ3Ｎ4をＣＶＤ法により堆積
し，公知のホトリソグラフィ法とドライエッチング法を
用いて蓄積容量部が基板と接触するメモリ部コンタクト
孔を開口する。絶縁膜１２１上とコンタクト孔内側に拡
散防止用導電層１２２を被着する。本実施例ではＣＶＤ
法によりＴｉＮを５０ｎｍデポした後，埋め込み用のＰ
ｔ１２３を７５ｎｍＣＶＤ法によりデポした。本実施例
ではコンタクト孔の径を０．２μmとしたので，これ
で，コンタクト孔が埋められる。次にＤＣスパッタ法に
より５０ｎｍＴｉＮ１２４を被着し，フォトレジストを
マスクにこのＴｉＮ１２４をドライエッチング法により
パターンニングする。このＴｉＮをマスクに用いたスパ
ッタエッチング法によりＰｔ膜１２３をパターンニング
する。次にドライエッチング法により拡散防止用導電層
１２２とマスクに用いたＴｉＮ１２４を同時に除去する
（図１３）。
【００３１】あとは実施例１と同様に下地電極，強誘電
体膜，プレート電極の順に形成し，メモリセルのキャパ
シタを完成させる。最後に，層間絶縁膜を形成し，その
上に金属配線を作りメモリセルを完成する。
体膜，プレート電極の順に形成し，メモリセルのキャパ
シタを完成させる。最後に，層間絶縁膜を形成し，その
上に金属配線を作りメモリセルを完成する。
【００３２】本実施例では，絶縁膜１２１に開けたコン
タクト孔を拡散防止用導電膜とＰｔ層のみで埋め込んだ
が，第１の実施例で述べたようにＰｔ層の厚さは２００
ナノメータ以上あればよいので，Ｐｔの被覆性が悪い場
合には，コンタクト孔の一部をあらかじめ多結晶シリコ
ンなどで埋めておけばよいことは言うまでもない。たと
えば、コンタクト孔を開口した後、多結晶シリコンを被
着し、その後エッチバックしてコンタクト孔を埋める。
その際オーバーエッチ量を加減して、下部電極の平坦部
と、埋め込まれたＰｔ層の厚さの和が２００ナノメータ
以上にすることで、この構造を実現できる。
タクト孔を拡散防止用導電膜とＰｔ層のみで埋め込んだ
が，第１の実施例で述べたようにＰｔ層の厚さは２００
ナノメータ以上あればよいので，Ｐｔの被覆性が悪い場
合には，コンタクト孔の一部をあらかじめ多結晶シリコ
ンなどで埋めておけばよいことは言うまでもない。たと
えば、コンタクト孔を開口した後、多結晶シリコンを被
着し、その後エッチバックしてコンタクト孔を埋める。
その際オーバーエッチ量を加減して、下部電極の平坦部
と、埋め込まれたＰｔ層の厚さの和が２００ナノメータ
以上にすることで、この構造を実現できる。
【００３３】実施例１ではこの構造の上を絶縁膜で被い
平坦化した後コンタクト孔を開けて，その中に拡散防止
用導電層とＰｔを埋め込んだ後，改めて下部電極となる
白金層を形成したが，本実施例では同時に形成できるの
で，工程数が削減できる。本実施例はコンタクト孔の大
きさが０．２ミクロン程度以下となるような高集積メモ
リに対して有効となる。
平坦化した後コンタクト孔を開けて，その中に拡散防止
用導電層とＰｔを埋め込んだ後，改めて下部電極となる
白金層を形成したが，本実施例では同時に形成できるの
で，工程数が削減できる。本実施例はコンタクト孔の大
きさが０．２ミクロン程度以下となるような高集積メモ
リに対して有効となる。
【００３４】〔実施例４〕本実施例ではコンタクト孔内
の底面および側面に，拡散防止用導電層と下部電極と拡
散防止用導電層を接続するための耐酸化性導電層の積層
膜を形成し，実効的に拡散防止用導電層までの耐酸化性
導電層の厚さをかせぐことで，拡散防止用導電層の酸化
を防止したメモリセル構造について説明する。
の底面および側面に，拡散防止用導電層と下部電極と拡
散防止用導電層を接続するための耐酸化性導電層の積層
膜を形成し，実効的に拡散防止用導電層までの耐酸化性
導電層の厚さをかせぐことで，拡散防止用導電層の酸化
を防止したメモリセル構造について説明する。
【００３５】図３に示した構造を得るところまでの工程
は実施例１と同じである。
は実施例１と同じである。
【００３６】次に，ＢＰＳＧなどのシリコン酸化膜系の
絶縁膜１４１を堆積させ，平坦化する。この絶縁膜１４
１は，基板表面を平坦化するのに十分な膜厚とする必要
がある。本実施例では，絶縁膜１４１の膜厚を５００ｎ
ｍとした。ＣＶＤ法により基板表面にＳｉＯ2を堆積
し，エッチバック法により平坦化する方法を用いても良
い。公知のＣＶＤ法を用いて厚さ５０ｎｍのＳｉ3Ｎ4を
ＣＶＤ法により堆積し，図１４のように公知のホトリソ
グラフィ法とドライエッチング法を用いて蓄積容量部が
基板と接触するメモリ部コンタクト孔を開口する。絶縁
膜１４１上とコンタクト孔内側に拡散防止用導電層１４
２を被着する。本実施例ではＣＶＤ法によりＴｉＮを５
０ｎｍデポし，このうえに，下部電極と拡散防止用導電
層を接続するための耐酸化性導電層としてＰｔ１４３を
５０ｎｍＣＶＤ法によりデポした。次にＣＶＤ法により
ＳｉＯ2１４４を堆積した後，ドライエッチング法によ
りエッチバックして，コンタクト孔を埋める。
絶縁膜１４１を堆積させ，平坦化する。この絶縁膜１４
１は，基板表面を平坦化するのに十分な膜厚とする必要
がある。本実施例では，絶縁膜１４１の膜厚を５００ｎ
ｍとした。ＣＶＤ法により基板表面にＳｉＯ2を堆積
し，エッチバック法により平坦化する方法を用いても良
い。公知のＣＶＤ法を用いて厚さ５０ｎｍのＳｉ3Ｎ4を
ＣＶＤ法により堆積し，図１４のように公知のホトリソ
グラフィ法とドライエッチング法を用いて蓄積容量部が
基板と接触するメモリ部コンタクト孔を開口する。絶縁
膜１４１上とコンタクト孔内側に拡散防止用導電層１４
２を被着する。本実施例ではＣＶＤ法によりＴｉＮを５
０ｎｍデポし，このうえに，下部電極と拡散防止用導電
層を接続するための耐酸化性導電層としてＰｔ１４３を
５０ｎｍＣＶＤ法によりデポした。次にＣＶＤ法により
ＳｉＯ2１４４を堆積した後，ドライエッチング法によ
りエッチバックして，コンタクト孔を埋める。
【００３７】次に，図１５に示すように等方性のスパッ
タエッチング法により絶縁膜１４１の平面上のＰｔ１４
２，ＴｉＮ１４１，ＳｉＯ2１４４を同時にエッチング
する。このように構造にすることで，拡散防止用導電層
と下地電極表面との間にコンタクト坑の深さ分だけの距
離をおくことができるので，シリコン基板と接している
コンタクト坑底面部の拡散防止用導電層は酸化されず，
コンタクト抵抗の増大を防止できる。
タエッチング法により絶縁膜１４１の平面上のＰｔ１４
２，ＴｉＮ１４１，ＳｉＯ2１４４を同時にエッチング
する。このように構造にすることで，拡散防止用導電層
と下地電極表面との間にコンタクト坑の深さ分だけの距
離をおくことができるので，シリコン基板と接している
コンタクト坑底面部の拡散防止用導電層は酸化されず，
コンタクト抵抗の増大を防止できる。
【００３８】あとは実施例１と同様に下地電極１６１，
強誘電体膜１６２，プレート電極１６３の順に形成し，
メモリセルのキャパシタを完成させる。最後に，層間絶
縁膜を形成し，その上に金属配線を作りメモリセルを完
成する（図１６）。
強誘電体膜１６２，プレート電極１６３の順に形成し，
メモリセルのキャパシタを完成させる。最後に，層間絶
縁膜を形成し，その上に金属配線を作りメモリセルを完
成する（図１６）。
【００３９】本実施例では耐酸化性導電層のＰｔ１４３
をＣＶＤ法によりデポしたが，第２の実施例で説明した
ように自己整合プロセスにより多結晶シリコンを埋め込
んでコンタクト坑を浅くすれば，スパッタ法によっても
形成が可能である（図１７）。
をＣＶＤ法によりデポしたが，第２の実施例で説明した
ように自己整合プロセスにより多結晶シリコンを埋め込
んでコンタクト坑を浅くすれば，スパッタ法によっても
形成が可能である（図１７）。
【００４０】実施例１から実施例４では，強誘電体薄膜
にはチタン酸ジルコン酸鉛を用いたが，強誘電体薄膜の
材料としてはチタン酸ジルコン酸鉛に限らず，例えば，
チタン酸鉛，チタン酸ストロンチウム，チタン酸バリウ
ム，などのペロブスカイト型酸化物強誘電体，それらの
固溶体，あるいは，ビスマス系層状酸化物強誘電体であ
っても構わないことは言うまでもない。また，コンタク
ト孔内に形成する耐酸化性導電層には酸化ルテニウム，
酸化イリジウムなどの酸化物導電体を用いても同様の効
果が得られる。
にはチタン酸ジルコン酸鉛を用いたが，強誘電体薄膜の
材料としてはチタン酸ジルコン酸鉛に限らず，例えば，
チタン酸鉛，チタン酸ストロンチウム，チタン酸バリウ
ム，などのペロブスカイト型酸化物強誘電体，それらの
固溶体，あるいは，ビスマス系層状酸化物強誘電体であ
っても構わないことは言うまでもない。また，コンタク
ト孔内に形成する耐酸化性導電層には酸化ルテニウム，
酸化イリジウムなどの酸化物導電体を用いても同様の効
果が得られる。
【００４１】
【発明の効果】本発明によれば、白金電極膜の側壁部で
のリーク電流の増大や絶縁耐圧の低下がなく、拡散防止
膜が酸化されることのない高集積化に適したキャパシタ
を有する半導体装置を得ることができる。
のリーク電流の増大や絶縁耐圧の低下がなく、拡散防止
膜が酸化されることのない高集積化に適したキャパシタ
を有する半導体装置を得ることができる。
【図１】白金の膜厚と酸素濃度の関係及び白金の膜厚と
電気抵抗の関係を示す図である。
電気抵抗の関係を示す図である。
【図２】本発明の実施例１の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図３】本発明の実施例１の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図４】本発明の実施例１の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図５】本発明の実施例１の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図６】本発明の実施例２の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図７】本発明の実施例２の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図８】本発明の実施例２の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図９】本発明の実施例２の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図１０】本発明の実施例２の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１１】本発明の実施例２の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１２】本発明の実施例３の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１３】本発明の実施例３の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１４】本発明の実施例４の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１５】本発明の実施例４の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１６】本発明の実施例４の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１７】本発明の実施例４の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図１８】本発明の実施例１及び実施例４の平面構造を
示す図である。
示す図である。
【図１９】本発明の実施例２及び実施例３の平面構造を
示す図である。
示す図である。
【図２０】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図２１】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図２２】従来のメモリセルの製造工程を示す要部断面
図である。
図である。
【図２３】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図２４】従来のメモリセル構造を示す要部断面図であ
る。
る。
２１…半導体基板，２２…素子間分離酸化膜，２３…ゲ
ート酸化膜，２４…ワード線，２５…不純物拡散層（ビ
ット線が基板表面のｎ型拡散層と接触する部分），２６
…不純物拡散層（蓄積電極が基板表面のｎ型拡散層と接
触する部分）２７，２８…層間絶縁膜，３１…ビット
線，４１…層間絶縁膜（ＳｉＯ2），４２…層間絶縁膜
（Ｓｉ3Ｎ4），４３…拡散防止用導電層（ＴｉＮ），４
４……耐酸化性導電層（Ｐｔ），５１…下部電極Ｐｔ
層，５２…強誘電体薄膜，５３…プレート電極，６１…
半導体基板，６２…素子間分離酸化膜，６３…ゲート酸
化膜，６４…ワード線，６５…不純物拡散層（ビット線
が基板表面のｎ型拡散層と接触する部分），６６…不純
物拡散層（蓄積電極が基板表面のｎ型拡散層と接触する
部分）６７，６８…層間絶縁膜，６９…ＳｉＮ層７１，
７２…多結晶シリコン（コンタクト用プラグ）８１…層
間絶縁膜（ＳｉＯ2），８２…ビット線，８３…層間絶
縁膜（ＳｉＯ2），８４…層間絶縁膜（Ｓｉ3Ｎ4），９
１…拡散防止用導電層，９２…埋め込み用のＰｔ層，９
３…マスク用ＴｉＮ層，９１…層間絶縁膜，９２…拡散
防止用導電層，９３…埋め込み用兼下地電極用のＰｔ
層，９４…マスク用ＴｉＮ層１１１…下部電極Ｐｔ層，
１１２…強誘電体薄膜，１１３…プレート電極，１２１
…層間絶縁膜（ＳｉＯ2），１２２…層間絶縁膜（Ｓｉ3
Ｎ4），１２３…拡散防止用導電層，１２４…埋め込み
用のＰｔ層，１２５…マスク用ＴｉＮ層，１４１…層間
絶縁膜（ＳｉＯ2），１４２…層間絶縁膜（Ｓｉ
3Ｎ4），１４３…拡散防止用導電層，１４４…埋め込み
用のＰｔ層，１４５…埋め込み用のＳｉＯ2層，１６１
…下部電極Ｐｔ層，１６２…強誘電体薄膜，１６３…プ
レート電極，１８１…不純物拡散層２０１…半導体基
板，２０２…素子間分離酸化膜，２０３…ゲート酸化
膜，２０４…ワード線，２０５…ビット線，２０６…コ
ンタクトプラグ，２０７，２０８…層間絶縁膜，２０９
…拡散防止用導電層，２１０…下部電極Ｐｔ層，２１１
…強誘電体薄膜，２１２…プレート電極，２１３…層間
絶縁膜，２２３…ホトレジスト，２４１…チタン酸スト
ロンチウム薄膜，２４２…層間絶縁膜。
ート酸化膜，２４…ワード線，２５…不純物拡散層（ビ
ット線が基板表面のｎ型拡散層と接触する部分），２６
…不純物拡散層（蓄積電極が基板表面のｎ型拡散層と接
触する部分）２７，２８…層間絶縁膜，３１…ビット
線，４１…層間絶縁膜（ＳｉＯ2），４２…層間絶縁膜
（Ｓｉ3Ｎ4），４３…拡散防止用導電層（ＴｉＮ），４
４……耐酸化性導電層（Ｐｔ），５１…下部電極Ｐｔ
層，５２…強誘電体薄膜，５３…プレート電極，６１…
半導体基板，６２…素子間分離酸化膜，６３…ゲート酸
化膜，６４…ワード線，６５…不純物拡散層（ビット線
が基板表面のｎ型拡散層と接触する部分），６６…不純
物拡散層（蓄積電極が基板表面のｎ型拡散層と接触する
部分）６７，６８…層間絶縁膜，６９…ＳｉＮ層７１，
７２…多結晶シリコン（コンタクト用プラグ）８１…層
間絶縁膜（ＳｉＯ2），８２…ビット線，８３…層間絶
縁膜（ＳｉＯ2），８４…層間絶縁膜（Ｓｉ3Ｎ4），９
１…拡散防止用導電層，９２…埋め込み用のＰｔ層，９
３…マスク用ＴｉＮ層，９１…層間絶縁膜，９２…拡散
防止用導電層，９３…埋め込み用兼下地電極用のＰｔ
層，９４…マスク用ＴｉＮ層１１１…下部電極Ｐｔ層，
１１２…強誘電体薄膜，１１３…プレート電極，１２１
…層間絶縁膜（ＳｉＯ2），１２２…層間絶縁膜（Ｓｉ3
Ｎ4），１２３…拡散防止用導電層，１２４…埋め込み
用のＰｔ層，１２５…マスク用ＴｉＮ層，１４１…層間
絶縁膜（ＳｉＯ2），１４２…層間絶縁膜（Ｓｉ
3Ｎ4），１４３…拡散防止用導電層，１４４…埋め込み
用のＰｔ層，１４５…埋め込み用のＳｉＯ2層，１６１
…下部電極Ｐｔ層，１６２…強誘電体薄膜，１６３…プ
レート電極，１８１…不純物拡散層２０１…半導体基
板，２０２…素子間分離酸化膜，２０３…ゲート酸化
膜，２０４…ワード線，２０５…ビット線，２０６…コ
ンタクトプラグ，２０７，２０８…層間絶縁膜，２０９
…拡散防止用導電層，２１０…下部電極Ｐｔ層，２１１
…強誘電体薄膜，２１２…プレート電極，２１３…層間
絶縁膜，２２３…ホトレジスト，２４１…チタン酸スト
ロンチウム薄膜，２４２…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (23)
- 【請求項１】ソース及びドレインと前記ソースと前記ド
レインとの間を流れる電流を制御するゲートを有するス
イッチ用トランジスタと、上部電極と下部電極との間に
強誘電体膜を有する強誘電体キャパシタとが同一基板上
に集積された半導体装置において、前記下部電極は白金
を主成分とする導電膜からなり、かつ前記スイッチ用ト
ランジスタが形成された前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記開口部内に拡散防
止用導電層と前記導電層が埋め込まれていることを特徴
とする半導体装置。 - 【請求項２】ソース及びドレインと前記ソースと前記ド
レインとの間を流れる電流を制御するゲートを有するス
イッチ用トランジスタと、上部電極と下部電極との間に
強誘電体膜を有する強誘電体キャパシタとが同一基板上
に集積された半導体装置において、前記下部電極は白金
を主成分とする導電膜からなり、かつ前記スイッチ用ト
ランジスタが形成された前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記開口部内に、拡散
防止用導電層と少なくとも前記開口部の底面の前記拡散
防止用導電層の酸化を防止する耐酸化性導電層が埋め込
まれていることを特徴とする半導体装置。 - 【請求項３】前記開口部の底面および側面に、前記拡散
防止用導電層と前記耐酸化性導電層が積層されているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】前記耐酸化性導電層は白金を主成分とした
層であることを特徴とする請求項２または３何れかに記
載の半導体装置。 - 【請求項５】前記白金膜の厚さは２００ｎｍ以上である
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】前記耐酸化性導電層は導電性酸化物を主成
分とした層であることを特徴とする請求項２または３何
れかに記載の半導体装置。 - 【請求項７】前記導電性酸化物は酸化ルテニウムまたは
酸化イリジウムであることを特徴とする請求項６記載の
半導体装置。 - 【請求項８】前記強誘電体膜は酸化物強誘電体膜である
ことを特徴とする請求項２乃至請求項７の何れかに記載
の半導体装置。 - 【請求項９】前記強誘電体膜はチタン酸鉛、チタン酸ス
トロンチウム、チタン酸バリウム、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸バリウム鉛の何れかからなるこ
とを特徴とする請求項８に記載の半導体装置。 - 【請求項１０】前記強誘電体薄膜はビスマス系層状強誘
電体からなることを特徴とする請求項２乃至請求項７に
記載の半導体装置。 - 【請求項１１】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層のいずれかであることを特徴とす
る請求項２乃至１０記載の半導体装置。 - 【請求項１２】請求項２乃至請求項１１の何れかに記載
の半導体装置を基本単位とするダイナミックランダムア
クセスメモリ。 - 【請求項１３】請求項２乃至請求項１１の何れかに記載
の半導体装置を基本単位とする強誘電体不揮発メモリ。 - 【請求項１４】請求項１２または請求項１３に記載のメ
モリを１チップ上に集積化した集積回路。 - 【請求項１５】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタと、上部電極と下部電極との間
に強誘電体膜を有する強誘電体キャパシタとが同一基板
上に集積された半導体装置において、前記下部電極は白
金を主成分とする導電膜からなり、かつ前記スイッチ用
トランジスタを形成した前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記ソース又はドレイ
ンと前記下部電極間の電気抵抗が100ｋΩ／μｍ2以下で
あることを特徴とする半導体装置。 - 【請求項１６】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタと、上部電極と下部電極との間
に強誘電体膜を有する強誘電体キャパシタとが同一基板
上に集積された半導体装置において、前記下部電極は白
金を主成分とする導電膜からなり、かつ前記スイッチ用
トランジスタを形成した前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記拡散防止用導電層
と前記耐酸化性導電層との界面における酸素濃度が１０
20個／ｃｍ3以下であることを特徴とする半導体装置。 - 【請求項１７】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタを基板上に形成する工程と、前
記スイッチ用トランジスタを形成した前記基板上に絶縁
膜を形成する工程と、前記絶縁膜に開口部を形成する工
程と、前記開口部内に、拡散防止用導電層と前記開口部
の底面の前記拡散防止用導電層の酸化を防止する白金を
主成分とする導電層との積層膜を形成して、前記ドレイ
ンと電気的に接続させる工程と、前記開口部上に下部電
極、強誘電体膜及び上部電極からなる強誘電体キャパシ
タを形成する工程を有することを特徴とする半導体装置
の製造方法。 - 【請求項１８】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層何れかの層を含むことを特徴とす
る請求項１７記載の半導体装置の製造方法。 - 【請求項１９】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタを基板上に形成する工程と、前
記ドレイン上に、拡散防止用導電層と前記拡散防止用導
電層の酸化を防止する白金を主成分とする導電層の積層
電極を形成する工程と、前記積層電極が形成された前記
基板上に前記積層電極が露出するように絶縁膜を形成す
る工程と、前記積層電極上に下部電極、強誘電体膜及び
上部電極からなる強誘電体キャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２０】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層何れかの層を含むことを特徴とす
る請求項１９記載の半導体装置の製造方法。 - 【請求項２１】上記強誘電体膜はペロブスカイト型酸化
物からなることを特徴とする請求項１９または請求項２
０の何れかに記載の半導体装置の製造方法。 - 【請求項２２】上記強誘電体膜はチタン酸鉛、チタン酸
ストロンチウム、チタン酸バリウム、チタン酸ジルコン
酸鉛、チタン酸ジルコン酸バリウム鉛、チタン酸ストロ
ンチウムバリウムの何れかを含むことを特徴とする請求
項２１に記載の半導体装置の製造方法。 - 【請求項２３】上記強誘電体膜はビスマス系層状強誘電
体からなることを特徴とする請求項１９または請求項２
０の何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305882A JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305882A JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162619A true JPH08162619A (ja) | 1996-06-21 |
Family
ID=17950459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6305882A Pending JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162619A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997003468A1 (fr) * | 1995-07-07 | 1997-01-30 | Rohm Co., Ltd. | Condensateurs dielectriques et leur procede de fabrication |
| JPH10173154A (ja) * | 1996-12-04 | 1998-06-26 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| JPH10303397A (ja) * | 1997-04-17 | 1998-11-13 | Samsung Electron Co Ltd | 白金族金属層の形成方法及びこれを用いたキャパシタ製造方法 |
| WO2000046856A1 (fr) * | 1999-02-04 | 2000-08-10 | Rohm Co., Ltd. | Condensateur et son procede de fabrication |
| JP2001102539A (ja) * | 1999-09-28 | 2001-04-13 | Rohm Co Ltd | 誘電体キャパシタおよびその製造方法 |
| JP2003512721A (ja) * | 1999-10-20 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | バリア構造を有するコンデンサ電極の製造方法 |
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
| WO2004047175A1 (ja) * | 2002-11-18 | 2004-06-03 | Fujitsu Limited | 半導体装置および半導体装置の製造方法 |
| KR100487511B1 (ko) * | 1998-07-06 | 2005-08-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP2007511905A (ja) * | 2003-11-13 | 2007-05-10 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 強誘電体キャパシタデバイスおよびＦｅＲＡＭデバイス |
| JP2008227524A (ja) * | 2008-04-17 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法およびｄｒａｍの製造方法 |
| US7550799B2 (en) | 2002-11-18 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and fabrication method of a semiconductor device |
-
1994
- 1994-12-09 JP JP6305882A patent/JPH08162619A/ja active Pending
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