JPH10303397A - 白金族金属層の形成方法及びこれを用いたキャパシタ製造方法 - Google Patents

白金族金属層の形成方法及びこれを用いたキャパシタ製造方法

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JPH10303397A
JPH10303397A JP10053764A JP5376498A JPH10303397A JP H10303397 A JPH10303397 A JP H10303397A JP 10053764 A JP10053764 A JP 10053764A JP 5376498 A JP5376498 A JP 5376498A JP H10303397 A JPH10303397 A JP H10303397A
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Abstract

(57)【要約】 【課題】 開口部を充填する白金族金属層形成方法と、
これをキャパシタ製造に適用して、酸素拡散により発生
されるストレージ電極の接触不良が防止され、ストレー
ジ電極形成が容易であるキャパシタ製造方法を提供す
る。 【解決手段】 ストレージコンタクトホールのような開
口部４３が形成された半導体基板４０上に、白金族金属
層４４を約１０００オングストローム〜２０００オング
ストローム程度の厚さで形成する。この白金族金属層４
４に約６５０℃以上の熱を加えてリフローさせることに
よって開口部４３を充填する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に白金族金属層の形成方法及びこれを用い
たキャパシタ製造方法を提供する。
【０００２】
【従来の技術】メモリセルの面積減少に従うセルキャパ
シタンス減少はメモリ装置の集積度の増加に深刻な障害
要因になっているし、一般的に使われてきた窒化物/酸
化物(以下、NO)またはタンタルオキシドのような誘電物
質を以ては望みのセルキャパシタンスが確保し難い。従
って、最近はBa(Sr、Ti)O3(以下「BST」という)やPb(Z
r、Ti)O3(以下「PZT」という)のように、既存のNOに比
べて誘電率が百倍以上高い高誘電物質を利用してキャパ
シタの誘電体膜を形成する方法に対する研究が進行され
ているが、この場合、電極物質として、耐酸化性に優
れ、BSTまたはPZT薄膜元素と相互拡散が比較的少ない白
金族金属またはその酸化物金属を利用することが最も望
ましいことに知られている。
【０００３】このような白金族金属またはその酸化物金
属（以下、白金族金属に呼ぶ）でキャパシタ電極を形成
する時には、白金族金属と、導電性プラグとして使用さ
れるポリシリコンや基板シリコンとの反応を防止し、誘
電体膜の蒸着時ソースとして用いられる酸素の拡散を防
止するためのバリヤー層を必ず形成する必要がある。図
１（ａ）及び（ｂ）は、従来技術による白金を用いたキ
ャパシタストレージ電極形成方法を説明するために示し
た断面図である。
【０００４】図１（ａ）を参照すると、半導体基板１０
の上に形成された絶縁層１２を部分的に蝕刻してストレ
ージコンタクトホール１４を形成し、その結果物上にポ
リシリコンを蒸着した後エッチバックしてストレージコ
ンタクトホール１４を充填する導電性プラグ１６を形成
する。導電性プラグ１６が形成された結果物上にバリヤ
ー層としてチタニウム窒化膜１８を形成し、チタニウム
窒化膜１８の上に白金を蒸着して白金層２０を形成した
後、その上に蝕刻マスクとして使われる酸化膜を形成し
パタニングしてマスクパターン22を形成する。
【０００５】図１（ｂ）を参照すると、前記マスクパタ
ーン２２を蝕刻マスクとして使用し、前記白金層２０及
びチタニウム窒化膜１８を次第に蝕刻して白金層パター
ン２４及びバリヤー層パターン２６を形成する。引続
き、前記マスクパターン２２を除去し、バリヤー層パタ
ーン２６及び白金層パターン２４よりなるストレージ電
極２７が形成された基板上に、BSTまたはPZTを通常の方
法、例えばスパッタリングまたはＭＯＣＶＤ方法で蒸着
して誘電体膜２８を形成し、その上にプレート電極３０
を形成する。上記のように、BSTまたはPZTなどの高誘電
物質を利用してキャパシタを形成すると、キャパシタン
スの増加ができるが、その電極物質に用いられる白金族
金属及びバリヤー層に用いられるチタニウム窒化膜によ
り次のような問題が発生される。
【０００６】第一に、誘電体膜の形成時、露出されたバ
リヤー層の側面に浸透される酸素の拡散によって半導体
素子の電気的特性が低下する。白金層パターン２４の形
成後、バリヤー層パターン２６の側面が露出された状態
で誘電体膜２８を形成すると、バリヤー層パターン２６
の側面から酸素が容易に広がる。特に、BSTやPZTなどの
高誘電体膜２８は高温及び酸素雰囲気で形成されるの
で、このような問題がさらに深刻に発生する。よってバ
リヤー層パターン２６の一部が酸化され、導電性プラグ
１６をバリヤー層パターン２６またはバリヤー層パター
ン２６と白金層パターン２４の界面に絶縁層のチタニウ
ム酸化膜(TiO2、図示せず)が形成される。このチタニウ
ム酸化膜は導電性プラグ１４、バリヤー層パターン２６
及び白金層パターン２４よりなるストレージ電極の接触
不良、極端の場合にはストレージ電極の短絡を誘発した
りする。また、このチタニウム酸化膜によりバリヤー層
パターン26の酸素または金属原子の拡散防止機能が低下
されてストレージ電極と半導体基板の間に漏洩電流が発
生するようになる。
【０００７】第二に、ストレージ電極、特に白金層パタ
ーン２４を厚く形成するべきであるのでパタニングが難
しく、キャパシタが形成されない部分との段差が深化さ
れる。 ストレージ電極の中で白金層パターン２４が薄
く形成されると、酸素が白金層パターン２４を通過して
バリヤー層パターン２６と結びつくことが防止できない
ので、通常白金層パターン２４を２０００オングストロ
ーム以上の厚さで形成するようになる。しかし、白金は
非常に硬くて安定した耐熱性金属であるので、他の化学
物質と反応し難いし、反応性イオン蝕刻方法のような乾
式蝕刻により容易に蝕刻されない。従って、２０００オ
ングストローム以上の厚さで形成する場合そのパタニン
グが非常に難しいし、キャパシタ周辺での段差が大きく
なる。
【０００８】第三に、白金と蝕刻選択比が大きいマスク
を確保することが難しい。通常的に、蝕刻マスクに使わ
れるためには蝕刻しようとする物質層よりマスクに使わ
れる物質の蝕刻率が低いべきである。しかし、言及した
ように、白金族金属の蝕刻が難しいので、これより低い
蝕刻率を有する蝕刻マスクを確保することが非常に難し
い。
【０００９】
【発明が解決しようとする課題】本発明がな達成しよう
とする技術的課題は、酸素拡散により発生されるストレ
ージ電極の接触不良が防止できるキャパシタ製造方法を
提供することである。本発明が達成しようとする他の技
術的課題は、ストレージ電極形成の容易のキャパシタ製
造方法を提供することである。本発明が達成しようとす
るまた他の技術的課題は、前記技術的課題及び他の技術
的課題を達成するためのキャパシタ製造に使われうる白
金族金属層の形成方法を提供することである。
【００１０】
【発明を解決するための手段】前記課題を達成するため
に本発明は、ストレージコンタクトホールのような開口
部が形成された半導体基板上に白金族金属層を約１００
０オングストローム〜２０００オングストローム程度の
厚さで形成し、この白金族金属層に約６５０℃以上の熱
を加えてリフローさせることによって開口部を充填す
る。
【００１１】このような白金族金属層のリフローをキャ
パシタのストレージ電極形成時適用する。即ち、半導体
基板上に形成された層間絶縁層を貫通して形成されたス
トレージコンタクトホールの内部にバリヤー層及び白金
族金属層を形成した後、白金族金属層をリフローさせて
ストレージコンタクトホールを充填する。次いで、白金
族金属層及びバリヤー層をパタニングして白金族金属層
パターン及びバリヤー層パターンよりなるストレージ電
極を形成する。一方、バリヤー層の形成前、ストレージ
コンタクトホールのアスペクト比を向上させるためにス
トレージコンタクトホール内部の一部を充填する導電性
プラグを形成することもできる。
【００１２】これにより、白金族金属層の厚さが、従来
の場合に比べてストレージコンタクトホール内部に形成
される厚さだけにさらに厚くなる。結果的に、誘電体膜
形成時、白金族金属層の表面またはバリヤー層の側面に
浸透した酸素が、実際バリヤーの役割をする部分のバリ
ヤー層と接触するための拡散距離が長くなる。従って、
バリヤー層の酸化が抑制され、ストレージ電極の接触不
良が防止される。また、層間絶縁層上に形成されるスト
レージ電極を厚くしなくてもいいので、従来に比べてパ
タニングが容易なだけでなく、キャパシタを形成しない
部分との段差を減少させうる。
【００１３】前記課題を達成するために、本発明は、ま
た、層間絶縁層を貫通して形成されたストレージコンタ
クトホール内部を充填する導電性プラグとバリヤー層を
形成する。層間絶縁層上にストレージ電極が形成される
部分が開口されたエッチングストッパを形成し、白金族
金属層を形成した後リフローさせて開口された部分を充
填する。その後、化学-機械的ポリシング(以下CMP)また
は全面エッチバックで層間絶縁層上の白金族金属層を除
去し、エッチングストッパを除去することによって、白
金族金属層パターン及びバリヤー層パターンで構成され
たストレージ電極を形成する。
【００１４】蝕刻マスクを使用せず、CMPまたは全面エ
ッチバックを通じて白金族金属層パターンが形成できる
ので、白金族金属層と蝕刻選択比が大きいマスクを確保
する難しさがない。
【００１５】一方、言及された工程を適切に組合するこ
とによっても前記課題が達成できる。即ち、層間絶縁層
上部及び層間絶縁層を貫通して形成されたストレージコ
ンタクトホール内部にバリヤー層を形成する。この時、
言及したように、バリヤー層形成前、ストレージコンタ
クトホールのアスペクト比の向上のためにストレージコ
ンタクトホールの一部を充填する導電性プラグを形成す
ることもできる。次に、層間絶縁層の上部に形成された
バリヤー層上にストレージ電極が形成される部分が開口
されたエッチングストッパを形成し、白金族金属層を形
成した後リフローさせで開口された部分とストレージコ
ンタクトホールを充填する。以後、ＣＭＰまたは全面エ
ッチバックで層間絶縁層上の白金族金属層を除去し、エ
ッチングストッパを除去することによって、白金族金属
層パターンを形成し、白金族金属層パターンをマスクで
バリヤー層をパタニングしてストレージ電極を形成す
る。これにより、ストレージコンタクトホール内部に形
成される厚さだけに白金族金属層の厚さがさらに厚くな
って、ストレージ電極の接触不良が防止されるだけでな
く、蝕刻マスクがなくても白金族金属層パターンが形成
できる。
【００１６】
【発明の実施の形態】以下、添付した図面を参照して本
発明をより詳細に説明する。本発明によるキャパシタ製
造方法の実施の形態を説明する前に、この実施の形態で
用いられる白金族金属層形成方法を図２（ａ）乃至図２
（ｂ）を参照して説明する。図２（ａ）は 白金層４４
を形成する段階を示した断面図であって、半導体基板４
０の上に絶縁層４２を形成し、この絶縁層４２を部分的
に蝕刻して開口部４３を形成した後、その結果物の全面
に白金族金属、例えば白金をスパッタ方法を蒸着して白
金層４４を形成する。この時、前記白金層４４は所定の
厚さ、例えば１０００オングストローム〜２０００オン
グストロームの厚さで形成し、前記白金以外にルテニウ
ム、イリジウム、ロジウム、オスミウム、ルテニウム酸
化物、イリジウム酸化物などが使用できる。
【００１７】図２（ｂ）は、リフローされた白金層４６
を形成する段階を示した断面図であって、白金層４４が
形成された前記結果物を炉、（例えば通常の石英チュー
ブ)に投入して前記白金層４４をリフローさせることに
よって、前記開口部４３を充填すると同時にその表面が
平坦化された白金層４６を得る。ここで、前記白金層４
４のリフローは６５０℃以上の温度、例えば約６５０℃
〜９００℃の温度と窒素雰囲気で約５分〜１時間実施す
ることが望ましい。
【００１８】このような白金族金属のリフローを用いた
白金族金属層形成方法は色々と応用ができるが、特にキ
ャパシタのストレージ電極形成時これを適用するとバリ
ヤー層の側面を通じて浸透される酸素の拡散によるスト
レージ電極の接触不良防止または、ストレージ電極の形
成が容易になるなどの利点が発生する。これを第１の実
施の形態乃至第１４の実施の形態を通じて説明する。
【００１９】図３（ａ）から（ｃ）及び図４（ａ）〜
（ｃ）は本発明によるキャパシタ製造方法の第１の実施
の形態を説明するために示した断面図である。図３
（ａ）はストレージコンタクトホール５４を形成する段
階を示した断面図であって、半導体基板５０の上に絶縁
物、例えば不純物がドープされない酸化物（以下「US
G」という。）を蒸着して層間絶縁層５５を形成し、こ
れを通常の方法でパタニングして前記基板５０の所定部
分を露出させるストレージコンタクトホール５４を形成
する。
【００２０】図３（ｂ）は、バリヤー層６０を形成する
段階を示した断面図であって、ストレージコンタクトホ
ール５４が形成された前記基板の全面に、バリヤ金属、
例えばチタニウム窒化物を化学気相蒸着法で蒸着してバ
リヤー層６０を形成する。前記バリヤー層６０は従来と
は違い、導電性プラグ（図１の１６参照）を形成しない
状態で蒸着されるので、前記層間絶縁層５５の上面だけ
でなく前記ストレージコンタクトホール５４の内面全体
に形成される。また、前記バリヤー層６０は、チタニウ
ム窒化物を含む耐火金属、例えばYiN、CoSi、TaSiN、Ti
SiN、TaSi、TiSi、Ta、TaN中いずれか一つで形成された
り、白金族金属の酸化物で形成できる。
【００２１】一方、バリヤー層６０を形成する前に、シ
リコン基板とのオームコンタクトを形成してストレージ
電極の接触抵抗を減少させることができるように、基板
表面に金属シリサイド層、例えばチタニウムシリサイド
層を形成することが望ましい。 このチタニウムシリサ
イド層はチタニウムを蒸着した後アニール工程を通じて
形成できる。この時、チタニウムの代わりにシリコン基
板とシリサイドが形成できる物質、例えば窒化タングス
テンとか、タングステンも使用できる。
【００２２】図３（ｃ）は、白金層６５を形成する段階
を示した断面図であって、前記バリヤー層６０の上にス
トレージ電極に使われる白金族金属、例えば白金をスパ
ッタリング方法で蒸着して白金層６５を形成する。前記
白金層６５は所定の厚さ、例えば１０００オングストロ
ーム〜２０００オングストロームの厚さで形成するのが
望ましいし、前記白金の代わりにルテニウム、イリジウ
ム、ロジウム、オスミウム及びこの酸化物中いずれか一
つが使用できる。
【００２３】前記白金層６５の形成前、前記バリヤー層
６０と白金層６５との間に前記白金層を通過する酸素の
拡散防止を目的とする酸素拡散防止膜(図示せず)がさら
に形成でき、この酸素拡散防止膜としてIr、Ru、RuO2、
IrO2またはこれが積層して形成された物質層が使われる
ことができる。
【００２４】図４（ａ）は、前記白金層（図３（ｃ）の
６５）をリフローする段階を示す断面図であって、白金
層６５が形成された前記結果物を炉、例えば石英チュー
ブに投入し熱を加えて前記白金層６５をリフローさせる
ことによって、前記ストレージコンタクトホール５４を
充填とその表面が平坦化された白金層７０を得る。前記
リフローは、図２（ｂ）を参照して説明したように６５
０℃以上の温度、望ましくは約６５０℃〜９００℃の温
度で遂行する。また、大気圧下の窒素雰囲気で約５分〜
１時間実施することが望ましい。
【００２５】前記リフローにより平坦化された白金層７
０と半導体基板５０は、ストレージコンタクトホール５
４の底面でバリヤー層６０を通して接触するようにな
る。従来の場合、導電性プラグ（図１（ｂ）の１６）と
白金層パターン（図１（ｂ）の２４）の間のストレージ
コンタクトホール５４の上端に備わったが、本発明の第
１の実施の形態ではバリヤー層６０がストレージコンタ
クトホール５４の底面に備わる。図４（ｂ）は、ストレ
ージ電極８２を形成する段階を示す断面図であって、前
記平坦化された白金層７０の上に絶縁物、例えば酸化物
を５０００オングストローム以上の厚さで蒸着して蝕刻
マスクに使われるマスク層を形成し、これをパタニング
してマスクパターン（図示せず）を形成する。引続きこ
のマスクパターンを利用して、前記平坦化された白金層
（図４（ａ）の７０）及びバリヤー層（図４（ａ）の６
０）を次第に蝕刻することによって、白金層パターン７
５及びバリヤー層パターン８０よりなるストレージ電極
８２を形成する。
【００２６】このように形成されたストレージ電極８２
によると、ストレージコンタクトホール５４の底部に形
成されたバリヤー層パターン８０と白金層パターン７５
の上部表面が充分の距離(ストレージコンタクトホール
の深さと白金層パターン及びバリヤー層パターンの厚さ
を合せた距離)が維持できる。即ち、以後の誘電体膜形
成時用いられる酸素が、白金層パターン７５を通過して
ストレージコンタクトホールの底面に形成されたバリヤ
ー層パターン８０と結びつくことが防止できる。
【００２７】結果的に、層間絶縁膜５５の上部に形成さ
れる白金層パターン７５を厚く形成しなくても、酸素が
白金層を通過してバリヤー層と結びつくことが防止され
る。さらに、バリヤー層の側面に酸素が浸透してもスト
レージコンタクトホール底面に到達するための拡散距離
が長くて、酸素拡散によるチタニウム酸化膜の形成が抑
制できる。
【００２８】図４（ｃ）は、誘電体膜８５及びプレート
電極９０を形成する段階を示す断面図であって、ストレ
ージ電極８２が形成された前記基板上に誘電物質、例え
ばBSTをスパッタリングまたはMOCVD方法で蒸着して誘電
体膜８５を形成し、その上にプレート電極９０を形成す
ることによってキャパシタを完成する。BSTの代わりに
使われうる誘電物質には、Ta2O5、SiO2、SiN3、SrTi
O3、PZT、SrBi2Ta2O9、(Pb、La)(Zr、Ti)O3、Bi4Ti3O12
などがあり、この物質中一つ以上を組合して使用するこ
ともできる。
【００２９】前記本発明によるキャパシタ製造方法の第
１の実施の形態によれば、導電性プラグを形成しないて
白金層をリフローさせてストレージコンタクトホールを
充填する。これにより、白金層パターン７５の表面及び
バリヤー層パターン８０の側面を通じて拡散される酸素
が、ストレージコンタクトホールの底面に形成されたバ
リヤー層と接触されるために拡散されるべき距離が長く
なる。従って、バリヤー層の酸化が抑制でき、結果的に
ストレージ電極の接触不良とか、酸素または金属原子の
拡散防止機能低下による漏洩電流などが防止されるの
で、半導体素子の電気的特性が低下しない。また、スト
レージ電極を厚く形成しなくても良いので、従来に比べ
てパタニングが容易なだけでなくキャパシタが形成され
ない部分との段差を減少させうる。
【００３０】図５（ａ）及び図５（ｂ）は本発明による
キャパシタ製造方法の第２の実施の形態を説明するため
に示した断面図である。第２の実施の形態はストレージ
コンタクトホール５４の一部を充填する導電性プラグ５
７を形成することを除いては前記第１の実施の形態と同
一である。
【００３１】図５（ａ）は、導電性プラグ５７及びバリ
ヤー層６０を形成する段階を示した断面図であって、層
間絶縁層５５をパタニングしてストレージコンタクトホ
ール５４を形成する段階（図３（ａ）参照）までは、前
記第１の実施の形態と同一に進行した後、ストレージコ
ンタクトホールが形成された結果物全面に導電物、例え
ばポリシリコンを蒸着して前記ストレージコンタクトホ
ール５４を充填し、前記層間絶縁層５５の上に一定の厚
さを有する導電層を形成する。
【００３２】その後、前記導電層の一部を除去して前記
ストレージコンタクトホールを一定の深さで満たす導電
性プラグ５７を形成する。引続き、導電性プラグ５７が
形成された基板全面に、第１の実施の形態と同じ方法で
バリヤー層６０を形成する。前記導電性プラグ５７は、
導電層形成後エッチバック工程を遂行して層間絶縁層５
５の上の導電層を除去した後、ストレージコンタクトホ
ール５４を充填している前記導電層をオーバエッチング
して形成できる。
【００３３】この時、前記エッチバック工程の代わり
に、CMP工程を遂行して層間絶縁層５５の上の導電層を
除去し、ＣＭＰ工程の除去比を調節して導電層と層間絶
縁層の蝕刻選択比を調節することによって、ストレージ
コンタクトホール５４の一部を満たす前記導電性プラグ
５７を形成することもできる。
【００３４】図５（ｂ）は、ストレージ電極８２、誘電
体膜８５及びプレート電極９０よりなるキャパシタを形
成する段階を示した断面図であって、導電性プラグ５７
が形成された前記結果物上に、図３（ｃ）乃至図４
（ｂ）に示したことと同じ方法で白金層パターン７５及
びバリヤー層パターン８０よりなるストレージ電極８２
を形成する。その後、ストレージ電極８２が形成された
基板上に、誘電体膜８５及びプレート電極９０を形成す
ることによってキャパシタを完成する。前記導電性プラ
グ５７がストレージコンタクトホールを充填する程度、
即ち導電性プラグ５７の厚さは、ストレージコンタクト
ホールのアスペクト比を考えて決定するが、例えばスト
レージコンタクトホールのアスペクト比が大きい場合、
前記導電性プラグ５７の厚さが厚いことが望ましい。
【００３５】このようにストレージコンタクトホールの
一部を導電性プラグで充填する本発明の第２の実施の形
態は特に、ストレージコンタクトホールのアスペクト比
が大きい場合に有利である。図６（ａ）及び図６（ｂ）
は、本発明によるキャパシタ製造方法の第３の実施の形
態を説明するために示した断面図である。第３の実施の
形態はバリヤー層（図３（ｂ）の６０）の形成後、スト
レージコンタクトホール５４の内部を除いた領域に形成
されたバリヤー層を除去することを除いては前記第１の
実施の形態と同一である。
【００３６】図６（ａ）は、バリヤー層パターン５８を
形成する段階を示した断面図であって、図３（ａ）及び
図３（ｂ）に示したように、ストレージコンタクトホー
ル５４及びバリヤー層６０を形成する段階まで、前記第
１の実施の形態と同一に進行する。次にCMP工程または
エッチバック工程で層間絶縁膜５５の上に形成されたバ
リヤー層を除去することによって、ストレージコンタク
トホール５４の内部に限られたバリヤー層パターン５８
を形成する。図６（ｂ）は、ストレージ電極８２、誘電
体膜８５及びプレート電極９０を形成する段階を示した
断面図であって、バリヤー層パターン５８が形成された
前記結果物上に、図３（ｃ）乃至図４（ｂ）に示したこ
とと同じ方法で白金層形成、リフロー及びパターニング
工程を経て、白金層パターン７５及びバリヤー層パター
ン５８よりなるストレージ電極８２を形成する。
【００３７】その後、ストレージ電極８２が形成された
基板上に、誘電体膜８５及びプレート電極９０を形成す
ることによってキャパシタを完成する。前記本発明の第
３の実施の形態によれば、バリヤー層パターン５８がス
トレージコンタクトホールの内部に限られて形成される
ので、誘電体膜８５の形成時バリヤー層パターンの側面
が露出されない。従って、バリヤー層の酸化抑制にもっ
と有利である。図７（ａ）及び図７（ｂ）は本発明によ
るキャパシタ製造方法の第４の実施の形態を説明するた
めに示した断面図である。第４の実施の形態はストレー
ジコンタクトホール５４の一部を充填する導電性プラグ
５７を形成することを除いては、前記第３の実施の形態
と同一である。
【００３８】図７（ａ）を参照すると、前記第２の実施
の形態（図５（ａ）参照）でのようにストレージコンタ
クトホールの一部を充填する導電性プラグ５７を形成し
た後、導電性プラグ５７が形成された前記基板の全面に
バリヤー層を形成し、前記第３の実施の形態（図６
（ａ）参照）のように、CMP工程またはエッチバック工
程で層間絶縁膜５５の上に形成されたベリヤー層を除去
することによって、ストレージコンタクトホール５４の
内部に限られたバリヤー層パターン５８を形成する。図
７（ｂ）は、ストレージ電極８２、誘電体膜８５及びプ
レート電極９０を形成する段階を示した断面図であっ
て、前記第３の実施の形態（図６（ｂ）参照）と同じ方
法で進行してストレージ電極８２、誘電体膜８５及びプ
レート電極９０よりなるキャパシタを完成する。
【００３９】本発明の第４の実施の形態は、導電性プラ
グ５７でストレージコンタクトホール５４の一部を充填
するので、第２の実施の形態と同じように、ストレージ
コンタクトホールのアスペクト比が大きい場合に有利
で、またバリヤー層パターン５８がストレージコンタク
トホール内部に限定されて形成されるので第３の実施の
形態と同じように、誘電体膜８５の形成時バリヤー層パ
ターン５８の側面が露出されない。
【００４０】以上説明したように、前記第１乃至第４の
実施の形態は全て白金をリフローフさせてストレージコ
ンタクトホールの全体または一部を充填する白金層パタ
ーンを形成することによって、白金層パターン表面と、
白金層パターンとバリヤー層パターンが接触する境界
面、またはバリヤー層パターンとシリコン基板（または
導電性プラグ）が接触する境界面が距離を十分に維持で
きる。従って、従来とは違い白金層を厚く形成しなくて
も、酸素が白金層を通過してバリヤー層と結びつくこと
が防止されうる。だけでなく、バリヤー層の側面に酸素
が浸透してもその拡散距離が長くなるので、バリヤー層
パターンと白金層パターン界面に酸素拡散による酸化
膜、例えばチタニウム酸化膜の形成が抑制できる。
【００４１】一方、白金層パターンを形成するための蝕
刻マスクには、白金に比べて蝕刻率が低い物質を使用す
るべきであることが望ましいが、言及したように白金が
非常に硬い耐熱性金属であるので、白金より蝕刻率が低
いマスクを確保し難い。しかし、本発明のような白金リ
フローを利用すれば、蝕刻マスクを使用しなくても白金
パターンが形成できるが、これを第５の実施の形態及び
第６の実施の形態を参照して説明する。
【００４２】図８（ａ）乃至図８（ｃ）は、本発明によ
るキャパシタ製造方法の第５の実施の形態を説明するた
めに示した断面図である。図８（ａ）はストレージコン
タクトホール５４を形成する段階を示した断面図であっ
て、半導体基板５０の上に絶縁物、例えば不純物がドー
プされない酸化物（以下「USG」という）と窒化物を次
第に蒸着して層間絶縁層５５及び蝕刻防止層５６を形成
し、これを通常の方法でパタニングして前記基板５０の
所定部分を露出させるストレージコンタクトホール５４
を形成する。
【００４３】前記蝕刻防止層５６は、以後形成されるエ
ッチングストッパ（図８（ｃ）の６３）のパタニング
時、前記層間絶縁層55が蝕刻されることを防止するため
に形成することであって、エッチングストッパが前記層
間絶縁層５５に対して蝕刻選択比が大きい物質よりなる
場合、前記蝕刻防止層56を形成しない場合もありうる。
図８（ｂ）は、導電性プラグ５７及びバリヤー層パター
ン５９を形成する段階を示した断面図であって、前記導
電性プラグ５７は、前記第２の実施の形態（図５（ａ）
参照）から説明されたことと同じように、ストレージコ
ンタクトホール５４が形成された基板全面に導電物、例
えば不純物がドープされたポリシリコンを蒸着してスト
レージコンタクトホール５４を充填する導電層を形成し
た後、エッチバックまたはCMP工程を経て平坦化し、ス
トレージコンタクトホール内部に形成された導電層の一
部をオーバエッチングして形成する。
【００４４】この時オーバエッチングされる深さは、以
後形成されるバリヤー層の厚さと同一にすることが望ま
しい。引続き、導電性プラグ５７が形成された基板全面
にバリヤー金属、例えばチタニウム窒化物を化学気相蒸
着法で蒸着した後、前記蝕刻防止層５６が露出されるま
で蝕刻することによって、前記導電性プラグ５７の上に
バリヤー層パターン５９を形成する。前記バリヤー金属
としてチタニウム窒化物以外に、第１の実施の形態から
言及された耐火金属が使われうり、オームコンタクト形
成のための金属シリサイド層がベリヤー層パターン５９
と導電性プラグ５７の間に形成できる。
【００４５】前記バリヤー層パターン５９は、導電性プ
ラグ５７のオーバエッチングにより開口されたストレー
ジコンタクトホール５４の上端を充填するように形成さ
れるので、その側面が露出されない。図８（ｃ）はエッ
チングストッパ６３及び白金層６５を形成する段階を示
した断面図であって、蝕刻防止層５６及びバリヤー層パ
ターン５９の上に、白金との湿式蝕刻選択比が大きい物
質、例えば酸化物を蒸着した後パタニングして、ストレ
ージ電極が形成される部分が開口されたエッチングスト
ッパ６３を形成する。次に、エッチングストッパ６３が
形成された基板上にストレージ電極に使われる白金族金
属、例えば白金を蒸着して白金層６５を形成する。前記
白金層６５は、前記第１の実施の形態（図３（ｃ）参
照）と同じように１０００〜２０００オングストローム
の厚さで形成されることが望ましいし、例えばスパッタ
リング方法で形成できる。
【００４６】図９（ａ）は、前記白金層65をリフローす
る段階を示した断面図であって、前記第１の実施の形態
と同じ方法を利用して前記白金層６５をリフローするこ
とによって、前記エッチングストッパ６３により開口さ
れた部分を充填しその表面が平坦化された白金層７０を
得る。図９（ｂ）は、ストレージ電極８２を形成する段
階を示した断面図であって、前記エッチングストッパ６
３が露出されるまで前記平坦化した白金層７０に対する
CMP工程を遂行することによって白金層パターン７５を
形成する。従って、白金層パターン７５及びバリヤー層
パターン５９よりなるストレージ電極８２が形成され
る。
【００４７】このようにCMP工程を利用して白金層パタ
ーン７５を形成するので、従来とは違く蝕刻マスクが要
らない。図９（ｃ）は、誘電体膜８５及びプレート電極
９０を形成する段階を示した断面図であって、ストレー
ジ電極８２が形成された基板上に誘電物、例えばBSTま
たはPZTを例えばスパッタリング方法に蒸着して誘電体
膜８５を形成する。引続き、前記誘電体膜８５の上にプ
レート電極９０を形成することによってキャパシタを完
成する。
【００４８】この時、示したように前記誘電体膜８５及
びプレート電極９０は、前記エッチングストッパ６３を
除去しない状態で形成されるので、ストレージ電極の上
面だけキャパシタで作用する。これと違い、図１０に示
したように誘電体膜８５の形成前前記エッチングストッ
パ６３をエッチング液、例えばBOE(Buffered Oxide Etc
hant)を利用して除去し、その結果物全面に誘電物、例
えばBSTまたはPZTを化学気相蒸着法で蒸着して誘電体膜
８５を形成することもできる。このようにしてストレー
ジ電極の有効表面積の増加によるキャパシタンス上昇効
果が期待できる。
【００４９】図１１（ａ）から図１１（ｃ）までは、本
発明によるキャパシタ製造方法の第６の実施の形態を説
明するために示した断面図である。第６の実施の形態は
前記平坦化した白金層７０をCMPする代わりに、全面エ
ッチバックして白金層パターンを形成することを除いて
は前記第５の実施の形態と同一である。図１１（ａ）
は、平坦化した白金層７０を形成する段階を示したこと
であって、第５の実施の形態の図８（ａ）乃至図８
（ｃ）に示したことと同じ方法で進行して、平坦化した
白金層７０を得る。
【００５０】図１１（ｂ）は、白金層パターン７６を形
成する段階を示した断面図であって、平坦化された白金
層７０をCMPして白金層パターン（図９（ｂ）の７５）
を形成する第５の実施の形態とは違い、平坦化された白
金層７０及びエッチングストッパ６３を全面エッチバッ
クした。この時、酸化物よりなるエッチングストッパ６
３の蝕刻速度が平炭化された白金層７０のそれよりずっ
と早いので、前記エッチバックを前記蝕刻防止層５６が
露出されるまで進行すると、図１０に示したようにその
上端の角が削られた形態の白金層パターン７６が形成さ
れる。
【００５１】従って、第５の実施の形態でCMP工程後、
エッチングストッパ６３を除去する工程を経て白金層パ
ターン（図１１の７５参照）を形成することとは違い、
全面エッチバックを通じて白金層パターン７６の形成と
エッチングストッパ６３の除去ができるので製造工程の
単純化が可能である。図１１（ｃ）は、誘電体膜８５及
びプレート電極９０を形成する段階を示した断面図であ
って、バリヤー層パターン５９及び白金層パターン７６
よりなるストレージ電極８２の上に、誘電体膜８５及び
プレート電極９０を形成してキャパシタを完成する。
【００５２】以上説明したように、前記第５及び第６の
実施の形態によれば、その一部分が開口されたエッチン
グストッパ６３を形成し、白金を蒸着した後リフローさ
せて、エッチングストッパの開口された部分を充填し、
CMPまたは全面エッチバック工程を遂行して白金層パタ
ーンを形成する。従って白金層パターン７５を形成する
ための蝕刻マスクが必要ないし、従来より容易な方法で
白金層パターン７５が形成できる。一方、言及した本発
明の目的は、前記第１から第６の実施の形態までを二つ
以上組合することによりも達成でき、これを第７から第
１４までの実施の形態を通じて説明する。
【００５３】図１２（ａ）〜（ｃ）及び図１３（ａ）・
（ｂ）は、本発明によるキャパシタ製造方法の第７の実
施の形態を説明するために示した断面図である。第７の
実施の形態は、第１の実施の形態（図３（ａ）乃至図４
（ｃ）参照）と第５の実施の形態（図８（ａ）から
（ｃ）及び図９（ａ）から（ｃ）参照）を組合したこと
であって、バリヤー層をストレージコンタクトホール内
部の全面に形成し（第１の実施の形態）、蝕刻マスクな
く白金層パターンを形成すること（第５の実施の形態）
を特徴とする。
【００５４】図１２（ａ）は、バリヤー層６０及びエッ
チングストッパ６３を形成する段階を示した断面図であ
って、第１の実施の形態の図３（ａ）及び図３（ｂ）に
示したように、半導体基板５０の上に層間絶縁層５５、
ストレージコンタクトホール５４及びバリヤー層６０を
形成した後、第５の実施の形態の図８（ｃ）に示したよ
うにストレージ電極が形成される部分が開口されたエッ
チングストッパ６３を形成する。
【００５５】図１２（ｂ）は、白金層６５を形成する段
階を示した断面図であって、エッチングストッパ６３が
形成された基板全面に白金層６５を形成する。図１２
（ｃ）は、平坦化された白金層７０を形成する段階を示
した断面図であって、前記白金層６５を第１の実施の形
態のようにリフローさせることによって、ストレージコ
ンタクトホール５４及びエッチングストッパ６３により
開口された部分を充填する。
【００５６】図１３（ａ）は、白金層パターン７５を形
成する段階を示した断面図であって、前記エッチングス
トッパ６３が露出されるまで平坦化工程、例えばCMP工
程を遂行して白金層パターン７５を形成する。図１３
（ｂ）は、ストレージ電極８２を形成する段階を示した
断面図であって、前記エッチングストッパ（図１３
（ａ）の６３）を除去した後、前記白金層パターン７５
を蝕刻マスクに使用して、前記バリヤー層（図１３
（ａ）の６０）を蝕刻することでバリヤー層パターン８
０を形成する。これにより白金層パターン７５及びバリ
ヤー層パターン８０よりなるストレージ電極８２が形成
される。
【００５７】以後、第１の実施の形態と同じ方法で誘電
体膜及びプレート電極を形成することによってキャパシ
タを形成する。前記第７の実施の形態で完成されたスト
レージ電極は、結果的に第１の実施の形態で形成された
ストレージ電極（図４（ｂ）参照）と同じ構造を有す
る。従って、第１の実施の形態と同じ効果、即ち以後の
誘電体膜形成時白金層パターン７５の表面及びベリヤー
層パターン８０の側面を通じて広がる酸素の拡散距離が
長くなり、これによりストレージ電極の接触不良などの
問題が発生されない。だけでなく、第５の実施の形態と
同じように、蝕刻マスクなく白金層パターン７５を形成
することができる。
【００５８】図１４（ａ）から（ｃ）は、本発明による
キャパシタ製造方法の第８の実施の形態を説明するため
に示した断面図である。第８の実施の形態は、第２の実
施の形態（図５（ａ）及び図５（ｂ）参照)と第５の実
施の形態（図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）
参照）を組み合せたことであって、ストレージコンタク
トホール５４の一部を充填する導電性プラグ５７を形成
することを除いては、前記第７の実施の形態と同じ方法
で進行される。
【００５９】即ち、第８の実施の形態によれば、図１４
（ａ）のように、ストレージコンタクトホール５４の一
部を充填する導電性プラグ５７と、バリヤー層６０を第
２の実施の形態の図５（ａ）に示したことと同じ方法で
形成した後、ストレージ電極が形成される部分が開口さ
れたエッチングストッパ６３を形成する。引続き、前記
第７の実施の形態と同じ方法で、図１４（ｂ）及び図１
４（ｃ）に示したように白金層パターン７５を形成し、
前記エッチングストッパ６３を除去した後、白金層パタ
ーン７５及びバリヤー層パターン８０よりなるストレー
ジ電極８２を形成する。
【００６０】前記第８の実施の形態で完成されたストレ
ージ電極８２は、結果的に第２の実施の形態でのストレ
ージ電極（図５（ｂ）参照）と同じ構造を有する。従っ
て、第２の実施の形態と同じように、ストレージコンタ
クトホールのアスペクト比が大きい場合に有利に使われ
うり、さらに蝕刻マスクなく白金層パターンが形成でき
るので、第2の実施の形態に比べて製造工程の側面から
有利である。
【００６１】図１５（ａ）から（ｃ）までは、本発明に
よるキャパシタ製造方法の第９の実施の形態を説明する
ために示した断面図である。第９の実施の形態は、第１
の実施の形態(図３（ａ）乃至図４（ｃ）参照)と第６の
実施の形態（図１１（ａ）〜（ｃ）までを参照）を組合
したことであって、白金層パターン形成時、平坦化した
白金層（図１２（ｃ）及び図１５（ａ）の７０）を全面
エッチバックすることを除いては前記第７の実施の形態
と同一である。
【００６２】図１５（ａ）に示したように、平坦化され
た白金層７０を形成する段階まで前記第７の実施の形態
と同一に進行した後、前記平坦化された白金層７０及び
エッチングストッパ６３を、第６の実施の形態（図１１
（ｂ）参照）のように全面エッチバックして、図１５
（ｂ）に示したことと同じように上端の角が削られる形
態の白金層パターン７６を形成する。続いて、図１５
（ｃ）と同じように、前記白金層パターン７６をマスク
として使用し、前記バリヤー層（図１５（ｂ）の６０）
を蝕刻することで、白金層パターン７６及びバリヤー層
パターン８０よりなるストレージ電極８２2を形成す
る。
【００６３】図１６は、本発明によるキャパシタ製造方
法の第１０の実施の形態を説明するために示した断面図
である。第１０の実施の形態は、第２の実施の形態(図
５（ａ）及び図５（ｂ）参照)と第６の実施の形態（図
１１（ａ）から（ｃ）参照）を組合したことであって、
ストレージコンタクトホール５４の内部一部を満たす導
電性プラグ５７を形成することを除いては、前記第９の
実施の形態と同一である。
【００６４】図１７は、本発明によるキャパシタ製造方
法の第１１の実施の形態を説明するために示した断面図
である。第１１の実施の形態は、第３の実施の形態（図
６（ａ）及び図６（ｂ）参照）と第５の実施の形態（図
１１（ａ）〜（ｃ）参照）を組合したことであって、ス
トレージコンタクトホール５４の内部に限定されるよう
にバリヤー層パターン５８を形成することを除いては前
記第７の実施の形態と同一である。
【００６５】図１７を参照すると、ストレージコンタク
トホール内部に限られたバリヤー層パターン５８を形成
し、その結果物上に前記第７の実施の形態（図１２
（ａ）〜（ｃ）及び図１３（ａ）・（ｂ）参照）と同じ
方法でエッチングストッパ（図１３（ａ）・（ｂ）の６
３）及び白金層パターン７５を形成し、前記エッチング
ストッパを除去する。この時、層間絶縁膜５５の上に、
示したように前記層間絶縁層５５が蝕刻されることを防
止するための蝕刻防止層５６をさらに形成することが望
ましいし、エッチングストッパが前記層間絶縁層５５に
対して蝕刻選択比が大きい物質よりなる場合には形成し
ない時もある。
【００６６】図１８は、本発明によるキャパシタ製造方
法の第１２の実施の形態を説明するために示した断面図
である。第１２の実施の形態は、第４の実施の形態（図
７（ａ）及び図７（ｂ）参照）と第５の実施の形態（図
８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）参照）を組み
合せたものであって、図１８に示したように、ストレー
ジコンタクトホール５４の内部一部を充填する導電性プ
ラグ５７を形成することを除いては前記第１１の実施の
形態と同一である。
【００６７】図１９は、本発明によるキャパシタ製造方
法の第１３の実施の形態を説明するために示した断面図
である。第１３の実施の形態は、第３の実施の形態（図
６（ａ）・（ｂ）参照）と第６の実施の形態（図１１
（ａ）〜（ｃ）参照）を組合したことであって、図１９
に示したように、全面エッチバック工程を通じてその角
が削られた形態の白金層パターン７６を形成することを
除いては、前記第１１の実施の形態と同一である。
【００６８】図２０は、本発明によるキャパシタ製造方
法の第１４の実施の形態を説明するために示した断面図
である。第１４の実施の形態は、第４の実施の形態（図
７（ａ）及び図７（ｂ）参照）と第６の実施の形態（図
１１（ａ）〜（ｃ）参照）を組合したことであって、図
１９に示したように、ストレージコンタクトホール５４
の内部一部を充填する導電性プラグ５７を形成すること
を除いては、前記第１３の実施の形態と同一である。
【００６９】
【発明の効果】前述したように本発明によるリフローを
用いた白金族金属層形成方法をキャパシタストレージ電
極形成に使用する場合の利点は大きく次のように要約で
きる。第一に、誘電体膜形成時、白金層パターン上面ま
たは露出されたバリヤー層側面に浸透される酸素拡散に
より半導体素子の電気的特性が低下することが防止され
る。
【００７０】白金層をリフローにより白金層パターンと
バリヤー層パターンが、ストレージコンタクトホール内
部で基板または導電性プラグと接触される。即ち、白金
層パターン表面またはバリヤー層パターン側面に浸透さ
れた酸素が、基板または導電性プラグと接する部分のバ
リヤー層に到達できない程に白金層パターン表面とバリ
ヤー層パターン間の距離が維持される。従って、酸素拡
散距離が長いので、バリヤー層パターンと白金層パター
ンの界面に酸素拡散による酸化膜、例えばチタニウム酸
化膜の形成が抑制される。
【００７１】第二に、白金族金属パターン形成時、蝕刻
マスクを使用しないため、従来より容易の方法で白金層
パターンが形成できる。本発明が前記の実施の形態に限
られず、多くの変形が本発明の技術的な思想内で当分野
で通常の知識を有する者によって可能であることは明白
である。
【図面の簡単な説明】
【図１】 従来技術による白金を用いたキャパシタスト
レージ電極形成方法を説明するために示した断面図であ
る。
【図２】 本発明による白金族金属層形成方法の一実施
の形態を説明するために示した断面図である。
【図３】 本発明によるキャパシタ製造方法の第１の実
施の形態を説明するために示した断面図である。
【図４】 本発明によるキャパシタ製造方法の第１の実
施の形態を説明するために示した断面図である。
【図５】 本発明によるキャパシタ製造方法の第２の実
施の形態を説明するために示した断面図である。
【図６】 本発明によるキャパシタ製造方法の第３の実
施の形態を説明するために示した断面図である。
【図７】 本発明によるキャパシタ製造方法の第４の実
施の形態を説明するために示した断面図である。
【図８】 本発明によるキャパシタ製造方法の第５の実
施の形態を説明するために示した断面図である。
【図９】 本発明によるキャパシタ製造方法の第５の
実施の形態を説明するために示した断面図である。
【図１０】 本発明によるキャパシタ製造方法の第５の
実施の形態を説明するために示した断面図である。
【図１１】 本発明によるキャパシタ製造方法の第６の
実施の形態を説明するために示した断面図である。
【図１２】 本発明によるキャパシタ製造方法の第７の
実施の形態を説明するために示した断面図である。
【図１３】 本発明によるキャパシタ製造方法の第７の
実施の形態を説明するために示した断面図である。
【図１４】 本発明によるキャパシタ製造方法の第８の
実施の形態を説明するために示した断面図である。
【図１５】 本発明によるキャパシタ製造方法の第９の
実施の形態を説明するために示した断面図である。
【図１６】 本発明によるキャパシタ製造方法の第１０
の実施の形態を説明するために示した断面図である。
【図１７】 本発明によるキャパシタ製造方法の第１１
の実施の形態を説明するために示した断面図である。
【図１８】 本発明によるキャパシタ製造方法の第１２
の実施の形態を説明するために示した断面図である。
【図１９】 本発明によるキャパシタ製造方法の第１３
の実施の形態を説明するために示した断面図である。
【図２０】 本発明によるキャパシタ製造方法の第１４
の実施の形態を説明するために示した断面図である。
【符号の説明】
４０ 半導体基板 ４２ 絶縁層 ４３ 開口部 ４４，４６ 白金層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 21/822 (72)発明者 ▲黄▼ 斗燮 大韓民国京畿道城南市盆唐區九美洞22番地 カーチマウル建榮ビラー302棟403號 (72)発明者 趙 學▲柱▼ 大韓民国ソウル特別市瑞草區方背本洞８− ５番地

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 半導体の基板上に物質層を形成する段階
    と、 前記物質層の所定部位を蝕刻して開口部を形成する段階
    と、 開口部が形成された前記基板全面に白金族金属を蒸着す
    る段階と、 前記白金族金属を６５０℃以上の温度に加熱して前記開
    口部を充填するようにリフローさせる段階を具備するこ
    とを特徴とする白金族金属層の形成方法。
  2. 【請求項２】 前記物質層は不純物がドープされない酸
    化物より形成することを特徴とする請求項1に記載の白
    金族金属層の形成方法。
  3. 【請求項３】 前記白金族金属は白金、ルテニウム、イ
    リジウム、ロジウム、オスミウム、ルテニウム酸化物、
    イリジウム酸化物の中で選択されたいずれか一つを使用
    することを特徴とする請求項1に記載の白金族金属層の
    形成方法。
  4. 【請求項４】 前記白金族金属は１０００オングストロ
    ーム〜２０００オングストロームの厚さで形成すること
    を特徴とする請求項1に記載の白金族金属層の形成方
    法。
  5. 【請求項５】 前記リフローは６５０℃〜９００℃の温
    度、大気圧下の窒素雰囲気で５分〜１時間実施すること
    を特徴とする請求項１に記載の白金族金属層の形成方
    法。
  6. 【請求項６】 半導体の基板上に層間絶縁層を形成する
    段階と、 前記層間絶縁層をパタニングして前記基板の所定部位を
    露出させるストレージコンタクトホールを形成する段階
    と、 ストレージコンタクトホールが形成された前記基板の全
    面にベリヤー金属を蒸着して、前記層間絶縁層の上面及
    び前記ストレージコンタクトホールの表面にバリヤー層
    を形成する段階と、 前記バリヤー層上に白金族金属を蒸着して金属層を形成
    する段階と、 前記金属層を６５０℃以上の温度に加熱してリフローさ
    せることによって、前記ストレージコンタクトホールを
    充填し、前記層間絶縁層上に所定の厚さを有するリフロ
    ーされた金属層を形成する段階と、 前記リフローされた金属層とバリヤー層をパタニングし
    て、金属層パターン及びベリヤー層パターンを含むスト
    レージ電極パターンを形成する段階と、 前記金属層パターン上に誘電体膜を形成する段階と、 前記誘電体膜上にプレート電極を形成する段階を具備す
    ることを特徴とするキャパシタ製造方法。
  7. 【請求項７】 前記層間絶縁層は不純物がドープされな
    い酸化物で形成することを特徴とする請求項６に記載の
    キャパシタ製造方法。
  8. 【請求項８】 前記バリヤー層はTiN、YiN、CoSi、TaSi
    N、TiSiN、TaSi、TiSi、Ta及びTaNの中で選択されたいず
    れか一つで形成することを特徴とする請求項６に記載の
    キャパシタ製造方法。
  9. 【請求項９】 前記金属層は白金、ルテニウム、イリジ
    ウム、ロジウム、オスミウム、ルテニウム酸化物、イリ
    ジウム酸化物の中で選択されたいずれか一つで形成する
    ことを特徴とする請求項６に記載のキャパシタ製造方
    法。
  10. 【請求項１０】 前記金属層は白金で形成することを特
    徴とする請求項6に記載のキャパシタ製造方法。
  11. 【請求項１１】 前記誘電体膜は(Ba、Sr)TiO3、(Pb、Z
    r)TiO3、Ta2O5、SiO2、SiN3、SrTiO3、PZT、SrBi2Ta
    2O9、(Pb、La)(Zr、Ti)O3、Bi4Ti3012中選択されたいず
    れか一つで形成することを特徴とする請求項６に記載の
    キャパシタ製造方法。
  12. 【請求項１２】 バリヤー層を形成する前記段階前、 ストレージコンタクトホールの底面に基板との接触抵抗
    を減少させるための金属シリサイド層を形成する段階を
    さらに具備することを特徴とする請求項６に記載のキャ
    パシタ製造方法。
  13. 【請求項１３】 金属層を形成する前記段階前、 前記バリヤー層と金属層の間にIr、Ru、RuO2及びIrO2の
    中で選択されたいずれか一つを使用した酸素拡散防止膜
    をさらに形成することを特徴とする請求項６に記載のキ
    ャパシタ製造方法。
  14. 【請求項１４】 前記金属層は、１０００オングストロ
    ーム〜２０００オングストロームの厚さで形成すること
    を特徴とする請求項６に記載のキャパシタ製造方法。
  15. 【請求項１５】 前記リフローは６５０℃〜９００℃の
    温度、大気圧下の窒素雰囲気で５分〜１時間実施するこ
    とを特徴とする請求項６に記載のキャパシタ製造方法。
  16. 【請求項１６】 バリヤー層を形成する前記段階前、ス
    トレージコンタクトホールの一部を充填する導電性プラ
    グを形成する段階をさらに具備することを特徴とする請
    求項６に記載のキャパシタ製造方法。
  17. 【請求項１７】 導電性プラグを形成する前記段階は、 前記ストレージコンタクトホールを充填し、層間絶縁層
    上に一定の厚さを有する導電層を形成する段階と、 層間絶縁層上の前記導電層をエッチバックして除去する
    段階と、 ストレージコンタクトホールを充填する前記導電層の一
    部をオーバエッチングして除去する段階を具備すること
    を特徴とする請求項１６に記載のキャパシタ製造方法。
  18. 【請求項１８】 導電性プラグを形成する前記段階は、 前記ストレージコンタクトホールを充填し、前記層間絶
    縁層上に一定の厚さを有する導電層を形成する段階と、 層間絶縁層上の前記導電層を化学-機械的研磨して除去
    する段階と、 ストレージコンタクトホール内部の前記導電層一部を、
    前記導電層と層間絶縁層の蝕刻選択比を調節した化学-
    機械的研磨を利用して除去する段階を具備したことを特
    徴とする請求項１６に記載のキャパシタ製造方法。
  19. 【請求項１９】 金属層を形成する前記段階前、 前記バリヤー層がストレージコンタクトホール内にだけ
    形成されるように層間絶縁層の上面に形成された前記バ
    リヤー層を除去する段階をさらに具備し、ストレージ電
    極パターンを形成する前記段階は、前記金属層だけをパ
    タニングすることを特徴とする請求項６に記載のキャパ
    シタ製造方法。
  20. 【請求項２０】 バリヤー層を形成する前記段階の前
    に、 前記ストレージコンタクトホールの一部を充填する導電
    性プラグを形成する段階をさらに具備することを特徴と
    する請求項１９に記載のキャパシタ製造方法。
  21. 【請求項２１】 半導体基板上に層間絶縁層を形成する
    段階と、 前記層間絶縁層をパタニングして前記基板の所定部位を
    露出させるコンタクトホールを形成する段階と、 前記ストレージコンタクトホールを充填する導電性プラ
    グを形成した後、オーバエッチングして前記ストレージ
    コンタクトホール上端を所定の厚さで蝕刻する段階と、 蝕刻された前記ストレージコンタクトホールの上端を充
    填してその側面が露出されないバリヤー層パターンを形
    成する段階と、 前記層間絶縁層上に、ストレージ電極が形成される部分
    が開口されたエッチングストッパを形成する段階と、 エッチングストッパが形成された前記基板の全面に、白
    金族金属を蒸着して金属層を形成する段階と、 前記金属層を６５０℃以上の温度に加熱してリフローさ
    せることにより、エッチングストッパにより開口された
    部分を充填し、前記エッチングストッパ上に所定の厚さ
    を有するリフローされた金属層を形成する段階と、 前記リフローされた金属層を前記エッチングストッパが
    露出されるまで除去して金属層パターンを形成する段階
    と、 前記金属層パターン上に誘電体膜を形成する段階と、 前記誘電体膜上にプレート電極を形成する段階を具備す
    ることを特徴とするキャパシタ製造方法。
  22. 【請求項２２】 前記金属層は白金で形成することを特
    徴とする請求項２１に記載のキャパシタ製造方法。
  23. 【請求項２３】 前記金属層は１０００オングストロー
    ム〜２０００オングストロームの厚さで形成することを
    特徴とする請求項２１に記載のキャパシタ製造方法。
  24. 【請求項２４】 前記金属層のリフローは、６５０℃〜
    ９００℃の温度、大気圧下の窒素雰囲気で５分〜１時間
    行なうことを特徴とする請求項２１に記載のキャパシタ
    製造方法。
  25. 【請求項２５】 前記金属層パターンは、前記エッチン
    グストッパが露出されるまで前記リフローされた金属層
    を化学-機械的研磨して形成することを特徴とする請求
    項２１に記載のキャパシタ製造方法。
  26. 【請求項２６】 金属層パターンを形成する前記段階
    後、 前記エッチングストッパを除去する段階をさらに具備し
    て、前記誘電体膜が前記金属層パターンの上面及び側面
    に形成されるようにすることを特徴とする請求項２１に
    記載のキャパシタ製造方法。
  27. 【請求項２７】 層間絶縁層を形成する前記段階後、 層間絶縁層上に蝕刻防止層を形成する段階をさらに具備
    し、前記ストレージコンタクトホールは、前記蝕刻防止
    層及び層間絶縁層を次第に蝕刻して形成することを特徴
    とする請求項２１に記載のキャパシタ製造方法。
  28. 【請求項２８】 前記金属層は、前記蝕刻防止層が露出
    されるまで前記リフローされた金属層とエッチングスト
    ッパを全面エッチバックして形成することを特徴とする
    請求項２７に記載のキャパシタ製造方法。
  29. 【請求項２９】 前記エッチングストッパは酸化物で形
    成し、前記蝕刻防止層は窒化物で形成することを特徴と
    する請求項２７に記載のキャパシタ製造方法。
  30. 【請求項３０】 半導体基板上に層間絶縁層を形成する
    段階と、 前記層間絶縁層をパタニングして前記基板の所定部位を
    露出させるストレージコンタクトホールを形成する段階
    と、 ストレージコンタクトホールが形成された前記基板の全
    面にベリヤー金属を蒸着して、前記層間絶縁層の上面及
    び前記ストレージコンタクトホールの表面にバリヤー層
    を形成する段階と、 前記バリヤー層上に、ストレージ電極が形成される部分
    が開口されたエッチングストッパを形成する段階と、 エッチングストッパが形成された前記基板の全面に、白
    金族金属を蒸着して金属層を形成する段階と、 前記金属層を６５０℃以上の温度に加熱してリフローさ
    せることによって、エッチングストッパにより開口され
    た部分とストレージコンタクトホールを充填し、前記エ
    ッチングストッパ上に所定の厚さを有するリフローされ
    た金属層を形成する段階と、 前記リフローされた金属層を前記エッチングストッパが
    露出されるまで除去して金属層パターンを形成する段階
    と、 前記エッチングストッパを除去する段階と、 前記金属層パターンを蝕刻マスクとして前記バリヤー層
    をパタニングすることで前記金属層パターン下に制限さ
    れるバリヤー層パターンを形成する段階と、 前記金属層パターン上に誘電体膜を形成する段階と、 前記誘電体膜上にプレート電極を形成する段階を具備す
    ることを特徴とするキャパシタ製造方法。
  31. 【請求項３１】 前記金属層は白金で形成することを特
    徴とする請求項３０に記載のキャパシタ製造方法。
  32. 【請求項３２】 前記金属層は１０００オングストロー
    ム〜２０００オングストロームの厚さで形成することを
    特徴とする請求項３０に記載のキャパシタ製造方法。
  33. 【請求項３３】 前記リフローは６５０℃〜９００℃の
    温度、大気圧下の窒素雰囲気で５分〜１時間実施するこ
    とを特徴とする請求項３０に記載のキャパシタ製造方
    法。
  34. 【請求項３４】 前記金属層パターンは、前記エッチン
    グストッパが露出されるまで前記リフローされた金属層
    を化学-機械的に錬磨して形成することを特徴とする請
    求項３０に記載のキャパシタ製造方法。
  35. 【請求項３５】 バリヤー層を形成する前記段階前、 前記ストレージコンタクトホールの一部を充填する導電
    性プラグを形成する段階をさらに具備することを特徴と
    する請求項３０に記載のキャパシタ製造方法。
  36. 【請求項３６】 前記金属層パターンは、前記バリヤー
    層が露出されるまで前記リフローされた金属層とエッチ
    ングストッパを全面エッチバックして形成することを特
    徴とする請求項３０に記載のキャパシタ製造方法。
  37. 【請求項３７】 バリヤー層を形成する前記段階前に、 前記ストレージコンタクトホールの一部を充填する導電
    性プラグを形成する段階をさらに具備することを特徴と
    する請求項３６に記載のキャパシタ製造方法。
  38. 【請求項３８】 半導体基板上に層間絶縁層を形成する
    段階と、 前記層間絶縁層をパタニングして前記基板の所定部位を
    露出させるストレージコンタクトホールを形成する段階
    と、 ストレージコンタクトホールが形成された前記基板の全
    面にベリヤー金属を蒸着して、前記層間絶縁層の上面及
    び前記ストレージコンタクトホール表面にバリヤー層を
    形成する段階と、 層間絶縁層の上面に形成された前記バリヤー層を除去し
    て、ストレージコンタクトホール表面に限られたバリヤ
    ー層パターンを形成する段階と、 前記層間絶縁層上に、ストレージ電極が形成される部分
    が開口されたエッチングストッパを形成する段階と、 エッチングストッパが形成された前記基板の全面に、白
    金族金属を蒸着して金属層を形成する段階と、 前記金属層を６５０℃以上の温度に加熱してリフローさ
    せることによって、エッチングストッパにより開口され
    た部分とストレージコンタクトホールを充填し、前記エ
    ッチングストッパ上に所定の厚さを有するリフローされ
    た金属層を形成する段階と、 前記リフローされた金属層を前記エッチングストッパが
    露出されるまで除去して金属層パターンを形成する段階
    と、 前記金属層パターン上に誘電体膜を形成する段階と、 前記誘電体膜上にプレート電極を形成する段階を具備す
    ることを特徴とするキャパシタ製造方法。
  39. 【請求項３９】 層間絶縁層を形成する前記段階後、 層間絶縁層上に蝕刻防止層を形成する段階をさらに具備
    し、前記ストレージコンタクトホールは、前記蝕刻防止
    層及び層間絶縁層を次第に蝕刻して形成することを特徴
    とする請求項３８に記載のキャパシタ製造方法。
  40. 【請求項４０】 金属層パターンを形成する前記段階
    後、 前記エッチングストッパを除去する段階をさらに具備し
    て前記誘電体膜が前記金属層パターンの上面及び側面に
    形成されるようにすることを特徴とする請求項３８に記
    載のキャパシタ製造方法。
  41. 【請求項４１】 前記金属層パターンは、前記エッチン
    グストッパが露出されるまで前記リフローされた金属層
    を化学-機械的に研磨して形成することを特徴とする請
    求項３８に記載のキャパシタ製造方法。
  42. 【請求項４２】 バリヤー層を形成する前記段階前、 前記ストレージコンタクトホールの一部を充填する導電
    性プラグを形成する段階をさらに具備することを特徴と
    する請求項４１に記載のキャパシタ製造方法。
  43. 【請求項４３】 前記金属層パターンは、前記蝕刻防止
    層が露出されるまで前記リフローされた金属層とエッチ
    ングストッパを全面エッチバックして形成することを特
    徴とする請求項３８に記載のキャパシタ製造方法。
  44. 【請求項４４】 バリヤー層を形成する前記段階前、 前記ストレージコンタクトホールの一部を充填する導電
    性プラグを形成する段階をさらに具備することを特徴と
    する請求項43に記載のキャパシタ製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002327266A (ja) * 2001-04-27 2002-11-15 Furuya Kinzoku:Kk 薄膜形成用イリジウム合金ターゲット材
JP2003512721A (ja) * 1999-10-20 2003-04-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト バリア構造を有するコンデンサ電極の製造方法
US6613629B2 (en) * 2001-08-08 2003-09-02 Samsung Electronics Co., Ltd. Methods for manufacturing storage nodes of stacked capacitors
KR100798509B1 (ko) 2000-05-02 2008-01-28 인터내셔널 비지네스 머신즈 코포레이션 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극
US7354861B1 (en) 1998-12-03 2008-04-08 Kabushiki Kaisha Toshiba Polishing method and polishing liquid
US9570682B2 (en) 2009-08-28 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor memory device and method of manufacturing the same
JP2018516465A (ja) * 2015-06-05 2018-06-21 東京エレクトロン株式会社 インターコネクトのためのルテニウムメタルによるフィーチャ充填

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933021B2 (en) * 1995-07-06 2005-08-23 Applied Materials, Inc. Method of TiSiN deposition using a chemical vapor deposition (CVD) process
US6117689A (en) * 1997-12-24 2000-09-12 Texas Instruments Incorporated Stable high-dielectric-constant material electrode and method
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
TW383494B (en) * 1998-04-21 2000-03-01 United Microelectronics Corp Structure and manufacturing method for capacitors
KR100272673B1 (ko) * 1998-06-02 2000-11-15 윤종용 반도체 메모리 장치의 제조 방법
US6541812B2 (en) * 1998-06-19 2003-04-01 Micron Technology, Inc. Capacitor and method for forming the same
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
WO2000022658A1 (fr) * 1998-10-14 2000-04-20 Hitachi, Ltd. Dispositif semi-conducteur et son procede de fabrication
KR100272172B1 (ko) * 1998-10-16 2000-11-15 윤종용 반도체장치의 커패시터 및 그 제조방법
JP3655113B2 (ja) * 1998-12-28 2005-06-02 シャープ株式会社 半導体記憶装置の製造方法
US6323537B1 (en) * 1999-01-13 2001-11-27 Agere Systems Guardian Corp. Capacitor for an integrated circuit
US6358790B1 (en) 1999-01-13 2002-03-19 Agere Systems Guardian Corp. Method of making a capacitor
US6720604B1 (en) 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
US6268260B1 (en) * 1999-03-31 2001-07-31 Lam Research Corporation Methods of forming memory cell capacitor plates in memory cell capacitor structures
US20010014498A1 (en) * 1999-04-30 2001-08-16 Gregory M. Amico Method and apparatus for forming an inlaid capacitor in a semiconductor wafer
JP3250664B2 (ja) * 1999-05-25 2002-01-28 日本電気株式会社 半導体記憶素子の製造方法
DE19929307C1 (de) * 1999-06-25 2000-11-09 Siemens Ag Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
KR100363556B1 (ko) 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
JP2001308288A (ja) * 2000-04-27 2001-11-02 Sharp Corp 半導体装置の製造方法および半導体装置
US6475911B1 (en) 2000-08-16 2002-11-05 Micron Technology, Inc. Method of forming noble metal pattern
US7153592B2 (en) * 2000-08-31 2006-12-26 Fujitsu Limited Organic EL element and method of manufacturing the same, organic EL display device using the element, organic EL material, and surface emission device and liquid crystal display device using the material
US6518198B1 (en) * 2000-08-31 2003-02-11 Micron Technology, Inc. Electroless deposition of doped noble metals and noble metal alloys
DE10103529B4 (de) * 2001-01-26 2004-01-15 Siemens Ag Ferroelektrischer Kondensator, Verfahren zur Herstellung und Verwendung des Kondensators
KR100561839B1 (ko) 2001-11-10 2006-03-16 삼성전자주식회사 강유전체 커패시터 및 그 제조방법
FR2845201B1 (fr) * 2002-09-27 2005-08-05 St Microelectronics Sa Procede de formation de portions d'un materiau compose a l'interieur d'une cavite et circuit electrique incorporant des portions de materiau compose ainsi obtenues
JP2004281965A (ja) * 2003-03-19 2004-10-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7262135B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Methods of forming layers
US9224643B2 (en) * 2011-09-19 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for tunable interconnect scheme
US11133462B2 (en) 2019-06-10 2021-09-28 International Business Machines Corporation Bottom electrode structure and method of forming the same
KR20210082310A (ko) * 2019-12-24 2021-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870100A (ja) * 1994-08-17 1996-03-12 Samsung Electron Co Ltd 強誘電体キャパシタ製造方法
JPH0888329A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 半導体装置の製造方法
JPH08162619A (ja) * 1994-12-09 1996-06-21 Hitachi Ltd 半導体装置及びその製造方法
JPH08191137A (ja) * 1994-08-01 1996-07-23 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
JPH08204004A (ja) * 1995-01-25 1996-08-09 Hiroshima Nippon Denki Kk 半導体装置の製造方法
JPH08222564A (ja) * 1995-02-15 1996-08-30 Yamaha Corp 半導体装置の製造方法および半導体製造装置
JPH08330513A (ja) * 1995-05-30 1996-12-13 Samsung Electron Co Ltd 半導体装置のキャパシタ及びその製造方法
JPH08330424A (ja) * 1995-06-02 1996-12-13 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにそれに用いる製造装置
JPH098253A (ja) * 1995-04-19 1997-01-10 Nec Corp 薄膜キャパシタ及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US536920A (en) * 1895-04-02 Frank r
US4348263A (en) * 1980-09-12 1982-09-07 Western Electric Company, Inc. Surface melting of a substrate prior to plating
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
US5019535A (en) * 1989-03-28 1991-05-28 General Electric Company Die attachment method using nonconductive adhesive for use in high density interconnected assemblies
US5106786A (en) * 1989-10-23 1992-04-21 At&T Bell Laboratories Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide
US5074969A (en) * 1990-02-09 1991-12-24 Ibm Corporation Composition and coating to prevent current induced electrochemical dendrite formation between conductors on dielectric substrate
NL9000602A (nl) * 1990-03-16 1991-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum.
DE4213945A1 (de) * 1991-04-29 1992-11-05 Micron Technology Inc Speicherkondensator und verfahren zu dessen herstellung
US5173170A (en) * 1991-06-03 1992-12-22 Eco-Tec Limited Process for electroplating metals
JP3332456B2 (ja) * 1992-03-24 2002-10-07 株式会社東芝 半導体装置の製造方法及び半導体装置
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5372974A (en) * 1993-03-19 1994-12-13 Micron Semiconductor, Inc. Approach to avoid buckling in BPSG by using an intermediate barrier layer
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5478772A (en) * 1993-04-02 1995-12-26 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
JP3277098B2 (ja) * 1994-07-26 2002-04-22 株式会社東芝 半導体装置の製造方法
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
US5464786A (en) * 1994-10-24 1995-11-07 Micron Technology, Inc. Method for forming a capacitor having recessed lateral reaction barrier layer edges
JP2985692B2 (ja) * 1994-11-16 1999-12-06 日本電気株式会社 半導体装置の配線構造及びその製造方法
WO1996017381A1 (fr) * 1994-11-28 1996-06-06 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de production
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
KR100227843B1 (ko) * 1997-01-22 1999-11-01 윤종용 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08191137A (ja) * 1994-08-01 1996-07-23 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
JPH0870100A (ja) * 1994-08-17 1996-03-12 Samsung Electron Co Ltd 強誘電体キャパシタ製造方法
JPH0888329A (ja) * 1994-09-19 1996-04-02 Toshiba Corp 半導体装置の製造方法
JPH08162619A (ja) * 1994-12-09 1996-06-21 Hitachi Ltd 半導体装置及びその製造方法
JPH08204004A (ja) * 1995-01-25 1996-08-09 Hiroshima Nippon Denki Kk 半導体装置の製造方法
JPH08222564A (ja) * 1995-02-15 1996-08-30 Yamaha Corp 半導体装置の製造方法および半導体製造装置
JPH098253A (ja) * 1995-04-19 1997-01-10 Nec Corp 薄膜キャパシタ及びその製造方法
JPH08330513A (ja) * 1995-05-30 1996-12-13 Samsung Electron Co Ltd 半導体装置のキャパシタ及びその製造方法
JPH08330424A (ja) * 1995-06-02 1996-12-13 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにそれに用いる製造装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354861B1 (en) 1998-12-03 2008-04-08 Kabushiki Kaisha Toshiba Polishing method and polishing liquid
JP2003512721A (ja) * 1999-10-20 2003-04-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト バリア構造を有するコンデンサ電極の製造方法
KR100798509B1 (ko) 2000-05-02 2008-01-28 인터내셔널 비지네스 머신즈 코포레이션 캐패시터 구조물, 반도체 구조물, 캐패시터 구조물용 전극 제조 방법 및 전극
JP2002327266A (ja) * 2001-04-27 2002-11-15 Furuya Kinzoku:Kk 薄膜形成用イリジウム合金ターゲット材
US6613629B2 (en) * 2001-08-08 2003-09-02 Samsung Electronics Co., Ltd. Methods for manufacturing storage nodes of stacked capacitors
US9570682B2 (en) 2009-08-28 2017-02-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor memory device and method of manufacturing the same
JP2018516465A (ja) * 2015-06-05 2018-06-21 東京エレクトロン株式会社 インターコネクトのためのルテニウムメタルによるフィーチャ充填

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