KR100227843B1 - 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 - Google Patents

반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 Download PDF

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Abstract

본 발명에 의한 반도체 소자의 콘택 배선 방법 및 이를 이용한 반도체 소자의 커패시터 제조방법은, 매몰 콘택 홀이 형성되어 있는 반도체 기판 상에 화학증착(CVD)법과 물리증착(PVD)법을 이용하여 제 1 도전성막과 제 2 도전성막을 각각 증착한 후, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 상기 제1 및 제2 도전성막을 리플로우시키는 방식으로 이루어져, 높은 종횡비를 갖는 콘택 홀 내부에도 용이하게 전극물질을 채울 수 있을 뿐 아니라 강유전체 재질(예컨대, BST(BaSrTi) 계열, PZT(Pb(Zr,Ti)O3) 계열, PLZT(Pb(La,Zn)TiO3)) 계열, STO(SrTiO3) 계열의 강유전체 물질)의 유전체막을 이용하여 커패시터를 제조할 경우 야기되는 확산방지막의 산화를 방지할 수 있게 되어, 반도체 소자의 커패시터 특성을 향상시킬 수 있게 된다.

Description

반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
본 발명은 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법에 관한 것으로, 보다 상세하게는 화학증착(chemical vapor deposition:이하, CVD라 한다)기술과 물리증착(physical vapor deposition:이하, PVD라 한다)기술을 이용하여 콘택 배선 및 디램(dynamic random access memory:이하,DRAM이라 한다) 셀 커패시터의 스토리지 노드 전극을 형성하므로써, 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법에 관한 것이다.
반도체 기억소자인 DRAM의 단위소자는 하나의 트랜지스터와 하나의 정보 저장 커패시터로 이루어져 있다. 정보 저장 커패시터의 축적 용량은 α-입자 등에 따른 오동작(soft error)을 방지하기 위해 최소한 30 fF/cell 정도의 축적용량을 확보해야 한다.
현재 DRAM 소자의 집적도가 급속도로 증가함에 따라 제한된 셀 면적 내에서 축적용량을 증가시켜야 하는 문제가 제기되고 있는데, 이 문제를 해결하기 위한 방법으로는 아래 (1)식에서 알 수 있는 바와 같이 다음 세가지로 나누어진다.
C=εOεA/d ------------------------(1)
(여기서, C:축전기의 축적용량, εO:진공의 유전율, ε:유전체막의 유전율, A: 커패시터의 면적, d: 유전체막의 두께를 나타낸다)
즉, ⓛ 유전체막의 두께를 줄이기 위해 박막화하는 방법, ② 커패시터의 유효면적을 증가시키는 방법, ③ 유전상수가 큰 물질을 사용하는 방법이 있다.
이중, 첫번째 방법은 유전체막 예컨대, NO나 Ta2O5의 두께를 100Å 이하로 박막화하는 경우 파울러-노드하임(Fowler-Nordheim) 전류에 의해 박막의 신뢰성이 저하되므로 대용량 기억소자에 적용하기 어렵다.
두번째 방법은 커패시터의 유효단면적을 늘이기 위하여 커패시커를 3차원 구조로 만드는 입체화가 행해지고 있으나, 제조 공정이 복잡하고 공정단가가 증가되는 단점이 있다. 즉, 집적도의 향상을 위해 적층(stack)형, 트랜치(trench)형, 핀(pin)형 및 원통형(cylinder) 커패시터 셀 등의 3차원적 구조가 고안되어 4MB DRAM 및 16MB DRAM에 적용되고 있으나, 64MB 및 256MB DRAM을 경계로 그 한계가 노출되고 있다. 또한, 트렌치형 커패시터에서는 스캐일링 다운(scaling down) 작업의 진행에 의한 트렌치 간의 누설전류 문제가 발생하고, 적층형과 핀형 및 원통형 셀에서는 많은 축적용량을 얻기 위해 표면에 심한 굴곡과 단차를 형성하므로, 후속 공정의 사진식각작업이 어려울 뿐 아니라 얇아진 핀이나 원통의 기계적 강도가 낮아 공정 진행을 어렵게 하고 있다.
세번째 방법으로는 기존 NO막에 비해 유전율이 상대적으로 높은 고유전율 재료로서, 산화이트륨(Y2O3), 산화탄탈륨(Ta2O5), 이산화티타늄(TiO2) 등이 사용되어 왔었는데, 최근에는 PZT(Pb(Zr,Ti)O3)나 BST(BaSrTi)와 같은 강유전체 물질이 주로 사용되고 있다.
강유전체 물질은 자발분극을 갖고, 유전상수가 수백에서 1,000 정도인 물질을 말하는데, 이러한 강유전체를 유전막으로 사용하는 경우에는 상기 강유전체를 수백Å의 두꺼운 막으로 형성하여도 등가 산화막의 두께(equivalent oxide thickness)를 10Å 이하로 만든 경우와 동일한 효과를 얻을 수 있다.
상기 강유전체 물질 중, 특히 BST는 PZT에 비해 고주파에서도 고유전율을 유지할 수 있고, 적절한 Ba/Sr 비율에 따라서 상유전체로 변환되기 때문에 피로(fatigue), 노화(againg) 등의 현상이 제거되어 DRAM 커패시터용 고유전율 재료로서 적합하다.
통상적으로, 반도체 소자에 고유전율 재료 예컨대, BST를 집적하기 위하여 사용되어 온 방법으로는 스퍼터링(sputtering)법, 유기금속 화학기상증착(metal-organic chemical vapor deposition:MOCVD)법, 회전도포(spin coating)법, 분무증착(aerosol)법 등을 들 수 있다. 이중에서도 특히 스퍼터링법이 널리 사용되고 있는데, 이는 증착방법이 용이할 뿐 아니라 재현성도 우수하기 때문이다.
그러나 이 BST 재질의 유전체막은 다결정실리콘 재질의 스토리지 노드 전극에 직접 증착하여 사용하기 어렵기 때문에, 상기 BST를 이용하여 DRAM 소자의 커패시터를 제조하고자 할 경우에는 새로운 전극 및 전극 구조가 요구된다.
이와 같이 새로운 전극이나 전극 구조가 요구되는 것은, 상기 BST가 다결정실리콘 재질의 스토리지 노드 전극 위에 스퍼터링 되어질 때 산소 분위기 하에서 공정이 진행되므로 이 과정에서 다결정실리콘의 표면이 일부 함께 산화되어져 소정 두께의 SiO2막을 형성하기 때문이다. 이렇게 다결정실리콘 표면에 산화막이 형성되면, 커패시터 제조를 완료한 후 BST 박막의 유전율이 저하될 뿐 아니라 이로 인해 반도체 소자의 커패시터 특성이 저하되는 결과가 초래된다.
이러한 이유로 인해, 강유전체 물질인 BST를 사용하여 DRAM 소자의 커패시터를 제조하고자 할 경우에는 다결정실리콘 재질의 스토리지 노드 전극 대신에 "도전성 플러그/확산방지막(diffusion barrier)/Pt막"으로 구성된 스토리지 노드 전극이 이용되고 있다.
그러나, 스퍼터링법으로 증착된 BST막은 기본적으로 단차(step coverage)가 불량하기 때문에 스토리지 노드 전극의 측면에 BST막이 증착되기 어려워 이부분을 통하여 100nA/cm2이상의 누설전류가 발생하기 쉽다는 단점을 갖는다. 또한, 상기 BST막을 증착할 때 이용되는 스퍼터링 공정은 고온의 산소 분위기를 이용하기 때문에 공정 진행 중에 "도전성 플러그/확산방지막/Pt 전극"으로 이루어진 스토리지 노드 전극의 측면을 통하여 산소가 확산되어져 확산방지막이 산화되는 현상이 발생되므로, BST를 이용한 커패시터의 제작이 불가능하게 된다.
따라서, 최근에는 이러한 현상을 방지하기 위하여 스토리지 노드 전극의 측면을 SiO2막이나 그밖의 다른 절연막 예컨대, Si3N4등으로 감싸주어 장벽금속막을 보호하는 구조가 일반화되고 있다.
도 1a 내지 도 1e에는 이러한 구조를 갖는 반도체 소자의 커패시터 제조방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(10) 상에 층간절연막(12)을 형성하고, 상기 층간절연막(12) 내에 스토리지 노드 전극을 형성하기 위한 콘택 홀을 정의하기 위하여, 상기 층간절연막(12) 상에 감광막 패턴(미 도시)을 형성한다.
그후, 도 1b에 도시된 바와 같이 상기 감광막 패턴을 마스크로 이용하여 상기 반도체 기판(10)의 표면이 소정 부분 노출되도록 층간절연막(12)을 식각하여 상기 층간절연막(12) 내에 매몰 콘택 홀을 형성하고, 상기 감광막 패턴을 제거한다. 이어, 상기 콘택 홀의 내부가 충분히 채워질 수 있도록 표면이 노출된 기판(10) 상부와 층간절연막(12) 상에 전극물질로서, 제 1 도전성막(14)을 형성한다. 이때, 상기 제 1 도전성막으로는 다결정실리콘이 사용된다.
이어서, 도 1c에 도시된 바와 같이 상기 제 1 도전성막(14)을 에치백(etch back)하여 도전성 플러그(14')를 형성하고, 도 1d에 도시된 바와 같이 상기 도전성 플러그(14')와 층간절연막(12) 상에 소정 두께의 확산방지막(16)을 증착한 다음, 상기 확산방지막(16) 상에 전극물질로서, 제 2 도전성막(18)을 증착한다. 이때, 상기 제 2 도전성막(18)으로는 Pt가 사용된다.
그 다음, 도 1e에 도시된 바와 같이 스토리지 노드 전극을 형성하기 위하여 상기 제 2 도전성막 상에 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 그 하부의 제 2 도전성막(18)과 확산방지막(16)을 식각한 다음, 상기 감광막 패턴을 제거한다. 그 결과, "도전성 플러그(14')/확산방지막(16)/ Pt막(18)"으로 구성된 스토리지 노드 전극(19)이 형성된다.
이후, 상기 확산방지막(16)의 산화 현상을 방지하기 위하여, 상기 스토리지 노드 전극(19)이 충분히 덮히도록 상기 층간절연막(12) 상에 절연막인 SiO2나 Si3N4를 증착하고, 이방성 건식식각 공정이나 화학적 연마 및 경면화(chemical mechanical polishing:이하, CMP라 한다) 공정을 이용하여 상기 절연막을 식각하여, 스토리지 노드 전극(19)의 측면에 절연막 재질의 측벽 스페이서(20)를 형성한다. 그 결과, 상기 스토리지 노드 전극(19)의 측면이 절연막인 SiO2나 Si3N4에 의해 감싸지는 구조를 얻게 되어, 이후 BST막을 스퍼터링법으로 증착하여도 장벽금속막(16)이 산화되는 현상을 방지할 수 있게 된다.
그 다음, 상기 스토리지 노드 전극(19)의 상면과 측벽 스페이서(20)을 포함한 층간절연막(12) 상에 스퍼터링법을 이용하여 유전체막인 BST막(미 도시)을 증착하고, 상기 BST막 상에 전극물질로서 제 3 도전성막을 증착하여 플레이트 노드 전극을 형성하므로써, DRAM 셀의 커패시터 제조를 완료한다. 이때, 상기 제 3 도전성막으로는 Pt가 사용된다.
그러나, 상기 공정을 통해 제조된 반도체 소자는 기 언급된 바와 같이 커패시터 형성시, 유전체막인 BST막을 증착하기 전에 확산방지막(16)의 산화를 방지하기 위하여 스토리지 노드 전극(19)의 측면에 절연막 재질의 측벽 스페이서(20)를 더 형성해주어야 하므로 공정이 복잡하고, 이로 인해 제조 단가가 비싸지는 단점을 가지게 된다.
한편, 확산방지막을 보호하는 다른 방법으로는 반도체 기판 상에, 상기 기판표면이 소정 부분 노출되도록 매몰 콘택 홀이 형성된 구조의 층간절연막을 형성하고, 이 매몰 콘택 홀 내부의 표면이 노출된 기판 상에 확산방지막을 소정 두께로 형성한 후, 상기 콘택 홀 내부의 확산방지막과 층간절연막 상에 전극물질인 Pt를 증착하는 방식으로 커패시터의 스토리지 노드 전극을 제조하는 것을 들 수 있다.
이러한 방식으로 스토리지 노드 전극을 형성하게 되면 BST를 스퍼터링법으로 증착시킬 때, 스토리지 노드 전극을 구성하는 Pt막의 상면과 측면을 통하여 확산하여 들어오는 산소의 확산거리가 그 만큼 길어지게 되므로 확산방지막의 산화를 막을 수 있게 된다. 이때, 상기 Pt막은 CVD법을 이용한 증착공정으로 형성할 수도 있고, Pt막 증착후 소정 온도에서 리플로우(reflow)하는 공정을 이용하여 형성할 수도 있다.
그러나, 이와 같은 방법으로 반도체 소자의 커패시터를 제조할 경우에는 스토리지 노드 전극을 구성하는 Pt막 형성시 이용되는 CVD 공정이 아직 양산화된 기술이 아니며, 또한 CVD법으로 형성된 Pt 전극이 PVD법으로 형성된 Pt막에 비해 순도(purity)가 낮을 뿐 아니라 증착막의 표면거칠기가 나빠, 커패시터의 특성 저하를 유발하게 되므로 반도체 소자의 신뢰성이 저하되는 단점이 발생하게 된다.
본 발명의 제 1 목적은 CVD 기술과 PVD 기술을 이용한 2단계 박막 증착공정으로 전극물질인 도전성막을 증착한 후 이를 리플로우시켜 주므로써, 큰 종횡비를 갖는 고집적화된 반도체 소자의 매몰 콘택 홀 내부에 전극물질을 용이하게 채울 수 있도록 한 반도체 소자의 콘택 배선 방법을 제공함에 있다.
본 발명의 제 2 목적은 상기 2단계 박막 증착 공정 및 리플로우 공정을 이이용하여 DRAM 셀 커패시터의 스토리지 노드 전극을 형성하므로써, 반도체 소자의 커패시터 특성을 향상시킬 수 있도록 한 반도체 소자의 커패시터 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 도시한 공정수순도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 도시한 공정수순도.
상기 제 1 목적을 달성하기 위하여 본 발명에서는, 매몰 콘택 홀이 형성되어 있는 반도체 기판(또는 절연 기판) 상에 CVD법과 PVD법을 이용하여 제 1 도전성막과 제 2 도전성막을 각각 증착하는 공정 및, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 상기 제 1 및 제 2 도전성막을 리플로우시키는 공정으로 이루어진 반도체 소자의 콘택 배선 방법이 제공된다.
상기 제 2 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 콘택 홀이 형성된 구조의 층간절연막을 형성하는 공정과, 상기 콘택 홀 내의 표면이 노출된 상기 기판 상에 확산방지막을 형성하는 공정과, 화학증착법으로 상기 콘택 홀 내의 확산방지막 및 상기 층간절연막 상에 제 1 도전성막을 형성하는 공정과, 물리증착법으로 상기 제 1 도전성막 상에 제 2 도전성막을 형성하는 공정과, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 리플로우시키는 공정과, 상기 제 1 및 제 2 도전성막을 패터닝하여 "확산방지막/리플로우된 제 1 및 제 2 도전성막"으로 구성된 스토리지 노드 전극을 형성하는 공정과, 상기 스토리지 노드 전극을 포함한 층간절연막 상에 유전체막을 형성하는 공정 및, 상기 유전체막 상에 제 3 도전성막 재질의 플레이트 노드 전극을 형성하는 공정으로 이루어진 반도체 소자의 커패시터 제조방법이 제공된다.
이때, 상기 반도체 소자의 커패시터 제조방법은 상기 매몰 콘택 홀의 단차 특성을 향상시키기 위한 한 방법으로서, 상기 층간절연막에 매몰 콘택 홀을 형성한 후, 표면이 노출된 기판 상에 다결정실리콘이나 W 재질의 도전성막으로 매몰 콘택 홀의 일부를 충진하고, 그 이후에 확산방지막을 형성해주는 방식으로 공정을 진행할 수도 있다. 상기 W으로 매몰 콘택 홀의 일부를 충진하였을 경우에는 확산방지막 형성 공정을 스킵(skip)할 수도 있는데, 이 경우에는 "W막/리플로우된 제 1 및 제 2 도전성막"으로 구성된 스토리지 노드 전극이 형성된다.
여기서, 상기 제 1 내지 제 3 도전성막은 백금족 원소인 Pt, Ru, Rh, Ir, Os나 이들 백금족 원소의 산화물 중 선택된 어느 하나로 형성되며, 유전체막으로는 BST 계열, PZT 계열, PLZT(Pb(La,Zn)TiO3)) 계열, STO(SrTiO3) 계열의 강유전체 물질이 사용된다. 상기 확산방지막으로는 실리사이드(silicide) 계열이나 나이트라이드(nitride) 계열의 물질이 사용되는데, 바람직하게는 TiSiN이나 TiN 등이 사용된다.
상기 제 1 도전성막은 증착 온도가 350 ~ 400℃이고, 압력이 1 torr이며, 10%의 산소가 포함된 Ar 개스 분위기를 갖는 반응 챔버 내에서 증착이 이루어지며, 제 2 도전성막은 증착 온도가 상온 ~ 400℃이고, 압력이 1 ~10 mtorr이며, Ar 개스 분위기를 갖는 반응 챔버내에서 증착이 이루어진다. 그리고, 상기 제 1 및 제 2 도전성막을 리플로우하는 공정은 N2분위기하에서 750℃ 이상의 고온에서 열처리를 실시하므로써 가능하게 된다.
이와 같이 공정을 진행할 경우, 강유전체 재질의 유전체막을 사용하여 커패시터를 제조하는 과정에서 야기되는 확산방지막의 산화를 방지할 수 있게 되어 커패시터 특성을 향상시킬 수 있을 뿐 아니라 이로 인해 고집적화된 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 DRAM 소자의 축적용량을 증가시키기 위한 한가지 방법으로서, 강유전체 재질(예컨대, BST 계열, PZT 계열, PLZT 계열, STO 계열)의 유전체막을 사용하여 커패시터를 제조할 경우 발생되는 확산방지막의 산화를 방지하여 기억소자의 신뢰성을 향상시키고자 하는 기술로서, 이를 도 2a 내지 도 2e에 도시된 공정수순도를 참조하여 구체적으로 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(100) 상에 층간절연막(102)을 증착하고, 상기 층간절연막(102) 상에 감광막(미 도시)을 증착한 다음, 스토로지 노드 전극을 형성하기 위한 매몰 콘택 홀을 정의하기 위하여 상기 감광막을 선택 식각하여 감광막 패턴(미 도시)을 형성한다. 상기 감광막 패턴을 마스크로하여 상기 기판(100)의 표면이 소정 부분 노출되도록 층간절연막(102)을 식각하여 층간절연막(102)에 매몰 콘택 홀(104)을 형성하고, 상기 감광막 패턴을 제거한다. 이어, 상기 콘택 홀(104) 내의 표면이 노출된 상기 기판(100) 상에 확산방지막(106)을 형성하여 상기 콘택 홀의 일부를 채워준다.
이때, 상기 확산방지막(106)으로는 실리사이드 계열의 물질이나 나이트라이드 계열의 물질이 사용되는데, 바람직하게는 TiSiN이나 TiN이 사용된다.
그후, 도 2b에 도시된 바와 같이 단차 특성이 우수한 CVD법을 이용하여 상기 콘택 홀(104) 내의 확상방지막(106)과, 상기 층간절연막(102) 상에 전극물질인 제 1 도전성막(108)을 증착한다. 이때, 상기 제 1 도전성막(108)은 증착 온도가 350 ~ 400℃이고, 압력이 1 torr이며, 10%의 산소가 포함된 Ar 개스 분위기를 갖는 반응 챔버내에서 증착이 이루어진다. 상기 제 1 도전성막(108)으로는 백금족 원소인 Pt, Ru, Rh, Ir, Os가 주로 사용되어지는데, 이들 백금족 원소의 산화물로 형성하여도 무방하다.
이어서, 도 2c에 도시된 바와 같이 PVD법 예컨대, 스퍼터링법을 이용하여 상기 제1 도전성막(108) 상에 전극물질인 제 2 도전성막(110)을 증착한다. 이때, 상기 제 2 도전성막(110)은 증착 온도가 상온 ~ 400℃이고, 압력이 1 ~10 mtorr이며, Ar 개스 분위기를 갖는 반응 챔버 내에서 증착이 이루어진다. 상기 제 2 도전성막(110)으로는 백금족 원소인 Pt, Ru, Rh, Ir, Os가 주로 사용되어지는데, 이들 백금족 원소의 산화물로 형성하여도 무방하다.
그 다음, 도 2d에 도시된 바와 같이 상기 제 1 및 제 2 도전성막(108),(110)을 N2분위기하에서 750℃ 이상의 고온으로 열처리하여 상기 제 1 및 제 2 도전성막(108),(110)을 리플로우시켜, 상기 콘택 홀(104)의 내부를 채워준다. 이때, 상기 리플로우 공정은 하지막 의존성을 나타내므로, 제 1 도전성막(108)과 제 2 도전성막(110)을 동종의 전극물질로 형성해 주게 되면 그만큼 리플로우 공정이 용이하게 이루어지게 된다.
여기서, 전극물질인 제 1 도전성막(108)과 제 2 도전성막을 형성할 때, 단차 특성이 우수한 CVD법 만을 이용하지 않고 이와 같이 PVD법 및 리플로우 공정을 함께 사용하여 콘택 홀을 채워주는 이유는, CVD법의 경우 증착속도가 느리고 증착막의 표면거칠기가 PVD법을 이용한 경우보다 나쁘기 때문이다. 이와 같이 증착막의 표면거칠기가 나쁠 경우, 커패시터의 특성 저하가 유발되어져 최종적으로는 반도체 소자의 신뢰성이 저하되는 결과가 초래된다.
계속해서, 도 2e에 도시된 바와 같이 리플로우된 상기 제 2 도전성막(110) 상의 스토리지 노드 전극이 형성될 부분에 감광막 패턴(미 도시)을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 리플로우된 상기 제 2 도전성막(110)과 그 하부의 제 1 도전성막(108)을 식각한 후, 상기 감광막 패턴을 제거한다. 그 결과, "확산방지막(106)/리플로우된 제1 도전성막(108)/리플로우된 제2 도전상막(110)"으로 구성된 스토리지 노드 전극(112)이 형성된다.
이러한 방식으로 스토리지 노드 전극(112)을 형성하게 되면, 확산방지막(106)이 매몰 콘택 홀의 내부에 형성되는 구조를 가지므로, 강유전체 물질을 스퍼터링법으로 증착하는 방식으로 유전체막을 형성할 때, 스토리지 노드 전극(112)을 구성하는 리플로우된 제 1 도전성막(108)과 제 2 도전성막(110)의 상면과 측면을 통하여 확산하여 들어오는 산소의 확산거리가 그 만큼 길어지게 되므로 확산방지막(106)의 산화를 막을 수 있게 된다.
그후, 상기 스토리지 노드 전극(112)을 포함한 층간절연막(102) 상에 스퍼터링법을 이용하여 유전체막(미 도시)을 형성하고, 상기 유전체막 상에 제 3 도전성막(미 도시) 재질의 플레이트 노드 전극을 형성시켜 주므로써, 본 공정을 완료한다. 이때, 상기 유전체막은 BST 계열, PZT 계열, PLZT 계열, STO 계열의 강유전체 물질 중 선택된 어느 하나로 형성되며, 상기 플레이트 노드 전극을 구성하는 제 3 도전성막은 백금족 원소인 Pt, Ru, Rh, Ir, Os나 또는 이들 백금족 원소의 산화물로 형성된다.
한편, 상기 공정은 상기 매몰 콘택 홀(104)의 단차 특성을 개선하기 위하여 도 2a에서 층간절연막(102)을 형성하는 공정 진행 후, 확산방지막(106)을 형성하기 전에 상기 콘택 홀(104) 내의 표면이 노출된 기판(100) 상에 다결정실리콘이나 W 재질의 도전성막(미 도시)을 더 증착하여 콘택 홀의 일부를 충진시켜주는 방식으로 공정을 진행할 수도 있다. 이와 같이 도전성막을 더 증착시켜 줄 경우에는 "도전성막/확산방지막/리플로우된 제 1 및 제 2 도전성막" 구조의 스토로지 노드 전극이 형성된다.
이때, 상기 도전성막으로 W을 증착할 경우에는 상기 W이 백금족 원소와 서로 고용되지 않으므로 후속 공정인 확산방지막(106) 증착 공정을 스킵해주어도 무방하다. 이와 같이 확산방지막(106) 증착 공정을 스킵할 경우에는 "도전성막/리플로우된 제 1 및 제 2 도전성막" 구조의 스토리지 노드 전극이 형성된다.
또한, CVD 기술과 PVD 기술을 이용한 2단계 박막 증착공정으로 전극물질인 도전성막을 증착한 후 이들 도전성막을 리플로우시켜 주는 것에 키 포인트(key point)가 있는 본 기술은, 반도체 소자의 커패시터 제조외에 큰 종횡비를 갖는 고집적화된 반도체 소자의 매몰 콘택 홀 내부에 도전성 물질을 채우는 일반적인 반도체 소자 제조 공정에도 그대로 적용될 수 있다.
일 예로는, 매몰 콘택 홀이 형성되어 있는 반도체 기판(또는 절연 기판) 상에 CVD법과 PVD법을 이용하여 제 1 도전성막과 제 2 도전성막을 각각 증착하고, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 상기 제1 및 제2 도전성막을 리플로우시켜 주는 방식으로 콘택 홀을 채우는 공정을 들 수 있다.
상술한 바와 같이 본 발명에 의하면, 1) 고집적화된 반도체 소자의 높은 종횡비를 갖는 매몰 콘택 홀 내부에도 용이하게 전극물질을 채울 수 있으며, 2) 스토리지 노드 전극을 구성하는 확산방지막이 매몰 콘택 홀 내부에 형성되므로 강유전체 재질의 유전체막을 사용하여 커패시터를 제조할 경우 야기되는 확산방지막의 산화를 방지할 수 있을 뿐 아니라 이로 인해 DRAM 소자의 커패시터 특성을 개선할 수 있게 되어, 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.

Claims (18)

  1. 매몰 콘택 홀이 형성되어 있는 반도체 기판 상에 화학증착법과 물리증착법을 이용하여 제 1 도전성막과 제 2 도전성막을 각각 증착하는 공정 및, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 상기 제1 및 제2 도전성막을 리플로우시키는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  2. 제 1항에 있어서, 상기 제 1 도전성막과 제 2 도전성막은 백금족 원소인 Pt, Ru, Rh, Ir, Os나 이들 백금족 원소의 산화물 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  3. 제 1항에 있어서, 상기 제 1 도전성막은 증착 온도가 350 ~ 400℃이고, 압력이 1 torr이며, 10%의 산소가 포함된 Ar 개스 분위기를 갖는 반응 챔버내에서 증착되는 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  4. 제 1항에 있어서, 상기 제2 도전성막은 증착 온도가 상온 ~ 400℃이고, 압력이 1 ~10 mtorr이며, Ar 개스 분위기를 갖는 반응 챔버 내에서 증착되는 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  5. 제 1항에 있어서, 상기 리플로우 공정은 N2분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  6. 제 1항에 있어서, 상기 고온 열처리는 750℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 콘택 배선 방법.
  7. 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 콘택 홀이 형성된 구조의 층간절연막을 형성하는 공정과, 상기 콘택 홀 내의 표면이 노출된 상기 기판 상에 확산방지막을 형성하는 공정과, 화학증착법으로 상기 콘택 홀 내의 확산방지막 및 상기 층간절연막 상에 제 1 도전성막을 형성하는 공정과, 물리증착법으로 상기 제 1 도전성막 상에 제 2 도전성막을 형성하는 공정과, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 리플로우시키는 공정과, 상기 제 1 및 제 2 도전성막을 패터닝하여 "확산방지막/리플로우된 제 1 및 제 2 도전성막"으로 구성된 스토리지 노드 전극을 형성하는 공정과, 상기 스토리지 노드 전극을 포함한 층간절연막 상에 유전체막을 형성하는 공정 및, 상기 유전체막 상에 제 3 도전성막 재질의 플레이트 노드 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  8. 제 7항에 있어서, 상기 제 1 내지 제 3 도전성막은 백금족 원소인 Pt, Ru, Rh, Ir, Os나 이들 백금족 원소의 산화물 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  9. 제 7항에 있어서, 상기 제 1 도전성막은 증착 온도가 350 ~ 400℃이고, 압력이 1 torr이며, 10%의 산소가 포함된 Ar 개스 분위기를 갖는 반응 챔버내에서 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제 7항에 있어서, 상기 제2 도전성막은 증착 온도가 상온 ~ 400℃이고, 압력이 1 ~10 mtorr이며, Ar 개스 분위기를 갖는 반응 챔버 내에서 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  11. 제 7항에 있어서, 상기 리플로우 공정은 N2분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제 7항에 있어서, 상기 고온 열처리는 750℃ 이상의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제 7항에 있어서, 상기 유전체막은 BST(BaSrTi) 계열, PZT(Pb(Zr,Ti)O3) 계열, PLZT(Pb(La,Zn)TiO3)) 계열, STO(SrTiO3) 계열의 강유전체 물질 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제 7항에 있어서, 상기 확산방지막은 실리사이드 계열의 물질이나 나이트라이드 계열의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제 14항에 있어서, 상기 확산방지막은 TiSiN이나 TiN 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제 7항에 있어서, 상기 층간절연막을 형성하는 공정 후, 상기 매몰 콘택 홀의 단차를 개선하기 위하여 상기 콘택 홀 내의 표면이 노출된 기판 상에 다결정실리콘이나 W 재질의 도전성막을 증착하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제 16항에 있어서, 상기 다결정 실리콘이나 W 재질의 도전성막을 증착할 경우, "도전성막/확산방지막/리플로우된 제 1 및 제 2 도전성막"으로 구성된 스토로지 노드 전극이 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 반도체 기판 상에, 상기 기판의 표면이 소정 부분 노출되도록 매몰 콘택 홀이 형성된 구조의 층간절연막을 형성하는 공정과, 상기 콘택 홀 내의 표면이 노출된 상기 기판 상에 W막을 형성하는 공정과, 화학증착법으로 상기 콘택 홀 내의 W막및 상기 층간절연막 상에 제 1 도전성막을 형성하는 공정과, 물리증착법으로 상기 제 1 도전성막 상에 제 2 도전성막을 형성하는 공정과, 상기 제 1 및 제 2 도전성막을 고온 열처리하여 리플로우시키는 공정과, 상기 제 1 및 제 2 도전성막을 패터닝하여 "W막/리플로우된 제 1 및 제 2 도전성막"으로 구성된 스토리지 노드 전극을 형성하는 공정과, 상기 스토리지 노드 전극을 포함한 층간절연막 상에 유전체막을 형성하는 공정 및, 상기 유전체막 상에 제 3 도전성막 재질의 플레이트 노드 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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