KR100408725B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 후속 열처리공정으로 인하여 루테늄막과 장벽금속층 사이의 계면에 산화막이 유발되는 현상을 방지하고 반도체소자의 고집적화에 충분한 정전용량을 확보하기 위하여, 저장전극 물질로 사용되는 루테늄막의 증착공정시 NH3 가스를 주입하여 루테늄막 내의 산소를 환원시켜 제거하거나 NH3 플라즈마 처리하여 제거함으로써 산소에 의하여 루테늄막과 장벽금속층 계면에 산화막이 형성되는 현상을 방지하고, 상기 루테늄막을 질소가스 분위기에서 RTP 처리하여 표면에 요철을 형성함으로써 캐패시터의 높이 증가없이 반도체소자의 고집적화에 충분한 정전용량을 확보하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 엠.아이.엠( metal-insulator-metal, MIM ) 구조를 가지며 탄탈륨산화막을 유전체막으로 사용하는 캐패시터의 저장전극을 루테늄 ( Ru )으로 형성하는 경우 루테늄막 내부의 산화막에 의한 소자의 특성 열화를 방지하는 동시에 표면에 요철을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 갖는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
상기 저장전극으로 루테늄막을 사용하는 경우 정전용량을 확보하기 위하여 캐패시터의 높이를 증가시켜 루테늄막을 증착하여야 한다.
그러나, 캐패시터의 높이 증가에 따른 루테늄막 및 탄탈륨 산화막의 단차피복성을 저하되어 오버행이 유발되는 단점이 있다.
도시되진 않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 하부절연층을 형성한다.
이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성한다.
이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.
그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 폴리실리콘막/확산방지막의 적층구조로 형성한다.
여기서, 상기 장벽금속층은 Ti/TiN 으로 형성한다.
그 다음, 상기 콘택플러그에 접속되는 하부전극용 금속층인 루테늄막을 전체표면상부에 형성한다.
이때, 상기 루테늄막은 CVD ( chemical vapor deposition ) 방법으로 증착한다.
그 다음, 질소가스 분위기 하에서 어닐링 ( annealing ) 한다. 이때, 상기 어닐링 공정은 600 ℃ 의 온도에서 60 초 정도 실시한다.
상기 어닐링 공정시 루테늄막에 함유된 산소가 TiN 과의 계면에서 산화되어상기 TiN 과 루테늄막의 계면에 산화막을 형성함으로써 소자의 전기적 특성을 열화시키고, 심할 경우 루테늄막이 리프트-오프 ( lift-off ) 되는 문제점이 있다.
그 다음, 상기 루테늄막 상부에 탄탈륨산화막을 형성하고 후속공정으로 플레이트전극용 금속층을 형성한다.
이때, 상기 플레이트전극용 금속층은 루테늄이나 TiN 으로 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 후속 열처리공정시 장벽금속층과 루테늄막 계면에 산화막이 형성되어 전기적 특성 열화가 유발되거나, 반도체소자의 고집적화에 충분한 정전용량을 확보하기 위한 캐패시터의 높이로 인하여 전극 물질인 루테늄막의 증착공정시 단차피복성 저하로 인한 오버행이 유발되어 소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, NH3 가스를 이용하여 산소를 환원시키거나 플라즈마처리하여 루테늄막 내의 산소를 제거하는 동시에 후속 열처리공정으로 상기 루테륨막의 표면에 요철을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적을 갖는 발명이다.
도 1a 내지 도 1g 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 본 발명에 따라 형성된 루테늄막의 어닐링 전,후 상태를 도시한 템(TEM) 사진.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 16 : 폴리실리콘막
17 : Ti 막 19 : TiN 막
21 : 희생절연막 23 : 제1루테늄막
25 : 저장전극 27 : 탄탈륨산화막
29 : 플레이트전극
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
(a) 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
(b) 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
(c) 상기 콘택플러그에 접속되는 저장전극을 CVD 방법의 루테늄막으로 형성하되;
(ⅰ) 웨이퍼를 250 ∼ 350 ℃ 의 온도로 유지하고,
(ⅱ) NH3 가스를 100 ∼ 1000 sccm 유량으로 유지하며 실시하는 공정과,
(d) 상기 루테늄막 표면을 질소가스 분위기에서 RTP 처리하되,
(ⅰ) 웨이퍼 온도를 500 ∼ 700 ℃ 로 유지하고,
(ⅱ) N2 가스 유량을 100 ∼ 2000 sccm 으로 유지하며,
(ⅲ) 30 ∼ 120 초 동안 실시하는 공정과,
(e) 상기 루테늄막 표면에 유전체막을 형성하는 공정과,
(f) 상기 유전체막을 어닐링하는 공정과,
(g) 상기 유전체막을 RTP 처리하는 공정과,
(h) 상기 유전체막 표면에 플레이트전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
(a) 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는공정과,
(b) 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
(c) 상기 콘택플러그에 접속되는 저장전극을 CVD 방법의 루테늄막으로 형성하되;
(ⅰ) 웨이퍼를 250 ∼ 350 ℃ 의 온도로 유지하고,
(ⅱ) NH3 플라즈마 처리하는 공정과,
(d) 상기 루테늄막 표면을 질소가스 분위기에서 RTP 처리하되,
(ⅰ) 웨이퍼 온도를 500 ∼ 700 ℃ 로 유지하고,
(ⅱ) N2 가스 유량을 100 ∼ 2000 sccm 으로 유지하며,
(ⅲ) 30 ∼ 120 초 동안 실시하는 공정과,
(e) 상기 루테늄막 표면에 유전체막을 형성하는 공정과,
(f) 상기 유전체막을 어닐링하는 공정과,
(g) 상기 유전체막을 RTP 처리하는 공정과,
(h) 상기 유전체막 표면에 플레이트전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
한편, 본 발명의 원리는,
전극 물질로 사용되는 루테늄막의 증착공정시 NH3 가스를 주입하여 루테늄막 내의 산소를 환원시켜 제거하거나 플라즈마 처리하여 제거함으로써 산소에 의하여 루테늄막과 장벽금속층 계면에 산화막이 형성되는 현상을 방지하고,
상기 루테늄막을 질소가스 분위기에서 RTP 처리하여 표면에 요철을 형성함으로써 캐패시터의 높이 증가없이 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1g 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 실리더형 캐패시터를 예로 들어 형성한 것이다.
도 1a를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판(11)의 예정된 부분을 노출시키는 저장전극 콘택홀(15)을 형성한다.
이때, 상기 저장전극 콘택홀(15)은 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(13)을 식각하여 형성한 것이다.
그리고, 상기 콘택홀(15)를 매립하는 콘택플러그를 형성한다.
이때, 상기 콘택플러그는 폴리실리콘막(16), Ti (17) 및 TiN(19)의 적층구조로 형성된다. 상기 적층구조는 상기 콘택홀(15) 매립하는 폴리실리콘막(16)을 전체표면상부에 형성하고 이를 평탄화식각하되, 과도식각하여 상기 콘택홀(15)의 상측 일부가 식각되도록 형성한 다음, Ti/TiN(17,19)을 증착하고 평탄화식각하여 형성한 것이다. 여기서, 상기 평탄화식각공정은 평탄화식각되는 피식각층(16,17,19)과 하부절연층(13)의 식각선택비 차이를 이용하여 실시한다.
여기서, 상기 TiN (19)은 장벽금속층이다.
도 1b 및 도 1c 를 참조하면, 전체표면상부에 희생절연막(21)을 형성한다.
그리고, 상기 희생절연막(21)을 저장전극마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 상기 콘택플러그(16,17,19)를 노출시키는 저장전극 영역을 정의한다.
도 1d를 참조하면, 상기 콘택플러그에 접속되는 제1루테늄막(23)을 전체표면상부에 일정두께 형성한다.
이때, 상기 제1루테늄막(23)은 CVD 방법으로 형성한다.
상기 CVD 방법은 기상상태의 Tris(2,4-octanedionato) 루테늄을 소오스로 하여 실시하되, 웨이퍼 온도를 250 ∼ 350 ℃, 반응로의 압력을 0.1 torr ∼ 10 torr, NH3 가스를 100 ∼ 2000 sccm, O2 가스를 10 ∼ 100 sccm 으로 하여 100 ∼ 500 Å 으로 형성한다. 여기서, 상기 NH3 가스는 루테늄막 내에 함유된 산소를 환원시키는 환원가스로 사용된 것이다.
여기서, 상기 NH3 가스를 주입하는 대신 NH3 플라즈마 처리할 수도 있다. 상기 플라즈마 처리공정은 1회이상 다수 실시할 수도 있다.
상기 NH3 플라즈마 처리공정은 NH3 가스의 유량을 30 ∼ 1000 sccm, RF 전력을 30 ∼ 400 와트, 압력을 0.1 ∼ 2.0 torr 로 하는 조건으로 5 ∼ 300 초 동안 실시한다.
그 다음, 상기 제1루테늄막(23)을 질소가스 분위기에서 RTP 처리방법으로 어닐링하여 상기 제1루테늄막(23) 표면에 요철(도시안됨)을 형성한다.
이때, 상기 RTP 처리공정은 500 ∼ 700 ℃ 로 유지하고 질소가스의 양을 1000 ∼ 5000 sccm 으로 하며 30 ∼ 120 초 동안 실시한다.
도 1e를 참조하면, 상기 희생절연막(21)과의 식각선택비 차이를 이용한 에치백공정으로 상기 제1루테늄막(23)을 식각하여 상기 콘택플러그에 접속되는 저장전극 영역 저부 및 측벽에만 남긴다.
그리고, 상기 제1루테늄막(23), 하부절연층(13) 및 희생절연막(21)의 식각선택비 차이를 이용하여 상기 희생절연막(21)을 제거함으로써 상기 콘택플러그를 통하여 상기 반도체기판에 접속되는 실리더형 저장전극(25)을 형성한다. 여기서, 상기 저장전극(25) 물질로 이리듐막을 사용할 수도 있다.
도 1f를 참조하면, 상기 저장전극(25) 표면에 유전체막(27)을 형성한다. 이때,상기 유전체막(27)은 탄탈륨 산화막, BST, PZT, SBT, BLT 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성할 수도 있다.
상기 유전체막(27)으로 상기 탄탈륨산화막을 형성하는 공정은, 탄탈륨 에칠레이트 ( TA(OC2H5)5 )를 170 ∼ 190 ℃ 온도의 기화기에서 기상상태로 만들어 이를 소오스로 사용하고, 반응가스인 O2 가스를 10 ∼ 1000 sccm 으로 사용하고, 반응로 내의 압력을 0.1 ∼ 2.0 torr 로 유지하고, 웨이퍼 온도를 300 ∼ 450 ℃ 로 하여 실시한다.
그 다음, 상기 유전체막(27)인 탄탈륨산화막을 열처리한다.
이때, 상기 열처리공정은 플라즈마 처리공정이나 UV/O3 처리공정으로 실시한다.
상기 플라즈마처리공정은 300 ∼ 500 ℃ 온도에서 N2, O2, N2O 가스 플라즈마 처리공정으로 실시하고, 상기 UV/O3 처리공정은 300 ∼ 500 ℃ 온도에서 실시한다.
그 다음, 질소가스 및 산소가스 분위기의 500 ∼ 650 ℃ 온도에서 RTP 처리한다.
도 1g를 참조하면, 상기 유전체막(27) 상부에 플레이트전극(29)을 형성한다. 이때, 상기 플레이트전극(29)은 TiN 이나 제2루테늄막으로 형성한다.
도 2a 및 도 2b 는 본 발명에 따라 형성된 제1루테늄막(23)의 표면을 도시한 TEM 사진을 도시한 것으로서, 제1루테늄막의 증착 후의 어닐링 공정 전, 후 상태를 각각 도시한 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, NH3 가스를 이용하여 저장전극 물질로 사용되는 루테늄막 내의 산소를 제거하여 장벽금속층과의 계면에 산화막이 형성되는 현상을 억제하고 후속 어닐링 공정으로 루테늄막의 표면에 요철을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있도록 하여 캐패시터의 높이에 따른 단치피복성의 저하를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (20)

  1. (a) 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
    (b) 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
    (c) 상기 콘택플러그에 접속되는 저장전극을 CVD 방법의 루테늄막으로 형성하되;
    (ⅰ) 웨이퍼를 250 ∼ 350 ℃ 의 온도로 유지하고,
    (ⅱ) NH3 가스를 100 ∼ 1000 sccm 유량으로 유지하며 실시하는 공정과,
    (d) 상기 루테늄막 표면을 질소가스 분위기에서 RTP 처리하되,
    (ⅰ) 웨이퍼 온도를 500 ∼ 700 ℃ 로 유지하고,
    (ⅱ) N2 가스 유량을 100 ∼ 2000 sccm 으로 유지하며,
    (ⅲ) 30 ∼ 120 초 동안 실시하는 공정과,
    (e) 상기 루테늄막 표면에 유전체막을 형성하는 공정과,
    (f) 상기 유전체막을 어닐링하는 공정과,
    (g) 상기 유전체막을 RTP 처리하는 공정과,
    (h) 상기 유전체막 표면에 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    (b) 의 콘택플러그는 폴리실리콘막, Ti 및 TiN 의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    (c) 의 루테늄막은 기상상태의 Tris(2,4-octanedionato) 루테늄을 소오스로 하여 CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    (c) 의 루테늄막은 반응로의 압력을 2 mtorr ∼ 10 torr, O2 가스의 유량을 10 ∼ 50 sccm, Ar 가스의 유량을 100 ∼ 1000 sccm 하는 조건에서 100 ∼ 500 Å 두께 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    (f) 유전체막은 탄탈륨산화막, BST, PZT, SBT, BLT 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서,
    상기 탄탈륨산화막은 탄탈륨 에칠레이트 ( TA(OC2H5)5 )를 170 ∼ 190 ℃ 온도의 기화기에서 기상상태로 만들어 이를 소오스로 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 5 항에 있어서,
    상기 탄탈륨산화막은 반응가스인 O2 가스 유량을 10 ∼ 1000 sccm 으로 하고, 반응로 내의 압력을 0.1 ∼ 2.0 torr 로 하며, 웨이퍼 온도를 300 ∼ 450 ℃ 로 하여 형성하는 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    (f) 유전체막의 어닐링 공정은 300 ∼ 500 ℃ 의 온도에서 O2, N2O, N2 가스 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    (f) 유전체막의 어닐링 공정은 300 ∼ 500 ℃ 의 온도에서 UV/O3 처리공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    (g) RTP 처리 공정은 500 ∼ 650 ℃ 온도의 질소가스와 산소가스 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    (h) 플레이트전극은 TiN 이나 루테늄막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 1 항에 있어서,
    (c) 상기 저장전극은 스택구조로 형성하거나 별도의 추가공정을 이용하여 삼차원구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. (a) 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
    (b) 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
    (c) 상기 콘택플러그에 접속되는 저장전극을 CVD 방법의 루테늄막으로 형성하되;
    (ⅰ) 웨이퍼를 250 ∼ 350 ℃ 의 온도로 유지하고,
    (ⅱ) NH3 플라즈마 처리하는 공정과,
    (d) 상기 루테늄막 표면을 질소가스 분위기에서 RTP 처리하되,
    (ⅰ) 웨이퍼 온도를 500 ∼ 700 ℃ 로 유지하고,
    (ⅱ) N2 가스 유량을 100 ∼ 2000 sccm 으로 유지하며,
    (ⅲ) 30 ∼ 120 초 동안 실시하는 공정과,
    (e) 상기 루테늄막 표면에 유전체막을 형성하는 공정과,
    (f) 상기 유전체막을 어닐링하는 공정과,
    (g) 상기 유전체막을 RTP 처리하는 공정과,
    (h) 상기 유전체막 표면에 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서,
    (c) 의 루테늄막은 기상상태의 Tris(2,4-octanedionato) 루테늄을 소오스로 하여 반응로의 압력을 2 mtorr ∼ 10 torr, O2 가스의 유량을 10 ∼ 50 sccm, Ar 가스의 유량을 100 ∼ 1000 sccm 하는 조건에서 CVD 방법으로 100 ∼ 500 Å 두께 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제 13 항에 있어서,
    (f) 유전체막은 탄탈륨산화막, BST, PZT, SBT, BLT 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제 15 항에 있어서,
    상기 탄탈륨산화막은 탄탈륨 에칠레이트 ( TA(OC2H5)5 )를 170 ∼ 190 ℃ 온도의 기화기에서 기상상태로 만들어 소오스로 사용하고, 반응가스인 O2 가스 유량을 10 ∼ 1000 sccm 으로 하고, 반응로 내의 압력을 0.1 ∼ 2.0 torr 로 하며, 웨이퍼 온도를 300 ∼ 450 ℃ 로 하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  17. 제 13 항에 있어서,
    (f) 유전체막의 어닐링 공정은 300 ∼ 500 ℃ 의 온도에서 O2, N2O, N2 가스 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  18. 제 13 항에 있어서,
    (f) 유전체막의 어닐링 공정은 300 ∼ 500 ℃ 의 온도에서 UV/O3 처리공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  19. 제 13 항에 있어서,
    (g) RTP 처리 공정은 500 ∼ 650 ℃ 온도의 질소가스와 산소가스 분위기에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  20. 제 13 항에 있어서,
    (c) 상기 저장전극은 스택구조로 형성하거나 별도의 추가공정을 이용하여 삼차원구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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