KR20030055394A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 콘케이브 구조를 갖는 캐패시터를 형성공정시 유발될 수 있는 소자의 특성 열화를 방지하기 위하여, 반도체기판에 접속되는 콘택플러그가 구비되는 하부절연층을 형성하되, 상기 콘택플러그 상부에 TiN 으로 확산방지막이 구비되고, 상기 확산방지막을 통하여 상기 콘택플러그에 접속되는 루테늄막을 상기 하부절연층 상부에 형성하되, 스퍼터링방법으로 1000 ∼ 30000 Å 두께만큼 형성한 다음, 상기 루테늄막을 저장전극 마스크를 이용한 사진식각공정으로 패터닝하여 저장전극을 형성한 다음, 상기 저장전극 표면에 유전체막과 플레이트전극을 형성하는 공정으로 반도체소자의 특성 열화를 방지함으로써 반도체소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 엠.아이.엠 ( metal-insulator-metal, MIM ) 구조를 가지며 탄탈륨산화막을 유전체막으로 사용하는 캐패시터의 저장전극을 루테늄 ( Ru ) 막으로 형성하는 콘케이브 구조의 형성공정에 있어서 루테늄막 내부의 산화막을 매립하여 소자의 특성 열화를 방지하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

상기 저장전극으로 루테늄막을 사용하는 경우 정전용량을 확보하기 위하여 캐패시터를 콘케이브형 ( concave type ) 로 형성하였다.

그러나, 캐패시터의 높이 증가에 따른 루테늄막 및 탄탈륨 산화막의 단차피복성을 저하되어 오버행이 유발되는 단점이 있다.

도시되진 않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상에 하부절연층을 형성한다.

이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성한다.

이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.

그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.

이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 폴리실리콘막/확산방지막의 적층구조로 형성한다.

여기서, 상기 장벽금속층은 Ti/TiN 으로 형성한다.

그 다음, 상기 하부절연층 상부에 층간절연막을 형성하고 저장전극 마스크를 이용한 사진식각공정으로 상기 콘택플러그를 노출시키는 저장전극 영역을 정의한다.

그 다음, 상기 콘택플러그에 접속되는 하부전극용 금속층인 루테늄막을 전체표면상부에 형성한다.

이때, 상기 루테늄막은 CVD ( chemical vapor deposition ) 방법으로 증착한다.

그 다음, 질소가스 분위기 하에서 어닐링 ( annealing ) 한다. 이때, 상기 어닐링 공정은 600 ℃ 의 온도에서 60 초 정도 실시한다.

상기 어닐링 공정시 루테늄막에 함유된 산소가 TiN 과의 계면에서 산화되어 상기 TiN 과 루테늄막의 계면에 산화막을 형성함으로써 소자의 전기적 특성을 열화시키고, 심할 경우 루테늄막이 리프트-오프 ( lift-off ) 되는 문제점이 있다.

그 다음, 전체표면상부를 감광막으로 도포하여 평탄화시키고 상기 층간절연막이 노출되도록 평탄화식각한 다음, 상기 저장전극 영역의 감광막을 제거하여 콘케이브형 저장전극을 형성한다. 이때, 상기 감광막의 제거공정시 루테늄막의 표면이 손상될 수 있다.

그 다음, 상기 루테늄막 상부에 탄탈륨산화막을 형성하고 후속공정으로 플레이트전극용 금속층을 형성한다.

이때, 상기 플레이트전극용 금속층은 루테늄이나 TiN 으로 형성한다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 후속 열처리공정시 장벽금속층과 루테늄막 계면에 산화막이 형성되어 전기적 특성 열화가 유발되거나, 반도체소자의 고집적화에 충분한 정전용량을 확보하기 위한 캐패시터의 높이로 인하여 전극 물질인 루테늄막의 증착공정시 단차피복성 저하로 인한 오버행이 유발될 수 있으며 상기 감광막의 제거공정시 루테늄막의 표면이 손상될 수 있어 소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 콘 케이브 구조 대신 스퍼터 방식을 이용한 수정된 스택형 구조로 캐패시터를 형성하여 콘택플러그의 산화 및 루테늄막의 접착력을 향상시키는 동시에 감광막 사용으로 인한 특성 열화를 방지할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데그 목적을 갖는 발명이다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판13 : 소자분리막

15 : 하부절연층 17 : 콘택플러그

19 : 확산방지막 21 : 루테늄막

23 : 유전체막 25 : 상부전극, 플레이트전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판에 접속되는 콘택플러그가 구비되는 하부절연층을 형성하되, 상기 콘택플러그 상부에 확산방지막이 구비되는 공정과,

상기 확산방지막을 통하여 상기 콘택플러그에 접속되는 루테늄막을 상기 하부절연층 상부에 형성하되, 스퍼터링방법으로 1000 ∼ 30000 Å 두께만큼 형성하는 공정과,

상기 루테늄막을 저장전극 마스크를 이용한 사진식각공정으로 패터닝하여 저장전극을 형성하는 공정과,

상기 저장전극 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것과,

상기 확산방지막은 TiN 을 45 ∼ 1000 Å 두께로 형성하는 것과,

상기 스퍼터링 방법은, 반응가스를 N2, Ar, He 및 Ne 중에서 선택된 임의의 한가지로 사용하고, 온도를 200 ∼ 700 ℃, 전력을 30 ∼ 5000 와트, 압력을 0.5 mTorr ∼ 10 Torr 로 하여 실시하는 것과,

상기 유전체막은 BST (( Ba,Sr)TiO3 ), Ta2O5, TiO2 또는 Al2O3 등과 같이 고유전율을 갖는 산화물을 CVD 나 ALD 방법으로 증착하고 결정화시켜 형성하되,

상기 유전체막은 반응가스로 N2, NH3, O2, N2O 또는 H2O2 등과 같은 산화가스를 사용하고 온도를 200 ∼ 700 ℃ 로 하여 45 ∼ 1000 Å 의 두께만큼 형성하고,

상기 결정화 공정은 N2, O2, N2O, Ar 또는 H2O2 중에서 선택된 임의의 한가지 산화가스를 이용하여 RTA ( rapid thermal anneal ) 하거나 퍼니스 ( furnace )에서 열처리하여 실시하는 것과,

상기 플레이트전극(25)은 Ru, Ir, Pt, IrOx, RuOx, TiN 또는 TaN 중에서 선택된 임의의 한가지로 45 ∼ 2000 Å 두께만큼 형성하는 것을 특징으로 한다.

한편, 본 발명의 원리는,

콘케이브형 구조로 하부전극인 저장전극을 형성할 때 유발되는 특성 열화를 방지하기 위하여, 콘케이브형 구조의 저장전극을 형성하기 위한 층간절연막의 두께로 저장전극용 콘택플러그에 루테늄막을 형성하고 이를 저장전극 마스크를 이용한 사진식각공정으로 패터닝하여 저장전극을 형성한 다음, 그 표면에 유전체막과 상부전극인 플레이트전극을 형성함으로써 콘케이브형 저장전극을 형성할 때 유발되는 오버행, 저장전극의 리프팅 현상 및 루테늄막의 표면 손상과 같은 특성 열화를 억제할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

도 1a 및 도 1b 를 참조하면, 반도체기판(11) 상부에 소자분리막(13)을 형성하고 상기 반도체기판(11) 상부를 평탄화시키는 하부절연층(15)을 형성한다.

이때, 상기 하부절연층(15)은, 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

여기서, 상기 하부절연층(15)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 하부절연층(15)의 예정된 부분을 통하여 상기 반도체기판(11)에 접속되는 콘택플러그(17)를 형성하되, 상기 콘택플러그(17)의 상측에 확산방지막(19)을 형성한다.

이때, 상기 확산방지막(19)은 Ti 실리사이드층과 TiN 의 적층구조로 형성하되, 상기 TiN 은 45 ∼ 1000 Å 두께로 형성한다.

도 1c를 참조하면, 전페표면상부에 루테늄막(21)을 형성한다. 이때, 상기 스퍼터링 방법으로 형성한다.

이때, 상기 스퍼터링 방법은, 반응가스를 N2, Ar, He 및 Ne 중에서 선택된 임의의 한가지로 사용하고, 온도를 200 ∼ 700 ℃, 전력을 30 ∼ 5000 와트, 압력을 0.5 mTorr ∼ 10 Torr 로 하여 1000 ∼ 30000 Å 두께로 형성한 것이다.

도 1d를 참조하면, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 루테늄막(21)을 식각하여 저장전극으로 예정된 영역에 상기 루테늄막(21)을 남김으로써 상기 확산방지막(19)을 통하여 상기 콘택플러그(17,19)에 접속되는 저장전극을 형성한다.

도 1e를 참조하면, 상기 저장전극인 루테늄막(21) 표면에 유전체막(23)을 형성한다.

이때, 상기 유전체막(23)은 BST (( Ba,Sr)TiO3 ), Ta2O5, TiO2 또는 Al2O3 등과 같이 고유전율을 갖는 산화물을 이용하여 CVD ( chemical vapor deposition ) 나 ALD ( atomic layer deposition ) 방법으로 45 ∼ 1000 Å 의 두께만큼 형성하고 이를 결정화시키는 열처리공정을 실시함으로써 형성한 것이다.

여기서, 상기 유전체막의 형성 공정 조건은, 반응가스로 N2, NH3, O2, N2O 또는 H2O2 등의 산화가스를 사용하고 온도를 200 ∼ 700 ℃ 로 한다.

그리고, 상기 결정화공정은 RTA ( rapid thermal anneal ) 공정이나 퍼니스 ( furnace ) 에서의 열처리공정으로 실시하되, 상기 N2, O2, N2O, Ar 또는 H2O2 등과 같은 산화가스를 이용하여 실시한다.

도 1f를 참조하면, 상기 유전체막(23) 표면에 상부전극인 플레이트전극(25)을 45 ∼ 2000 Å 두께로 형성한다.

이때, 상기 플레이트전극(25)은 Ru, Ir, Pt, IrOx, RuOx, TiN 또는 TaN 중에서 선택된 임의의 한가지로 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극용 콘택플러그에 접속되는 루테늄막으로 저장전극을 형성하되, 콘케이브구조에 사용되는 절연막의 두께만큼 두껍게 형성하여 콘케이브구조의 캐패시터 형성공정시 유발되는 소자의 특성 열화를 방지하여 소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (7)

1. 반도체기판에 접속되는 콘택플러그가 구비되는 하부절연층을 형성하되, 상기 콘택플러그 상부에 확산방지막이 구비되는 공정과,

   상기 확산방지막을 통하여 상기 콘택플러그에 접속되는 루테늄막을 상기 하부절연층 상부에 형성하되, 스퍼터링방법으로 1000 ∼ 30000 Å 두께만큼 형성하는 공정과,

   상기 루테늄막을 저장전극 마스크를 이용한 사진식각공정으로 패터닝하여 저장전극을 형성하는 공정과,

   상기 저장전극 표면에 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 확산방지막은 TiN 을 45 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 스퍼터링 방법은, 반응가스를 N2, Ar, He 및 Ne 중에서 선택된 임의의 한가지로 사용하고, 온도를 200 ∼ 700 ℃, 전력을 30 ∼ 5000 와트, 압력을 0.5 mTorr ∼ 10 Torr 로 하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 유전체막은 BST (( Ba,Sr)TiO3 ), Ta2O5, TiO2 또는 Al2O3 등과 같이 고유전율을 갖는 산화물을 CVD 나 ALD 방법으로 증착하고 결정화시켜 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 4 항에 있어서,

   상기 유전체막은 반응가스로 N2, NH3, O2, N2O 또는 H2O2 등과 같은 산화가스를 사용하고 온도를 200 ∼ 700 ℃ 로 하여 45 ∼ 1000 Å 의 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 4 항에 있어서,

   상기 결정화 공정은 N2, O2, N2O, Ar 또는 H2O2 중에서 선택된 임의의 한가지 산화가스를 이용하여 RTA ( rapid thermal anneal ) 하거나 퍼니스 ( furnace )에서 열처리하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항에 있어서,

   상기 플레이트전극(25)은 Ru, Ir, Pt, IrOx, RuOx, TiN 또는 TaN 중에서 선택된 임의의 한가지로 45 ∼ 2000 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.