KR20030048883A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 콘케이브형 캐패시터를 형성하기 위한 평탄화식각공정시 예정된 크기의 캐패시터를 형성하기 어렵게 하는 현상을 방지하기 위하여, 반도체기판에 콘택플러그가 구비되는 하부절연층을 형성하고 상기 하부절연층 상부에 식각정지막과 저장전극용 산화막의 적층구조를 형성한 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 상기 콘택플러그가 노출되는 트렌치 구조의 저장전극 영역을 정의하고 상기 저장전극 영역을 포함한 전체표면상부에 TiN 막을 형성한 다음, 상기 저장전극 영역을 매립하는 희생산화막을 전체표면상부에 형성하고

상기 저장전극용 산화막 상부의 TiN 막이 노출되도록 상기 희생산화막을 평탄화식각하되, 과도식각없이 실시한 다음, 상기 저장전극용 산화막, 희생산화막과의 식각선택비 차이를 이용한 습식방법으로 상기 저장전극용 산화막 상부의 TiN 막을 제거하고 상기 저장전극 영역 내의 희생산화막을 제거하여 상기 저장전극 영역 표면에 구비되는 TiN 막으로 저장전극을 형성한 다음, 후속공정으로 유전체막과 플레이트전극을 형성하는 공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 엠.아이.엠 ( metal-insulator-metal, MIM ) 구조를 가지며 탄탈륨산화막을 유전체막으로 사용하는 캐패시터의 저장전극을 루테늄 ( Ru )으로 형성하는 경우 후속 열처리공정시 루테늄막이 변형되어 소자의 특성을 열화시키는 현상을 방지하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

상기 저장전극으로 루테늄막을 사용하는 경우 정전용량을 확보하기 위하여 캐패시터를 콘케이브형 ( concave type ) 로 형성하였다.

도시되진 않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상에 하부절연층을 형성한다.

이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을형성한다.

이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.

그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.

이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 폴리실리콘막/확산방지막의 적층구조로 형성한다.

여기서, 상기 확산방지막은 Ti/TiN 으로 형성한다.

그 다음, 상기 하부절연층 상부에 저장전극용 산화막을 형성하고 저장전극 마스크를 이용한 사진식각공정으로 상기 콘택플러그를 노출시키는 저장전극 영역을 정의한다.

그 다음, 상기 콘택플러그에 접속되는 저장전극용 금속층인 TiN 을 전체표면상부에 형성한다.

그 다음, 전체표면상부를 산화막이나 감광막으로 도포하여 평탄화시키고 상기 저장전극용 산화막이 노출되도록 평탄화식각한 다음, 상기 저장전극 영역의 감광막을 제거하여 콘케이브형 저장전극을 형성한다.

여기서, 상기 평탄화식각공정으로 CMP 방법이나 에치백 방법을 사용한다.

상기 CMP 방법은 CMP 공정 중에 웨이퍼 내에서 셀 밀도가 높은 부분은 CMP 타겟보다 많이 일어나는 디싱 ( dishing ) 현상이 발생하기 때문에 셀 높이 감소에 의한 표면적 감소를 가져오게 된다.

상기 에치백 방법은 저장전극용 산화막 상부의 TiN을 제거하는 도중 상기 저장전극용 산화막이 식각되면서 저장전극 영역 내부 측벽의 TiN 도 동시에 식각되어 셀 높이를 감소시킴으로써 표면적 감소를 가져오게 된다.

특히, 상기 감광막을 사용하는 경우는 저장전극용 산화막 상의 TiN 제거후 플라즈마 환경에서 스트립 공정을 진행하므로 트렌치 내부의 TiN 이 감광막 제거 공정시 스트립 가스에 의해 산화되는 문제가 발생되어 캐패시터의 유전 용량을 현저히 감소시키는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 셀 높이의 감소를 효과적으로 방지하고 저장전극 TiN 의 안정성을 확보하여 누설전류 특성을 향상시킴과 동시에 축전기 셀 높이 감소를 방지하여 하부전극 면적을 확보하여 고집적 디램의 공정 마진을 여유롭게 확보할 수 있고 제품의 불량을 현저하게 낮출 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 하부절연층13 : 콘택플러그

15 : 식각정지박 17 : 저장전극용 산화막

19 : 저장전극 영역 21 : 저장전극용 TiN 막

23 : 희생산화막25 : 유전체막

27 : 상부전극, 플레이트전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판에 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,

상기 하부절연층 상부에 식각정지막과 저장전극용 산화막의 적층구조를 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 상기콘택플러그가 노출되는 트렌치 구조의 저장전극 영역을 정의하는 공정과,

상기 저장전극 영역을 포함한 전체표면상부에 TiN 막을 형성하는 공정과,

상기 저장전극 영역을 매립하는 희생산화막을 전체표면상부에 형성하는 공정과,

상기 저장전극용 산화막 상부의 TiN 막이 노출되도록 상기 희생산화막을 평탄화식각하되, 과도식각없이 실시하는 공정과,

상기 저장전극용 산화막, 희생산화막과의 식각선택비 차이를 이용한 습식방법으로 상기 저장전극용 산화막 상부의 TiN 막을 제거하는 공정과,

상기 저장전극 영역 내의 희생산화막을 제거하여 상기 저장전극 영역 표면에 구비되는 TiN 막으로 저장전극을 형성하는 공정과,

후속공정으로 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것과,

상기 식각정지막은 실리콘질화막으로 형성하는 것과,

상기 저장전극용 산화막은 CVD 방법으로 형성한 실리콘산화막이나 TEOS 산화막으로 형성하는 것과,

상기 식각정지막과 저장전극용 산화막의 적층구조는 6000 ∼ 20000 Å 두께로 형성하는 것과,

상기 TiN 막 100 ∼ 1000 Å 두께로 형성하는 것과,

상기 희생산화막은 CVD 방법을 이용하여 100 ∼ 5000 Å 두께로 형성하는 것과,

상기 희생산화막은 PSG, BSG, BPSG, AsSG, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것과,

상기 습식식각공정은 상기 저장전극용 산화막, 희생산화막과 TiN 막이 10 : 1 이상의 식각선택비 차이를 갖는 조건으로 실시하는 것과,

상기 습식식각공정은 H2SO4 : H2O2 = 0∼300 : 1 의 부피비율을 갖는 혼합용액을 이용하여 25 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시하는 것과,

상기 습식식각공정은 NH4 : H2O : H2O = 0∼5 : 1 : 0∼100 의 부피비율을 갖는 혼합용액을 이용하여 20 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시하는 것과,

상기 희생산화막의 제거공정은 HF 용액을 이용하여 실시하는 것을과,

상기 유전체막은 BST (( Ba,Sr)TiO3 ), PST ((Pb,Sr)TiO3), Ta2O5, TaON, TiO2, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 이용하여 형성하는 것을과,

상기 플레이트전극은 스퍼터링방법, CVD 방법 또는 원자층 증착방법을 이용하여 TiN, Ru 또는 폴리실리콘 중에서 선택된 임의의 한가지를 500 ∼ 3000 Å 두께로 형성하는 것을 특징으로 한다.

한편, 본 발명의 원리는, 습식 식각을 통하여 저장전극용 산화막 상부에 TiN 하부전극 물질을 제거하는 것이다.

보다 상세히 설명하면, 다음과 같다.

저장전극 영역 내부에 다른 산화막보다 습식식각률이 현저히 빠른 CVD 산화막을 매립하고 이를 CVD 산화막과 선택비를 가지는 TiN 만 선택적으로 제거할 수있는 화학 용액을 사용하여 저장전극용 산화막 상부의 TiN 만 선택적으로 제거하여 셀 높이 감소 없이 TiN 저장전극을 형성하는 것이다. 이때, 상기 CVD 산화막은 PSG 과같이 유동이 우수한 산화 절연물질로 형성하되, HF 용액에서 식각이 잘되는 CVD 산화막으로 형성한다. 일반적으으로 상기 PSG 는 순수와의 혼합비가 50 : 1 인 HF 용액에서 초당 24 Å 의 식각속도를 갖는다. 그리고, 상기 PSG 내부으 인 ( P ) 농도를 10 % 정도로 증가시키면 초당 100 Å 의 식각속도를 갖는다. 상기 TiN 은 HF 용액에 식각되지 않는다.

특히, H2SO4 혼합용액은 TiN을 효과적으로 습식식각하면서 CVD 산화막은 습식식각하지 않는 특성을 나타낸다.

125 ℃에서 H2SO4 : H2O2 = 4 : 1 의 부피비로 혼합한 용액 내에서, 상기 TiN 은 300 Å 이상의 식각률을 가지며 상기 CVD 산화막은 식각되지 않는다. 그리고, 3000 Å 두께로 스퍼터링하여 형성한 TiN 의 경우 10 분동안 디핑 ( dipping ) 하면 완전히 제거된다.

상기 저장전극용 산화막 상부의 TiN 식각후 저장전극 영역의 CVD 산화막을 HF 용액을 이용하여 제거함으로써 저장전극 영역의 TiN 손상을 방지함으로써 저장전극의 예정된 표면적을 확보하여 소자의 고집적화에 충분한 정전용량을 확보할 수 있다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 콘케이브형 캐패시터를 형성하는 것을 도시한다.

도 1a 를 참조하면, 반도체기판(도시안됨) 상부에 하부절연층(11)을 형성한다.

이때, 상기 하부절연층(11)은, 소자분리막(도시안됨), 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.

여기서, 상기 하부절연층(11)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(11)의 예정된 부분을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(도시안됨)을 형성하고 이를 매립하는 콘택플러그(13)를 형성한다.

이때, 상기 콘택플러그(13)는 폴리실리콘, 티타늄실리사이드층 및 티타늄질화막의 적층구조로 형성한 것이다.

그 다음, 상기 하부절연층(11)을 포함한 전체표면상부에 식각정지막(15)을 형성하고 그 상부에 저장전극용 산화막(17)을 형성한다.

이때, 상기 식각정지막(15)은 실리콘질화막으로 형성하고, 상기 저장전극용 산화막(17)은 CVD 방법을 이용하여 형성한 실리콘산화막이나 TEOS 산화막으로 형성한 것이다.

상기 식각정지막(15)과 저장전극용 산화막(17)의 적층구조는 6000 ∼ 20000 Å 두께로 형성한다.

도 1b를 참조하면, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 산화막(17)과 식각정지막(17)을 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역(19)을 형성한다. 이때, 상기 저장전극 영역(19)은 상기 콘택플러그가 저부에 구비되는 트렌치 형태로 구비된다.

도 1c를 참조하면, 상기 저장전극 영역(19)을 포함한 전체표면상부에 하부전극인 저장전극용 TiN 막(21)을 전체표면상부에 100 ∼ 1000 Å 두께로 형성한다. 이때, 상기 TiN 막(21)은 상기 콘택플러그에 접속된다.

도 1d를 참조하면, 상기 저장전극 영역(19)을 매립하는 CVD 방법을 이용하여 PSG 와 같이 유동성이 우수한 산화 절연물질로 평탄화된 희생산화막(23)을 100 ∼ 5000 Å 두께로 형성한다. 이때, 상기 희생산화막(23)은 BSG, BPSG, AsSG, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성할 수도 있다.

도 1e를 참조하면, 상기 TiN 막(21)을 노출시키도록 상기 희생산화막(23)을 평탄화식각한다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시하되, 과도식각없이 실시한다.

도 1f를 참조하면, 상기 저장전극용 산화막(17) 및 희생산화막(23)과의 식각선택비 차이를 이용하여 상기 저장전극용 산화막(17) 상부의 TiN 막(21)을 습식식각한다. 이때, 상기 습식식각공정은 상기 저장전극용 산화막(17), 희생산화막(23)과 TiN 막(21)이 10 : 1 이상의 식각선택비 차이를 갖는 조건으로 실시한다.

여기서, 상기 습식식각공정은 H2SO4 : H2O2 = 0∼300 : 1 의 부피비율을 갖는 혼합용액을 이용하여 25 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시할 수 있다.

또한, 상기 습식식각공정은 NH4 : H2O : H2O = 0∼5 : 1 : 0∼100 의 부피비율을 갖는 혼합용액을 이용하여 20 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시할 수도 있다.

도 1g를 참조하면, 상기 저장전극 영역(19) 내에 매립된 희생산화막(23)을 제거하여 상기 저장전극 영역(19) 표면에 TiN 막(21)으로 구비되는 콘케이브형 저장전극을 형성한다. 이때, 상기 희생산화막(23)의 제거공정은 HF 용액을 이용하여 실시한다.

도 1h를 참조하면, 상기 저장전극의 표면에 고유전 유전체막(25)을 형성하고 그 표면에 플레이트전극을 형성한다.

이때, 상기 유전체막(25)은 BST (( Ba,Sr)TiO3 ), PST ((Pb,Sr)TiO3), Ta2O5, TaON, TiO2, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 이용하여 형성한다.

그리고, 상기 유전체막(31) 표면에 플레이트전극(33)을 형성한다. 이때, 상기 플레이트전극(33)은 스퍼터링방법, CVD 방법 또는 원자층 증착방법을 이용하여 TiN, Ru 또는 폴리실리콘 중에서 선택된 임의의 한가지를 500 ∼ 3000 Å 두께로 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 식각선택비 차이를 이용한 식각공정으로 저장전극용 산화막의 손상 및 저장전극용 도전층인 TiN 막의 손상을 방지함으로써 예정된 크기의 저장전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 효과를 제공한다.

Claims (13)

1. 반도체기판에 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,

   상기 하부절연층 상부에 식각정지막과 저장전극용 산화막의 적층구조를 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 상기 콘택플러그가 노출되는 트렌치 구조의 저장전극 영역을 정의하는 공정과,

   상기 저장전극 영역을 포함한 전체표면상부에 TiN 막을 형성하는 공정과,

   상기 저장전극 영역을 매립하는 희생산화막을 전체표면상부에 형성하는 공정과,

   상기 저장전극용 산화막 상부의 TiN 막이 노출되도록 상기 희생산화막을 평탄화식각하되, 과도식각없이 실시하는 공정과,

   상기 저장전극용 산화막, 희생산화막과의 식각선택비 차이를 이용한 습식방법으로 상기 저장전극용 산화막 상부의 TiN 막을 제거하는 공정과,

   상기 저장전극 영역 내의 희생산화막을 제거하여 상기 저장전극 영역 표면에 구비되는 TiN 막으로 저장전극을 형성하는 공정과,

   후속공정으로 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 식각정지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 저장전극용 산화막은 CVD 방법으로 형성한 실리콘산화막이나 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 식각정지막과 저장전극용 산화막의 적층구조는 6000 ∼ 20000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 TiN 막 100 ∼ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 희생산화막은 CVD 방법을 이용하여 100 ∼ 5000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항에 있어서,

   상기 희생산화막은 PSG, BSG, BPSG, AsSG, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
8. 제 1 항에 있어서,

   상기 습식식각공정은 상기 저장전극용 산화막, 희생산화막과 TiN 막이 10 : 1 이상의 식각선택비 차이를 갖는 조건으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
9. 제 1 항에 있어서,

   상기 습식식각공정은 H2SO4 : H2O2 = 0∼300 : 1 의 부피비율을 갖는 혼합용액을 이용하여 25 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
10. 제 1 항에 있어서,

    상기 습식식각공정은 NH4 : H2O : H2O = 0∼5 : 1 : 0∼100 의 부피비율을 갖는 혼합용액을 이용하여 20 ∼ 130 ℃ 의 온도에서 1 ∼ 3600 초 동안 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
11. 제 1 항에 있어서,

    상기 희생산화막의 제거공정은 HF 용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
12. 제 1 항에 있어서,

    상기 유전체막은 BST (( Ba,Sr)TiO3 ), PST ((Pb,Sr)TiO3), Ta2O5, TaON, TiO2, Al2O3 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
13. 제 1 항에 있어서,

    상기 플레이트전극은 스퍼터링방법, CVD 방법 또는 원자층 증착방법을 이용하여 TiN, Ru 또는 폴리실리콘 중에서 선택된 임의의 한가지를 500 ∼ 3000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.