KR20100107608A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 층간절연막, 식각저지막, 제2 콘택 패드, 패드 스페이서, 하부 전극, 유전막 및 상부 전극을 포함한다. 층간절연막과 식각저지막은 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 순차적으로 적층된다. 제2 콘택 패드는 층간절연막 및 식각저지막을 관통하여 제1 콘택 패드와 접촉하며, 식각저지막으로부터 돌출된다. 패드 스페이서는 층간절연막 및 식각저지막과 제2 콘택 패드 사이에 구비된다. 하부 전극은 식각저지막 상에 구비되며, 제2 콘택 패드와 접촉한다. 유전막 및 상부 전극은 하부 전극 상에 순차적으로 구비된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 트랜지스터의 소스/드레인과 커패시터의 하부 전극을 전기적으로 연결하는 콘택 패드를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적 반도체 소자를 제조하기 위해서 반도체 소자의 디자인 룰(design rule)은 급속도로 줄어들고 있다. 따라서 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하고 있다.
디램(DRAM)의 단위 메모리 셀은 하나의 트랜지스터와 하나의 커패시터를 포함한다. 집적도 향상을 위하여 디램의 디자인 룰이 지속적으로 감소함에 따라, 상기 트랜지스터의 소스/드레인과 상기 커패시터를 연결하는 콘택 패드의 크기도 감소한다. 따라서, 상기 콘택 패드와 상기 커패시터의 접촉면적이 감소하므로, 상기 하부 전극과 상기 콘택 패드의 접촉 저항이 크게 증가하며 상기 하부 전극과 상기 콘택 패드의 얼라인 마진이 감소할 수 있다.
본 발명은 하부 전극과 콘택 패드의 접촉 저항을 줄이며, 상기 하부 전극과 상기 콘택 패드의 얼라인 마진을 확보할 수 있는 반도체 소자를 제공한다.
본 발명은 상기 반도체 소자를 제조하기 위한 방법을 제공한다.
본 발명에 따른 반도체 소자는 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 순차적으로 적층되는 층간절연막 및 식각저지막과, 상기 층간절연막 및 식각저지막을 관통하여 상기 제1 콘택 패드와 접촉하며, 상기 식각저지막으로부터 돌출되는 제2 콘택 패드와, 상기 층간절연막 및 식각저지막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서와, 상기 식각저지막 상에 구비되며, 상기 제2 콘택 패드와 접촉하는 하부 전극 및 상기 하부 전극 상에 순차적으로 구비되는 유전막 및 상부 전극을 포함할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 다음과 같다. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 제1 층간절연막 및 식각저지막을 순차적으로 형성한다. 상기 층간절연막 및 식각저지막을 관통하여 상기 제1 콘택 패드와 접촉하며, 상기 식각저지막으로부터 돌출되는 제2 콘택 패드 및 상기 층간절연막 및 식각저지막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서를 형성한다. 상기 제2 콘택 패드와 접촉하는 하부 전극을 형성한다. 상기 하부 전극 상에 유전막 및 상부 전극을 형성한다.
본 발명의 일 실시예들에 따르면, 상기 제2 콘택 패드 및 상기 패드 스페이 서를 형성하는 공정은 다음과 같다. 상 식각저지막 상에 제2 층간절연막을 형성한다. 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 부분적으로 식각하여 상기 제1 콘택 패드를 노출하는 콘택홀을 형성한다. 상기 콘택홀의 측벽에 패드 스페이서를 형성한다. 상기 콘택홀을 도전성 물질로 매립하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드를 형성한다. 상기 제2 층간절연막 상에 몰드막을 형성한다. 상기 제2 층간절연막 및 몰드막을 부분적으로 식각하여 상기 제2 콘택 패드의 상부 및 상기 패드 스페이서의 상부를 노출하는 개구를 형성한다. 상기 개구에 의해 노출된 패드 스페이서의 상부를 제거한다.
상기 하부 전극을 형성하는 공정은 다음과 같다. 상기 제2 콘택 패드의 상부를 감싸도록 상기 개구의 측벽과 저면을 따라 하부 전극을 형성한다. 상기 제2 층간절연막 및 몰드막을 제거한다.
본 발명의 일 실시예들에 따르면, 상기 개구의 단면적은 상기 제2 콘택 패드의 단면적보다 클 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제2 콘택 패드 및 상기 패드 스페이서를 형성하는 공정은 다음과 같다. 상기 식각저지막 상에 제2 층간절연막을 형성한다. 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 부분적으로 식각하여 상기 제1 콘택 패드를 노출하는 콘택홀을 형성한다. 상기 콘택홀의 측벽에 패드 스페이서를 형성한다. 상기 콘택홀을 도전성 물질로 매립하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드를 형성한다. 상기 제2 층간절연막을 제거하여 상기 제2 콘택 패드의 상부 및 패드 스페이서의 상부를 노출한다. 상기 노출된 패드 스페이서 의 상부를 제거한다.
상기 하부 전극을 형성하는 공정은 다음과 같다. 상기 식각저지막 상에 몰드막을 형성한다. 상기 몰드막들을 부분적으로 식각하여 상기 제2 콘택 패드의 상부를 노출하는 개구를 형성한다. 상기 개구의 측벽과 저면에 상기 제2 콘택 패드의 상부와 접촉하는 하부 전극을 형성한다. 상기 제2 층간절연막 및 몰드막을 제거한다.
본 발명의 일 실시예들에 따르면, 상기 개구의 단면적은 상기 제2 콘택 패드의 단면적보다 클 수 있다.
본 발명에 따른 반도체 소자는 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 순차적으로 적층되는 제1 층간절연막, 식각저지막 및 제2 층간절연막과, 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 관통하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드와, 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서와, 상기 제2 층간절연막 상에 상기 제2 콘택 패드와 접촉하도록 구비되며, 상기 제2 콘택 패드의 단면적보다 넓은 단면적을 갖는 랜딩 패드와, 상기 랜딩 패드와 접촉하도록 구비되는 하부 전극 및 상기 하부 전극 상에 순차적으로 구비되는 유전막 및 상부 전극을 포함할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 다음과 같다. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 제1 층간절연막, 식각저지막 및 제2 층간절연막을 순차적으로 형성한다. 상기 제1 층간절연막, 식각저지막 및 제2 층간절연 막을 관통하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드 및 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서를 형성한다. 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제3 층간절연막을 관통하여 상기 제2 콘택 패드와 연결되는 랜딩 패드를 형성한다. 상기 랜딩 패드와 접촉하는 하부 전극을 형성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 형성한다.
본 발명의 일 실시예들에 따르면, 상기 랜딩 패드의 단면적은 상기 제2 콘택 패드의 단면적보다 클 수 있다.
본 발명에 따르면, 패드 스페이서가 하부 전극과 연결되는 콘택 패드를 감싼다. 따라서, 상기 콘택 패드와 비트라인 사이의 쇼트를 방지할 수 있고, 상기 콘택 패드의 공정 마진을 확보할 수 있다.
또한, 상기 하부 전극이 돌출된 콘택 패드와 접촉하므로, 상기 하부 전극과 상기 콘택 패드의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극과 상기 콘택 패드의 얼라인 마진을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것 이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 반도체 기판(101), 게이트 구조물(110), 게이트 스페이서(108), 제1 콘택 패드(122) 및 제2 콘택 패드(124)를 포함하는 제1 층간절연막(120), 제2 층간절연막(126), 비트라인(130), 제3 층간절연막(132), 식각저지막(134), 패드 스페이서(138), 제3 콘택 패드(140), 하부 전극(150), 유전막(160) 및 상부 전극(170)을 포함한다.
상기 반도체 기판(101)은 소자 분리막(102)을 갖는다. 상기 소자 분리막(102)은 기판(101)을 액티브 영역 및 필드 영역으로 구분한다.
상기 게이트 구조물(110)은 게이트 절연막 패턴, 게이트 전극(104) 및 게이트 마스크(106)가 적층된 형상을 갖는다. 상기 게이트 절연막 패턴은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다. 상기 게이트 전극(104)은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다. 상기 게이트 마스크 패턴은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 게이트 스페이서(108)는 각 게이트 구조물(110)들의 양 측벽에 구비되며, 실리콘 질화물로 이루어진다.
상기 반도체 기판(101)은 상기 게이트 구조물(110)의 양측 표면 아래에 소스/드레인 영역에 해당되는 제1 콘택 영역(112) 및 제2 콘택 영역(114)을 갖는다. 상기 제1 콘택 영역(112)은 제1 콘택 패드(122)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(114)은 제2 콘택 패드(124)가 접속되는 비트 라인 콘택 영역에 해당된다.
상기 반도체 기판(101) 상에는 각기 게이트 구조물(110) 및 제1 및 제2 콘택 영역들(112, 114)을 포함하는 트랜지스터들이 구비된다.
상기 제1 층간절연막(120)은 상기 트랜지스터를 덮도록 기판(101)의 전면에 구비되며, 산화물로 이루어진다. 상기 산화물의 예로는 BPSG, PSG, SOG, PE-TEOS, USG, HDP-CVD 산화물 등을 들 수 있다. 제1 층간절연막(120)은 게이트 마스크(106)의 상면과 동일한 높이를 가질 수 있다.
상기 제1 콘택 패드(122)와 제2 콘택 패드(124)는 상기 제1 층간절연막(120)을 관통하여 제1 콘택 영역(112) 및 제2 콘택 영역(114)과 접촉한다. 구체적으로, 상기 제1 콘택 패드(122)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 콘택 패드(124)는 비트 라인 콘택 영역에 전기적으로 접촉된다. 상기 제1 콘택 패드(122)와 제2 콘택 패드(124)는 각각 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함할 수 있다.
상기 제2 층간절연막(126)은 상기 제1 콘택 패드(122)및 제2 콘택 패드(124)를 포함하는 제1 층간절연막(120) 상에 구비된다. 상기 제2 층간절연막(126)은 후술하는 비트 라인(130)과 제1 콘택 패드(122)를 전기적으로 절연시키는 역할을 한 다.
상기 비트 라인(130)은 상기 제2 층간절연막에 구비되며, 상기 제2 콘택 패드(124)와 전기적으로 연결된다. 상기 비트 라인(130)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
상기 제3 층간절연막(132)은 상기 비트 라인(130)이 형성된 제2 층간절연막(126) 상에 구비된다. 상기 제3 층간절연막(132)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 포함할 수 있다.
상기 식각저지막(134)은 상기 제3 층간절연막(132) 상에 구비된다. 상기 식각저지막(134)은 제3 층간절연막(132)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 식각저지막(134)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제3 콘택 패드(140)는 상기 식각저지막(134), 제3 층간절연막(132) 및 제2 층간절연막(126)을 관통하여 구비되며, 상기 제1 콘택 패드(122)와 전기적으로 연결된다. 상기 제3 콘택 패드(140)는 상기 제1 콘택 패드(122)와 후술하는 하부 전극(150)을 서로 연결시키는 역할을 한다. 상기 제3 콘택 패드(140)의 상부는 상기 식각저지막(134)으로부터 돌출된다. 상기 제3 콘택 패드(140)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어진다.
상기 패드 스페이서(138)는 상기 식각저지막(134), 제3 층간절연막(132) 및 제2 층간절연막(126)과 상기 제3 콘택 패드(140) 사이에 구비된다. 즉, 상기 패드 스페이서(138)의 높이는 상기 식각저지막(134), 제3 층간절연막(132) 및 제2 층간절연막(126)의 높이 합과 같다. 상기 패드 스페이서(138)는 실리콘 질화물로 이루어진다. 상기 패드 스페이서(138)는 상기 제3 콘택 패드(140)와 상기 비트라인(130) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(140)의 공정 마진을 확보할 수 있다.
상기 하부 전극(150)은 상기 식각저지막(134)으로부터 돌출된 상기 제3 콘택 패드(140)의 상부를 감싸도록 구비된다. 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 얼라인 마진을 확보할 수 있다.
상기 하부 전극(150)은 하부의 제3 콘택 패드(140)와 서로 다른 재질의 물질로서 이루어진다. 상기 하부 전극(150)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 하부 전극(150)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 하부 전극(150)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다.
상기 하부 전극(150)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 상기 하부 전극(150)과 후속 공정에 의해 형성되는 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 유전막(160)은 상기 하부 전극(150) 및 식각저지막(134) 상에 구비되며, 균일한 두께를 갖는다. 상기 유전막(160)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
상기 상부 전극(170)은 상기 유전막(160) 상에 구비된다. 상기 상부 전극(170)은 금속 또는 금속을 포함하는 물질로 이루어진다. 또는, 상기 상부 전극(170)은 금속 또는 금속을 포함하는 물질 상에 폴리실리콘이 적층된 다층막으로 이루어질 수 있다.
상기 반도체 소자(100)는 상기 패드 스페이서(138)를 이용하여 상기 제3 콘택 패드(140)와 상기 비트라인(130) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(140)의 공정 마진을 확보할 수 있다.
또한, 상기 반도체 소자(100)의 상기 하부 전극(150)은 상기 식각저지막(134)으로부터 돌출된 상기 제3 콘택 패드(140)의 상부를 감싸도록 구비되므로, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 얼라인 마진을 확보할 수 있다.
도 2a 내지 도 2h는 도 1에 도시된 반도체 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(101) 상에 소자 분리막(102)을 형성하여 기판(101)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(102)이 형성된 기판(101) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(도시 안됨)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(101) 상에는 각기 게이트 절연막 패턴, 게이트 전극(104) 및 게이트 마스크(106)를 포함하는 게이트 구조물(110)들이 형성된다.
이어서, 게이트 구조물(110)들이 형성된 기판(101) 상에 실리콘 질화막을 형 성한 후, 이를 이방성 식각하여 각 게이트 구조물(110)들의 양 측벽에 게이트 스페이서(108)를 형성한다.
상기 게이트 스페이서(108)가 형성된 게이트 구조물(110)들을 이온 주입 마스크로 이용하여 게이트 구조물(110)들 사이에 노출되는 기판(101)에 이온 주입 공정으로 불순물을 주입한다. 이후, 열 처리 공정을 수행함으로써 기판(101)에 소스/드레인 영역에 해당되는 제1 콘택 영역(112) 및 제2 콘택 영역(114)을 형성한다. 상기 제1 콘택 영역(112)은 제1 콘택 패드(122)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(114)은 제2 콘택 패드(124)가 접속되는 비트 라인 콘택 영역에 해당된다.
이에 따라, 기판(101) 상에는 각기 게이트 구조물(110) 및 제1 및 제2 콘택 영역들(112, 214)을 포함하는 트랜지스터들이 형성된다.
이후, 상기 트랜지스터를 덮으면서 기판(101)의 전면에 산화물로 이루어진 제1 층간절연막(120)을 형성한다. 제1 층간절연막(120)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(120)의 상부를 제거하여 제1 층간절연막(120)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(120)은 게이트 마스크(106)의 상면과 동일한 높이를 가질 수 있다.
상기 제1 층간절연막(120) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(120)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(120)을 관통하여 제1 콘택 영역(112) 및 제2 콘택 영역(114)을 노출시키는 제1 콘택홀들(미도시)을 형성한다. 상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(112)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(114)을 노출시킨다.
상기 제2 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(120)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(120)의 상면이 노출될 때까지 상기 제2 도전막에 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에는 제1 콘택 패드(122)와 제2 콘택 패드(124)가 형성된다. 상기 제1 콘택 패드(122)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 콘택 패드(124)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
도 2b를 참조하면, 제1 콘택 패드(122)및 제2 콘택 패드(124)를 포함하는 제1 층간절연막(120) 상에 제2 층간절연막(126)을 형성한다. 제2 층간절연막(126)은 후속하여 형성되는 비트 라인과 제1 콘택 패드(122)를 전기적으로 절연시키는 역할을 한다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막의 상부를 평탄화 한다. 상기 평탄화된 제2 층간절연막 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막(126)을 부분적으로 식각함으로써, 상기 제2 층간절연막에 제2 콘택 패드(124)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 콘택 패드(124)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀을 채우면서 제2 층간절연막 상에 제3 도전막(도시 안됨)을 형성한다.
상기 제3 도전막을 패터닝하여 상기 제2 콘택 패드와 전기적으로 연결되는 비트 라인(130)을 형성한다. 비트 라인(130)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
상기 비트 라인(130)이 형성된 제2 층간절연막(126)을 덮는 제3 층간절연막(132)을 형성한다. 제3 층간절연막(132)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
도 2c를 참조하면, 상기 제3 층간절연막(132) 상에 식각저지막(134) 및 제4 층간절연막(136)을 순차적으로 형성한다.
상기 식각저지막(134)은 제3 층간절연막(132) 및 제4 층간절연막(136)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각저지막(134)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간절연막(132)의 상면을 평탄화시킨 다음, 평탄화된 제3 층간절연막(132) 상에 식각저지막(134)을 형성할 수 있다.
상기 제4 층간절연막(136)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 상기 제4 층간절연막(136)은 TEOS를 사용하여 형성한다.
도 2d를 참조하면, 상기 제4 층간절연막(136) 상에 제4 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 제4 층간절연막(136), 식각저지막(134), 제3 층간절연막(132) 및 제2 층간절연막(126)을 부분적으로 식각함으로써, 제1 콘택 패드(122)들을 노출시키는 제3 콘택홀(137)들을 형성한다. 여기서, 상기 제3 콘택홀(137)들은 각기 커패시터의 콘택 패드가 형성되는 콘택홀에 해당된다.
이어서, 상기 제4 층간절연막(136)과 상기 제3 콘택홀(137)의 측면과 저면을 따라 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 제3 콘택홀(137)의 측벽에 패드 스페이서(138)를 형성한다.
도 2e를 참조하면, 제3 콘택홀(137)들을 매몰하면서 제4 층간절연막(136) 상에 제4 도전막을 형성한 후, 상기 제4 층간절연막(136)이 노출될 때까지 화학기계 적 연마공정을 수행하여 제3 콘택홀(137)들에 위치하는 제3 콘택 패드(140)를 형성한다. 상기 제3 콘택 패드(140)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 콘택 패드(122)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
상기 패드 스페이서(138)는 상기 제3 콘택 패드(140)와 상기 비트라인(130) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택홀(137) 및 상기 제3 콘택 패드(140)의 공정 마진을 확보할 수 있다.
도 2f를 참조하면, 상기 제4 층간절연막(136) 상에 하부 전극(미도시)을 형성하기 위한 몰드막(142)을 형성한다. 몰드막(142)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 상기 몰드막(142)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(142)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(142)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(142)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(142)의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(142) 및 제4 층간절연막(136)을 부분적으로 식각하여 개구(144)를 형성한다. 이때, 상기 개구(144)는 상기 제3 콘택 패드(140)보다 넓은 단면적을 갖는다. 따라서, 상기 개구(144)에 의해 상기 제3 콘택 패드(140)의 상부 및 상기 패드 스페이서(138)의 상부가 노출된다.
이후, 상기 개구(144)에 의해 노출된 패드 스페이서(138)의 상부를 식각한다. 상기 식각 공정에는 인산 용액이 사용될 수 있다. 상기 패드 스페이서(138)의 상부가 식각되면, 상기 제3 콘택 패드(140)의 상부는 상기 개구(144)의 저면으로부터 돌출된다.
도 2g를 참조하면, 상기 개구(144) 측벽 및 저면과 상기 몰드막(142) 상부면에 하부 전극으로 사용되기 위한 제5 도전막(미도시)을 연속적으로 형성한다. 상기 제5 도전막은 높은 종횡비를 갖는 개구(144)의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 제5 도전막은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 제5 도전막은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
이후, 상기 몰드막(142)이 노출될 때까지 상기 제5 도전막에 대해 화학기계적 연마공정을 수행하여 하부 전극(150)을 형성한다. 상기 하부 전극(150)은 하부의 제3 콘택 패드(140)와 서로 다른 재질의 물질로서 이루어진다. 상기 하부 전극(150)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 하부 전극(150)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 하부 전극(150)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다.
상기 하부 전극(150)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또 는 금속을 포함하는 물질로 형성하는 경우에는, 상기 하부 전극(150)과 후속 공정에 의해 형성되는 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 하부 전극(150)은 상기 제3 콘택 패드(140)의 상부를 감싸도록 형성되므로, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 얼라인 마진을 확보할 수 있다.
도 2h를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(142)과 제4 층간절연층(136)을 제거한다. 상기 몰드막(142)과 제4 층간절연층(136)은 모두 실리콘 산화물을 포함하기 때문에 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정에 의해 동시에 제거될 수 있다. 특히, 상기 LAL 용액은 상기 하부 전극의 부식 방지 및 산화물의 재흡착을 방지할 수 있는 금속부식 방지제 및 계면 활성제를 더 포함할 수 있다.
상기 하부 전극(150) 및 식각저지막(134) 상에 균일한 두께를 갖는 유전막(160)을 형성한다. 상기 유전막(160)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(160) 상에 상부 전극(170)을 형성한다. 상기 상부 전극(170)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전 극(170)은 금속 또는 금속을 포함하는 물질을 증착한 이후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 반도체 소자(100)가 완성된다.
상기 패드 스페이서(138)는 상기 제3 콘택 패드(140)와 상기 비트라인(130) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(140)의 공정 마진을 확보할 수 있다.
또한, 상기 하부 전극(150)은 상기 식각저지막(134)으로부터 돌출된 상기 제3 콘택 패드(140)의 상부를 감싸도록 형성되므로, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 얼라인 마진을 확보할 수 있다.
도 3a 내지 도 3e는 도 1에 도시된 반도체 소자를 제조하기 위한 다른 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(101) 상에 게이트 구조물(110), 게이트 스페이서(108), 제1 층간절연막(120), 제1 콘택 패드(122), 제2 콘택 패드(124), 제2 층간절연막(126), 비트라인(130), 제3 층간절연막(132), 식각저지막(134), 제4 층간절연막(136), 패드 스페이서(138) 및 제3 콘택 패드(140)를 형성한다.
상기 공정에 대한 구체적인 설명은 도 2a 내지 2e를 참조한 공정과 실질적으로 동일하므로 구체적인 설명은 생략한다.
도 3b를 참조하면, 상기 제4 층간절연막(136)을 식각 공정을 통해 제거한다. 따라서, 상기 제3 콘택 패드(140)의 상부 및 상기 패드 스페이서(138)의 상부가 상기 식각저지막(134)으로부터 돌출된다.
이후, 상기 식각저지막(134)으로부터 돌출된 패드 스페이서(138)의 상부를 식각한다. 상기 식각 공정에는 인산 용액이 사용될 수 있다. 상기 패드 스페이서(138)의 상부가 식각되면, 상기 제3 콘택 패드(140)의 상부가 상기 식각저지막(134)으로부터 돌출된다.
도 3c를 참조하면, 상기 식각저지막(134), 상기 패드 스페이서(138) 및 제3 콘택 패드(140) 상에 하부 전극(미도시)을 형성하기 위한 몰드막(142)을 형성한다. 상기 몰드막(142)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 상기 몰드막(142)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(142)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(142)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(142)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(142)의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(142)을 부분적으로 식각하여 개구(144)를 형성한다. 이때, 상기 개구(144)는 상기 제3 콘택 패드(140)보다 넓은 단면적을 갖는다. 따라서, 상기 개구(144)에 의해 상기 제3 콘택 패드(140)의 상부가 노출된다.
도 3d를 참조하면, 상기 개구(144) 측벽 및 저면과 상기 몰드막(142) 상부면에 하부 전극으로 사용되기 위한 제5 도전막(미도시)을 연속적으로 형성한 후, 상기 몰드막(142)이 노출될 때까지 상기 제5 도전막에 대해 화학기계적 연마공정을 수행하여 하부 전극(150)을 형성한다.
도 3e를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(142)을 제거한다. 상기 하부 전극(150) 및 식각저지막(134) 상에 균일한 두께를 갖는 유전막(160)을 형성하고, 상기 유전막(160) 상에 상부 전극(170)을 형성한다.
상기 식각 용액으로 몰드막(142) 만을 제거하는 것을 제외하면, 상기 도 3d 및 도 3e에 대한 구체적인 설명은 도 2g 및 도 2h에 대한 설명과 실질적으로 동일하다.
상기 공정을 통해, 반도체 소자(100)가 완성된다.
상기 패드 스페이서(138)는 상기 제3 콘택 패드(140)와 상기 비트라인(130) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(140)의 공정 마진을 확보할 수 있다.
또한, 상기 하부 전극(150)은 상기 식각저지막(134)으로부터 돌출된 상기 제3 콘택 패드(140)의 상부를 감싸도록 형성되므로, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(150)과 상기 제3 콘택 패드(140)의 얼라인 마진을 확보할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 반도체 소자(200)는 반도체 기판(201), 게이트 구조물(210), 게이트 스페이서(208), 제1 콘택 패드(222) 및 제2 콘택 패드(224)를 포함하는 제1 층간절연막(220), 제2 층간절연막(226), 비트라인(230), 제3 층간절연막(232), 식각저지막(234), 제4 층간절연막(236), 패드 스페이서(238), 제3 콘택 패드(240), 랜딩 패드(250), 하부 전극(260), 유전막(270) 및 상부 전극(280)을 포함한다.
상기 식각저지막(234) 상에 제4 층간절연막(236)을 더 구비되고, 상기 제3 콘택 패드(240)와 상기 하부 전극(260) 사이에 랜딩 패드(250)가 추가적으로 구비된다는 점을 제외하면, 상기 반도체 소자(200)에 대한 구체적인 설명은 도 1을 참조한 반도체 소자(100)에 대한 설명과 실질적으로 동일하다.
상기 식각저지막(234) 상에 제4 층간절연막(236)이 구비되므로, 상기 패드 스페이서(238)가 상기 제4 층간절연막(236), 식각저지막(234), 제3 층간절연막(232) 및 제2 층간절연막(226)을 관통하여 상기 제1 콘택 패드(222)와 연결된다. 상기 패드 스페이서(238)는 상기 제4 층간절연막(236), 식각저지막(134), 제3 층간절연막(132) 및 제2 층간절연막(126)과 상기 제3 콘택 패드(140) 사이에 구비된다.
상기 랜딩 패드(250)는 상기 제3 콘택 패드(240)보다 넓은 단면적을 갖는다. 상기 랜딩 패드(250)는 불순물로 도핑된 폴리실리콘으로 이루어질 수 있다. 따라 서, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 접촉 면적을 증가시킬 수 있다. 그러므로, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 얼라인 마진을 확보할 수 있다.
또한, 상기 반도체 소자(200)는 상기 패드 스페이서(238)를 이용하여 상기 제3 콘택 패드(240)와 상기 비트라인(230) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(240)의 공정 마진을 확보할 수 있다.
도 5a 내지 도 5d는 도 4에 도시된 반도체 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 반도체 기판(201) 상에 게이트 구조물(210), 게이트 스페이서(208), 제1 층간절연막(220), 제1 콘택 패드(222), 제2 콘택 패드(224), 제2 층간절연막(226), 비트라인(230), 제3 층간절연막(232), 식각저지막(234), 제4 층간절연막(236), 패드 스페이서(238) 및 제3 콘택 패드(240)를 형성한다.
상기 공정에 대한 구체적인 설명은 도 2a 내지 2e를 참조한 공정과 실질적으로 동일하므로 구체적인 설명은 생략한다.
도 5b를 참조하면, 상기 제3 콘택 패드(240) 및 상기 패드 스페이서(238)를 덮으면서 상기 제4 층간절연막(236) 상에 제5 층간절연막(242)을 형성한다. 상기 제5 층간절연막(242)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
상기 제5 층간절연막(242) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제5 층간절연막(242)을 부분적으로 이방성 식각함으로써, 제5 층간절연막(242)을 관통하여 상기 제3 콘택 패드(240)를 노출하는 콘택홀(미도시)을 형성한다. 이때, 상기 콘택홀은 상기 제3 콘택 패드(240)보다 넓은 단면적을 갖는다.
상기 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하여 제거한 후, 상기 콘택홀을 매몰하면서 제5 층간절연막(242)을 덮는 도전막을 형성한다. 상기 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제5 층간절연막(242)의 상면이 노출될 때까지 상기 도전막에 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 콘택홀 내에는 랜딩 패드(250)를 형성한다. 상기 랜딩 패드(250)는 상기 제3 콘택 패드(240)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
상기 콘택홀의 단면적이 상기 제3 콘택 패드(240)의 단면적보다 크므로, 상기 랜딩 패드(250)의 단면적도 상기 제3 콘택 패드(240)의 단면적보다 크다.
도 5c를 참조하면, 상기 랜딩 패드(250)가 형성된 제5 층간절연막(242) 상에 하부 전극(미도시)을 형성하기 위한 몰드막(252)을 형성한다. 상기 몰드막(252)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 상기 몰드막(252)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질 들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(252)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
이어서, 상기 몰드막(252)을 부분적으로 식각하여 상기 랜딩 패드(250)를 노출하는 개구(254)를 형성한다.
상기 개구(254) 측벽 및 저면과 상기 몰드막(252) 상부면에 하부 전극으로 사용되기 위한 도전막(미도시)을 연속적으로 형성한 후, 상기 몰드막(252)이 노출될 때까지 상기 도전막에 대해 화학기계적 연마공정을 수행하여 하부 전극(260)을 형성한다.
상기 하부 전극(260)은 상기 랜딩 패드(250) 상에 형성되므로, 상기 하부 전극(260)과 상기 랜딩 패드(250)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(260)과 상기 랜딩 패드(250)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(260)과 상기 랜딩 패드(250)의 얼라인 마진을 확보할 수 있다.
도 5d를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(252) 및 제5 층간절연막(242)을 제거한다. 상기 하부 전극(260), 상기 랜딩 패드(250) 및 제4 층간절연막(236) 상에 균일한 두께를 갖는 유전막(260)을 형성하고, 상기 유전막(260) 상에 상부 전극(270)을 형성한다.
상기 식각 용액으로 몰드막(252)과 제5 층간절연막(242)을 제거하고, 상기 유전막(260)이 상기 하부 전극(260), 상기 랜딩 패드(250) 및 제4 층간절연막(236) 상에 형성되는 것을 제외하면, 상기 도 5c 및 도 5d에 대한 구체적인 설명은 도 2g 및 도 2h에 대한 설명과 실질적으로 동일하다.
상기 공정들을 통해 반도체 소자(200)를 완성한다.
상기 반도체 소자(200)는 상기 패드 스페이서(238)를 이용하여 상기 제3 콘택 패드(240)와 상기 비트라인(230) 사이의 쇼트를 방지한다. 따라서, 상기 제3 콘택 패드(240)의 공정 마진을 확보할 수 있다.
또한, 상기 랜딩 패드(250)는 상기 제3 콘택 패드(240)보다 넓은 단면적을 가지므로, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 접촉 면적을 증가시킬 수 있다. 따라서, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극(250)과 상기 랜딩 패드(250)의 얼라인 마진을 확보할 수 있다.
본 발명에 따르면, 패드 스페이서가 하부 전극과 연결되는 콘택 패드를 감싼다. 따라서, 상기 콘택 패드와 비트라인 사이의 쇼트를 방지할 수 있고, 상기 콘택 패드의 공정 마진을 확보할 수 있다.
또한, 상기 하부 전극이 돌출된 콘택 패드와 접촉하므로, 상기 하부 전극과 상기 콘택 패드의 접촉 저항을 감소시킬 수 있고, 상기 하부 전극과 상기 콘택 패드의 얼라인 마진을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2h는 도 1에 도시된 반도체 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 도 1에 도시된 반도체 소자를 제조하기 위한 다른 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 5a 내지 도 5d는 도 4에 도시된 반도체 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 소자 101 : 반도체 기판
102 : 소자 분리막 104 : 게이트 전극
106 : 게이트 마스크 108 : 게이트 스페이서
110 : 게이트 구조물 112 : 제1 콘택 영역
114 : 제2 콘택 영역 120 : 제1 층간절연막
122 : 제1 콘택 패드 124 : 제2 콘택 패드
126 : 제2 층간절연막 130 : 비트라인
132 : 제3 층간절연막 134 : 식각저지막
136 : 제4 층간절연막 138 : 패드 스페이서
140 : 제3 콘택 패드 150 : 하부 전극
160 : 유전막 170 : 상부 전극

Claims (9)

  1. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 순차적으로 적층되는 층간절연막 및 식각저지막;
    상기 층간절연막 및 식각저지막을 관통하여 상기 제1 콘택 패드와 접촉하며, 상기 식각저지막으로부터 돌출되는 제2 콘택 패드;
    상기 층간절연막 및 식각저지막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서;
    상기 식각저지막 상에 구비되며, 상기 제2 콘택 패드와 접촉하는 하부 전극; 및
    상기 하부 전극 상에 순차적으로 구비되는 유전막 및 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 제1 층간절연막 및 식각저지막을 순차적으로 형성하는 단계;
    상기 층간절연막 및 식각저지막을 관통하여 상기 제1 콘택 패드와 접촉하며, 상기 식각저지막으로부터 돌출되는 제2 콘택 패드 및 상기 층간절연막 및 식각저지막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서를 형성하는 단계;
    상기 제2 콘택 패드와 접촉하는 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 콘택 패드 및 상기 패드 스페이서를 형성하는 단계는,
    상기 식각저지막 상에 제2 층간절연막을 형성하는 단계;
    상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 부분적으로 식각하여 상기 제1 콘택 패드를 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 패드 스페이서를 형성하는 단계;
    상기 콘택홀을 도전성 물질로 매립하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드를 형성하는 단계;
    상기 제2 층간절연막 상에 몰드막을 형성하는 단계;
    상기 제2 층간절연막 및 몰드막을 부분적으로 식각하여 상기 제2 콘택 패드의 상부 및 상기 패드 스페이서의 상부를 노출하는 개구를 형성하는 단계; 및
    상기 개구에 의해 노출된 패드 스페이서의 상부를 제거하는 단계를 포함하고,
    상기 하부 전극을 형성하는 단계는,
    상기 제2 콘택 패드의 상부를 감싸도록 상기 개구의 측벽과 저면을 따라 하부 전극을 형성하는 단계; 및
    상기 제2 층간절연막 및 몰드막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 개구의 단면적은 상기 제2 콘택 패드의 단면적보다 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서, 상기 제2 콘택 패드 및 상기 패드 스페이서를 형성하는 단계는,
    상기 식각저지막 상에 제2 층간절연막을 형성하는 단계;
    상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 부분적으로 식각하여 상기 제1 콘택 패드를 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 패드 스페이서를 형성하는 단계;
    상기 콘택홀을 도전성 물질로 매립하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드를 형성하는 단계;
    상기 제2 층간절연막을 제거하여 상기 제2 콘택 패드의 상부 및 패드 스페이서의 상부를 노출하는 단계; 및
    상기 노출된 패드 스페이서의 상부를 제거하는 단계를 포함하고,
    상기 하부 전극을 형성하는 단계는,
    상기 식각저지막 상에 몰드막을 형성하는 단계;
    상기 몰드막들을 부분적으로 식각하여 상기 제2 콘택 패드의 상부를 노출하는 개구를 형성하는 단계;
    상기 개구의 측벽과 저면에 상기 제2 콘택 패드의 상부와 접촉하는 하부 전 극을 형성하는 단계; 및
    상기 제2 층간절연막 및 몰드막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 개구의 단면적은 상기 제2 콘택 패드의 단면적보다 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 순차적으로 적층되는 제1 층간절연막, 식각저지막 및 제2 층간절연막;
    상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 관통하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드;
    상기 제1 층간절연막, 식각저지막 및 제2 층간절연막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서;
    상기 제2 층간절연막 상에 상기 제2 콘택 패드와 접촉하도록 구비되며, 상기 제2 콘택 패드의 단면적보다 넓은 단면적을 갖는 랜딩 패드;
    상기 랜딩 패드와 접촉하도록 구비되는 하부 전극; 및
    상기 하부 전극 상에 순차적으로 구비되는 유전막 및 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1 콘택 패드를 포함하는 하부 구조물이 형성된 기판 상에 제1 층간절연막, 식각저지막 및 제2 층간절연막을 순차적으로 형성하는 단계;
    상기 제1 층간절연막, 식각저지막 및 제2 층간절연막을 관통하여 상기 제1 콘택 패드와 접촉하는 제2 콘택 패드 및 상기 제1 층간절연막, 식각저지막 및 제2 층간절연막과 상기 제2 콘택 패드 사이에 구비되는 패드 스페이서를 형성하는 단계;
    상기 제2 층간절연막 상에 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막을 관통하여 상기 제2 콘택 패드와 연결되는 랜딩 패드를 형성하는 단계;
    상기 랜딩 패드와 접촉하는 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 랜딩 패드의 단면적은 상기 제2 콘택 패드의 단면적보다 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.
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