KR20110136473A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

Abstract

기판 상에 패드가 매립된 절연층을 형성한다. 절연층과 패드 상에 식각 저지막, 몰드 구조물 및 지지층 등을 형성하고, 지지층과 몰드 구조물을 식각하여 식각 저지막을 노출하는 제1 개구를 형성한다. 제1 개구의 측벽 상에 형성되는 제1 스페이서를 이용하여 식각 저지막을 수직하게 식각하여 패드를 노출시키는 제2 개구를 형성한다. 제1 스페이서를 이용하여 식각 저지막을 수평하게 식각하여 패드의 노출 면적을 확장시키는 제3 개구를 형성한다. 제1 스페이서를 제거하고, 몰드 구조물을 식각하여 제3 개구보다 큰 폭을 갖는 제4 개구를 형성한다. 제2 개구의 측벽과 패드 상에 하부 전극을 형성하고, 몰드 구조물을 제거하여 하부 전극을 지지하는 지지 부재를 형성한다. 하부 전극과 지지 부재 상에 유전막과 상부 전극을 형성한다. 하부 전극의 형성을 위한 개구의 폭을 확장시켜 개구에 의해 패드를 넓게 노출시킨 후에 패드 상에 하부 전극을 형성하기 때문에 하부 전극과 패드의 접촉 저항을 감소시킬 수 있다

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 패드와 하부 전극 사이의 접촉 저항을 감소시키고 캐패시터의 구조적 안정성을 개선할 수 있는 반도체 장치 및 이러한 반도체 장치의 제조 방법에 관한 것이다.

근래 들어 반도체 소자의 집적도는 크게 증가하면서도 반도체 소자 의 사이즈는 급격하게 축소되면서 반도체 소자에 포함되는 캐패시터의 높이도 크게 증가하한 반면 상기 캐패시터 하부의 임계 치수(CD)는 현저하게 감소하였다. 이에 따라, 캐패시터의 유전막의 두께가 감소되며, 이로 인하여 하부 전극이 반도체 기판 상에 형성된 플러그 또는 콘택에 접촉되지 못하는 불량이 자주 발생하며, 상기 하부 전극과 상기 콘택 간의 접촉 저항도 크게 증가하는 문제가 야기된다. 이러한 문제를 해결하기 위하여 패드 상에 형성되는 식각 저지막이 오픈되는 폭을 확장시키는 방법이 개발 중이지만, 하부 전극을 지지 하는 지지층과 식각 저지막이 동일한 질화물로 형성되기 때문에 식각 저지막을 식각할 경우에 지지층이 동시에 식각되어 하부 전극이 기울어지거나 쓰러지는 문제점이 있다. 따라서, 상기 하부 전극을 지지하기 위한 지지층의 식각을 방지하면서 식각 저지막이 오픈되는 면적을 선택적으로 증가시킬 수 있는 방법이 요구된다.

전술한 문제점을 고려하여, 본 발명의 목적은 지지 부재를 보호하면서 하부 전극의 형성을 위한 개구의 폭을 확장시켜 패드와 하부 전극 사이의 연결 안정성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.

본 발명의 일 측면에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 절연층을 형성한 후, 상기 절연층 내에 패드를 매립시킨다. 상기 절연층과 상기 패드 상에 식각 저지막을 형성한 후, 상기 식각 저지막 상에 몰드 구조물을 형성한다. 상기 몰드 구조물 상에 제1 지지층을 형성한 다음, 상기 제1 지지층 및 상기 몰드막 구조물을 식각하여 상기 식각 저지막을 노출시키는 제1 개구를 형성한다. 상기 제1 개구의 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 식각하여 상기 패드를 제1 면적으로 노출시키는 제2 개구를 형성한다. 상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 식각하여 상기 패드를 제2 면적으로 노출시키는 제3 개구를 형성한 후, 상기 제1 스페이서를 제거한다. 상기 몰드 구조물을 식각하여 상기 제3 개구보다 큰 폭을 갖는 제4 개구를 형성한다.

본 발명의 실시예들에 따르면, 상기 몰드 구조물은, 상기 식각 저지막 상에 제1 몰드막을 형성한 후, 상기 제1 몰드막 상에 제2 몰드막을 형성하여 완성될 수 있다. 여기서, 상기 제1 몰드막 및 상기 제2 몰드막은 서로 다른 산화물을 포함할 수 있다. 또한, 상기 제1 스페이서는 산화물 또는 산질화물을 포함할 수 있으며, 상기 식각 저지막과 상기 제1 지지층은 각기 질화물을 포함할 수 있다.

본 발명의 실시예들에 있어서, 상기 제4 개구의 측벽과 상기 패드 상에 하부 전극을 형성한 후, 상기 몰드 구조물을 제거하여 상기 하부 전극을 지지하는 제1 지지 부재를 형성할 수 있다. 상기 하부 전극 및 상기 제1 지지 부재 상에 유전막을 형성한 다음, 상기 유전막 상에 상부 전극을 형성한다. 상기 제4 개구의 측벽은 계단 형상의 구조를 가질 수 있으며, 이에 따라 상기 하부 전극의 측부도 계단 형상의 구조를 가질 수 있다.

본 발명의 실시예들에 있어서, 상기 제1 지지층 상에 상부 몰드 구조물이 형성될 수 있으며, 상기 제1 개구는 상기 상부 몰드 구조물로부터 상기 제1 몰드막까지 형성될 수 있다. 여기서, 상기 상부 몰드 구조물은 상기 제1 지지층 상에 제3 몰드막을 형성하여 완성될 수 있다. 이 때, 상기 제3 몰드막은 상기 제1 몰드막 또는 상기 제2 몰드막과 다른 산화물을 포함할 수 있다.

본 발명의 실시예들에 있어서, 상기 제4 개구의 측벽은 다중 계단 형상의 구조를 가질 수 있으며, 상기 하부 전극의 측부도 다중 계단 형상의 구조를 가질 수 있다.

본 발명의 실시예들에 따르면, 상기 제3 몰드막 상에 제2 지지층을 형성한 후, 상기 제1 및 제2 몰드막과 함께 상기 제3 몰드막을 제거하여 상기 하부 전극을 지지하는 제2 지지 부재를 형성할 수 있다.

본 발명의 다른 측면에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 절연층을 형성하고, 상기 절연층에 패드를 매립시킨 후, 상기 절연층과 상기 패드 상에 식각 저지막을 형성한다. 상기 식각 저지막 상에 하부 몰드 구조물을 형성한 다음, 상기 하부 몰드 구조물 상에 제1 지지층을 형성한다. 상기 제1 지지층 상에 상부 몰드 구조물을 형성한 후, 상기 상부 몰드 구조물을 식각하여 상기 제1 지지층을 노출시키는 제1 개구를 형성한다. 상기 제1 개구의 측벽 상에 제1 스페이서를 형성한 다음, 상기 제1 스페이서를 식각 마스크로 이용하여 상기 제1 지지층과 상기 제1 몰드막을 식각하여 상기 식각 저지막을 노출시키는 제2 개구를 형성한다. 상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 수직하게 식각하여 상기 패드를 노출시키는 제3 개구를 형성한 후, 상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 수평하게 식각하여 상기 패드의 노출 면적을 확장시키는 제4 개구를 형성한다. 상기 하부 몰드 구조물을 식각하여 상기 제4 개구보다 큰 하부 폭을 갖는 제5 개구를 형성한다.

본 발명의 실시예들에 따르면, 상기 제5 개구의 측벽과 상기 패드 상에 하부 전극을 형성한 후, 상기 상부 몰드 구조물 및 상기 하부 몰드 구조물을 제거하여 상기 하부 전극을 지지하는 제1 지지 부재를 형성한 다음, 상기 제1 스페이서를 제거할 수 있다.

본 발명의 실시예들에 있어서, 상기 제2 개구의 측벽 상에 제2 스페이서를 형성한 다음, 상기 제4 개구를 형성한 후에 상기 제2 스페이서를 제거할 수 있다.

본 발명의 실시예들에 따르면, 상기 제5 개구의 상부 측벽 및 하부 측벽 중에서 적어도 하나는 계단 형상의 구조를 가질 수 있으며, 이에 따라 상기 하부 전극의 상부 측부 및 하부 측부 중에서 적어도 하나는 계단 형상의 구조를 가질 수 있다.

본 발명의 실시예들에 있어서, 상기 상부 몰드 구조물 상에 제2 지지층을 형성한 다음, 상기 상부 몰드 구조물 및 상기 하부 몰드 구조물을 제거하는 동안 상기 제2 지지층으로부터 상기 하부 전극을 지지하는 제2 지지 부재를 형성할 수 있다.

본 발명의 또 다른 측면에 따른 반도체 장치는, 기판 상에 형상되는 절연층, 상기 절연층에 매립되는 패드, 상기 패드에 접촉되며, 상기 패드의 상부 면적보다 동일하거나 넓은 하부 면적을 갖는 하부 전극, 상기 하부 전극의 측부에 접촉되는 적어도 하나의 지지 부재, 상기 하부 전극 및 상기 지지 부재 상에 형성되는 유전막, 그리고 상기 유전막 상에 형성되는 상부 전극을 포함한다.

본 발명의 실시예들에 있어서, 상기 지지 부재는 상기 하부 전극의 중앙부에 접촉되는 제1 지지 부재 및 상기 하부 전극의 상부에 접촉되는 제2 지지 부재를 포함할 수 있다.

본 발명의 실시예들에 따르면, 상기 하부 전극의 상부 및 하부 중에서 적어도 하나는 계단 형상의 구조를 가질 수 있다.

본 발명에 따르면, 하부 전극의 형성을 위한 개구의 폭을 확장시켜 상기 개구에 의해 노출되는 패드의 면적을 증가시킨 후에 패드 상에 캐패시터의 하부 전극을 형성하기 때문에, 상기 하부 전극과 상기 패드 사이의 접촉 저항을 감소시키고 상기 패드와 상기 하부 전극 사이의 연결 안정성을 개선하여, 이러한 캐패시터를 구비하는 반도체 장치의 전기적인 특성을 향상시킬 수 있다. 또한, 하나 이상의 지지 부재가 상기 하부 전극을 지지하고, 상기 하부 전극의 측부가 다중 계단 형상의 구조를 가지기 때문에, 비록 하부 전극이 큰 종횡비를 가지는 경우에도 상기 하부 전극이 기울어지거나 쓰러지는 현상을 방지함으로써, 반도체 장치의 신뢰성을 개선할 수 있다. 더욱이, 하부 전극이 현저하게 개선된 구조적 안정성을 확보함으로써, 이러한 하부 전극 상에 형성되는 유전막의 두께를 증가시킬 수 있으므로, 이를 포함하는 캐패시터의 용량을 크게 증가시킬 수 있다.

도 1a 내지 도 1i는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 3a 내지 도 3d는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5f는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8a 내지 도 8e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.

이하, 본 발명의 예시적인 실시예들에 따른 반도체 장치 및 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 설명하지만, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 다양한 실시예들을 상세하게 설명하고자 한다. 그러나 이러한 실시예들은 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면에 있어서, 동일하거나 유사한 참조 부호는 동일하거나 유사한 구성 요소를 나타낸다. "제1", "제2", "제3", "제4", "제5" 등의 용어는 동일 또는 유사한 특성 또는 물성을 갖는 구성 요소를 구별하여 지칭하기 위해 사용한다. "1차" 및/또는 "2차"는 공정의 진행 과정을 표시할 때 많이 사용되고, "제1", "제2", "제3", "제4" 또는 "제5" 등의 용어는 구성 요소를 구별하기 위해 사용되지만, 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용되며, 각각 "1차", "2차" 등의 용어와 교환 가능하게 사용된다.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "포함된다", "가진다", "구성한다" 또는 "함유한다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

첨부된 도면에 있어서 보이는 층(막, 또는 필름), 패턴, 패드, 전극, 부재 또는 개구 등의 구조물들이 갖는 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대 과장하여 도시할 수 있다. 본 명세서에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.

도 1a 내지 도 1i는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 1a를 참조하면, 하부 구조물이 형성된 기판(5) 상에 절연층(10)을 형성한다. 기판(5)은 반도체 기판 또는 반도체층을 갖는 기판을 포함할 수 있다. 예를 들면, 기판(5)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판 등의 반도체 기판이나 SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등의 반도체층이 구비된 기판을 포함할 수 있다.

본 발명의 실시예들에 있어서, 상기 하부 구조물은 트랜지스터 또는 다이오드 등의 스위칭 소자(switching element)를 포함할 수 있다. 또한, 상기 하부 구조물은 기판(5)에 형성된 콘택 영역, 도전 패턴, 절연 패턴, 콘택, 플러그, 패드 등을 포함할 수 있다.

절연층(10)은 상기 하부 구조물을 완전히 덮을 수 있는 충분한 두께로 형성될 수 있다. 절연층(10)은 실리콘 산화물 등의 산화물을 사용하여 형성된다. 예를 들면, 절연층(10)은 USG(undoped silicate glass), SOG(spin on glass), PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), FOX(flowable oxide), TOSZ(Tonen Silazane), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합하여 사용될 수 있다. 또한, 절연층(10)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 스핀 코팅(spin coating) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 이용하여 기판(5) 상에 형성될 수 있다.

본 발명의 다른 실시예들에 따르면, 절연층(10)은 적어도 하나의 산화막, 질화막 및/또는 산질화막을 포함할 수 있다. 이 경우, 상기 질화막은 실리콘 질화물 등을 포함할 수 있으며, 상기 산질화막은 실리콘 산질화물을 포함할 수 있다. 절연층(10)의 적어도 일부가 배선들을 전기적으로 절연시키는 층간 절연막에 해당될 수 있다.

절연층(10)을 사진 식각 공정으로 식각하여 기판(10)의 소정 영역을 노출시키는 콘택 홀(도시되지 않음)을 형성한 후, 상기 콘택 홀 내에 도전성 물질을 매립하여 패드(15), 콘택 또는 플러그를 형성한다. 따라서, 패드(15)는 기판(5)의 소정 영역, 예를 들면 콘택 영역 상에 위치할 수 있다. 패드(15)는 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들면, 패드(15)는 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta), 텅스텐 질화물(WNx), 티타늄 질화물(TiNx), 알루미늄 질화물(AlNx), 탄탈륨 질화물(TaNx), 티타늄-알루미늄 질화물(TiAlxNy) 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 패드(15)는 금속막 또는 금속 화합물막을 포함하는 단일막 구조를 가질 수 있지만, 적어도 하나의 금속막 및/또는 적어도 하나의 금속 화합물막을 구비하는 다층막 구조를 가질 수도 있다.

본 발명의 실시예들에 있어서, 패드(15)는 상기 콘택 홀을 채우면서 절연층(10) 상에 도전막을 형성한 다음, 절연층(10)이 노출될 때까지 상기 도전막을 부분적으로 제거하여 형성될 수 있다. 이 경우, 상기 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다. 또한, 패드(15)는 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 이용하여 상기 콘택 홀 내에 형성될 수 있다.

절연층(10)과 패드(15) 상에 식각 저지막(etch stop layer)(20)을 형성한다. 식각 저지막(20)은 후속하는 식각 공정들 동안 절연층(10)이 식각되는 것을 방지하여, 기판(5) 상에 제공된 하부 구조물들을 보호할 수 있다. 식각 저지막(20)은 실리콘 질화물을 포함하는 제1 질화물을 사용하여 형성될 수 있다. 식각 저지막(20)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정(LPCVD) 등을 이용하여 절연층(10) 상에 형성될 수 있다.

본 발명의 실시예들에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백 공정 등을 이용하여 절연층(10)의 상면을 평탄화한 후, 이와 같이 평탄화된 절연층(10) 상에 식각 저지막(20)이 형성될 수 있다.

식각 저지막(20) 상에는 제1 몰드막(25)이 형성된다. 제1 몰드막(25)은 제1 산화물을 포함할 수 있다. 예를 들면, 제1 몰드막(25)은 BPSG, PSG, USG, SOG, FOX, TOSZ, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 몰드막(25)은 BPSG를 함유할 수 있다. 제1 몰드막(25)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스핀 코팅 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 식각 저지막(20) 상에 형성될 수 있다.

본 발명의 실시예들에 따르면, 제1 몰드막(25)은 식각 저지막(20)의 상면으로부터 약 1,000Å 내지 약 2,000Å 정도의 높이로 형성될 수 있다. 그러나, 이러한 제1 몰드막(25)의 두께는 캐패시터에 요구되는 캐패시턴스(capacitance)에 따라 적절하게 증가하거나 감소될 수 있다.

제1 몰드막(25) 상에 제2 몰드막(30)을 형성한다. 이에 따라, 식각 저지막(20) 상에는 제2 및 제2 몰드막(25, 30)을 포함하는 몰드 구조물(mold structure)이 제공된다. 제2 몰드막(30)은 제2 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스핀 코팅 공정, 고밀도 플라즈마-화학 기상 증착 공정 등으로 제1 몰드막(25) 상에 증착하여 형성될 수 있다. 예들 들면, 제2 몰드막(30)은 TEOS, PE-TEOS, BPSG, PSG, USG, SOG, FOX, TOSZ, HDP-CVD 산화물 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제2 몰드막(30)은 TEOS 또는 PE-TEOS를 사용하여 형성될 수 있다.

본 발명의 실시예들에 따르면, 제2 몰드막(30)의 제2 산화물은 제1 몰드막(25)의 제1 산화물과는 다른 산화물일 수 있다. 이에 따라, 동일한 식각 용액 또는 식각 가스에 대하여 제1 몰드막(250과 제2 몰드막(30)은 서로 상이한 식각율을 나타낼 수 있다.

제2 몰드막(30)은 제1 몰드막(25)의 상면을 기준으로 약 400 내지 약 1,000 정도의 높이로 형성될 수 있다. 따라서, 제1 몰드막(25)과 제2 몰드막(30) 사이의 두께 비율은 약 1：1 내지 약 5：1 정도가 될 수 있다. 제2 몰드막(30)의 두께도 전술한 경우와 유사하게 캐패시터에 요구되는 캐패시턴스에 따라 증가되거나 감소될 수 있다. 한편, 화학 기계적 연마 공정, 에치 백 공정 등을 이용하여 제2 몰드막(30)을 평탄화시킬 수도 있다.

상기 몰드 구조물의 제2 몰드막(30) 상에 지지층(35)을 형성한다. 지지층(35)은 실리콘 질화물 등을 포함하는 제2 질화물을 사용하여 형성될 수 있다. 여기서, 지지층(35)의 제2 질화물은 식각 저지막(20)의 제1 질화물과 실질적으로 동일하거나 유사할 수 있다. 지지층(35)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 저압 화학 기상 증착 공정(LPCVD) 등을 이용하여 제2 몰드막(30) 상에 형성될 수 있다. 지지층(35)은 후속하는 공정들을 통하여 캐패시터의 하부 전극(60) 도 1h 참조)을 지지하는 지지 부재(38)(도 1i 참조)가 된다.

도 1b를 참조하면, 지지층(35) 상에 하부 전극(60)을 형성하기 위한 마스크 패턴(40)을 형성한다. 마스크 패턴(40)은 지지층(35), 제2 몰드막(30) 및/또는 제1 몰드막(25)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 마스크 패턴(40)은 폴리실리콘, 아몰퍼스 실리콘, 아몰퍼스 카본 등을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 마스크 패턴(40)은 폴리실리콘을 포함할 수 있다.

마스크 패턴(40)은 지지층(35)의 상면으로부터 약 4,000Å 내지 약 5,000Å 정도의 두께로 형성될 수 있다. 그러나, 마스크 패턴(40)의 높이는 후속하는 식각 공정들의 공정 조건들에 따라 증가하거나 감소될 수 있다. 마스크 패턴(40)은 지지층(35) 가운데 아래에 패드(15)가 위치하는 부분을 노출시킬 수 있다.

마스크 패턴(40)을 식각 마스크로 이용하는 제1 식각 공정을 통해 지지층(35), 제2 몰드막(30) 및 제1 몰드막(25)을 부분적으로 식각함으로써, 식각 저지막(20)을 제1 면적으로 노출시키는 제1 개구(45)를 형성한다. 즉, 제1 개구(45)는 지지층(35)으로부터 제1 몰드막(25)까지 형성된다. 제1 몰드막(25)과 제2 몰드막(30)이 상대적으로 높은 높이를 가지는 경우, 제1 개구(45)는 아래로 갈수록 그 폭이 좁아지는 형상을 가질 수 있다. 즉, 제1 개구(45)는 기판(5)에 대해 직교하는 방향을 따라 소정의 기울기로 경사진 측벽을 가질 수 있다. 이에 따라, 식각 저지막(25)의 노출되는 상기 제1 면적도 상대적으로 작을 수 있다.

도 1c를 참조하면, 제1 개구(45)의 측벽 상에 스페이서(50)를 형성한다, 스페이서(50)는 식각 저지막(20) 및/또는 지지층(35)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 스페이서(50)는 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다.

본 발명의 실시예들에 있어서, 스페이서(50)는 제1 개구(45)의 측벽, 노출된 식각 저지막(20) 및 마스크 패턴(40) 상에 스페이서 형성막(도시되지 않음)을 형성한 후에, 이러한 스페이서 형성막을 부분적으로 식각하여 형성될 수 있다. 이 때, 상기 스페이서 형성막은 제1 개구(45)의 프로파일(profile)을 따라 균일하게 형성될 수 있다. 예들 들면, 상기 스페이서 형성막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다.

도 1d를 참조하면, 스페이서(50)와 마스크 패턴(40)을 식각 마스크들로 이용하는 제2 식각 공정을 통하여 상기 제1 면적으로 노출된 부분의 식각 저지막(20)을 식각하여 패드(15)를 제1 면적으로 노출시킨다. 식각 저지막(20)이 질화물을 포함하는 경우에는, 식각 저지막(20)은 인산 및/또는 황산을 함유하는 식각 용액 또는 식각 가스를 사용하여 식각될 수 있다.

상기 제2 식각 공정에 따라 패드(15)가 상기 제1 면적으로 노출되며, 제1 개구(45)는 패드(15)를 상기 제1 면적으로 노출시키는 제2 개구(46)로 변화된다. 즉, 제2 개구(46)는 지지층(35)으로부터 식각 저지막(20)까지 형성된다.

도 1e를 참조하면, 스페이서(50)를 계속 식각 마스크로 사용하는 제3 식각 공정을 통해 식각 저지막(20)을 기판(5)에 대해 실질적으로 평행한 방향을 따라 식각함으로써, 제2 개구(46)로부터 식각 저지막(20)을 상기 제1 면적보다 큰 제2 면적으로 노출시키는 제3 개구(47)를 형성한다. 즉, 제3 개구(47)의 저부는 제2 개구(460의 저부에 비하여 확장된다. 이에 따라, 패드(15)도 제2 면적으로 노출된다. 즉, 제3 개구(47)는 상대적으로 큰 제2 면적으로 패드(15)를 노출시킨다.

본 발명의 실시예들에 있어서, 기판(5)에 대해 실질적으로 직교하는 방향 및 실질적으로 평행한 방향을 따라 식각 저지막(20)을 식각하는 2회의 식각 공정들을 수행함으로써, 패드(15)를 노출시키는 하부 전극(60) 형성을 위한 개구의 면적을 확장시킬 수 있다. 도 1e에서는, 제3 개구(47)의 하부 폭이 패드(15)의 폭보다 작게 도시되어 있으나, 상술한 제3 식각 공정의 공정 조건의 조절에 따라 제3 개구(47)가 패드(15)의 상부 폭과 실질적으로 동일한 하부 폭을 가지거나, 패드(15)의 상부 폭 보다 넓은 하부 폭을 가질 수 있다.

도 1f를 참조하면, 제3 개구(47)의 측벽을 구성하는 스페이서(50)를 제거한 후, 제1 몰드막(25)과 제2 몰드막(30)을 부분적으로 식각하여 패드(15)를 상대적으로 넓게 노출시키는 제4 개구(48)를 형성한다. 스페이서(50)가 산화물을 포함하는 경우, 스페이서(50)는 불산(HF)을 함유하는 식각 용액이나 식각 가스를 사용하여 식각될 수 있다. 예를 들면, 스페이서(50)는 LAL 용액 등을 사용하여 제거될 수 있다.

본 발명의 실시예들에 있어서, 제1 및 제2 몰드막(25, 30)이 서로 상이한 산화물을 포함할 경우에는 제4 개구(48)의 측벽이 경사진 계단형의 구조를 가질 수 있다. 즉, 제1 몰드막(25)과 제2 몰드막(30)이 서로 다른 산화물로 구성되는 경우, 불산을 포함하는 식각 용액이나 식각 가스를 사용하는 식각 공정 동안 상기 몰드 구조물의 제1 몰드막(25)과 제2 몰드막(30)이 서로 다른 식각율(etching rate)로 식각됨으로써, 제4 개구(48)가 계단 형상의 측벽을 가지질 수 있다. 예를 들면, 제1 몰드막(25)이 제2 몰드막(30)에 비하여 약간 빠른 식각 속도로 식각될 수 있다. 따라서, 제4 개구(48)의 저부는 제3 개구(47)의 저부와 그 폭이 실질적으로 동일하지만, 제4 개구(48)의 나머지 부분의 폭은 제3 개구(47)에 비하여 상당히 확장될 수 있다. 이러한 제4 개구(48)를 형성하는 식각 공정 동안, 식각 저지막(20)과 지지층(35)은 질화물로 이루어지기 때문에 거의 식각되지 않는다.

도 1g를 참조하면, 넓은 면적으로 노출된 패드(15), 제4 개구(48)의 측벽 및 마스크 패턴(40) 상에 하부 전극층(55)을 형성한다. 하부 전극층(55)은 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들면, 하부 전극층(55)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 알루미늄 질화물, 티타늄-알루미늄 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 하부 전극층(55)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다.

하부 전극층(55)은 제4 개구(48)의 프로파일을 따라 균일한 두께로 형성될 수 있다. 제4 개구(48)가 계단 형상의 측벽 구조를 가질 경우, 하부 전극층(55)도 계단 형상의 측벽 구조를 가질 수 있다.

도 1h를 참조하면, 지지층(35)이 노출될 때까지 하부 전극층(55)의 일부와 마스크 패턴(40)을 제거하여, 제4 개구(48)의 측벽과 패드(15) 상에 하부 전극(60)을 형성한다. 하부 전극(60)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다. 상술한 바와 같이, 하부 전극(60)은 제4 개구(48)의 형상에 따라 계단 형상의 실린더 구조를 가질 수 있다. 즉, 하부 전극(60)은 패드(15)에 대해 넓은 접촉 면적을 가지면서도 안정적인 구조를 가질 수 있다. 따라서, 하부 전극(60)과 패드(15) 사이의 접촉 저항을 감소시킬 수 있으며, 하부 전극(60)이 높은 종횡비(aspect ratio)를 가지더라도 하부 전극(60)이 쓰러지는 현상을 방지할 수 있다.

도 1i를 참조하면, 제1 몰드막(25)과 제2 몰드막(30)을 하부 전극(60)과 지지층(35)으로부터 제거한다. 예를 들면, 제1 몰드막(25)과 제2 몰드막(30)은 리프트 오프(lift off) 공정을 이용하여 제거될 수 있다. 제1 및 제2 몰드막(25, 30)이 제거되면, 지지층(35)으로부터 하부 전극(60)을 지지하는 지지 부재(38)가 형성된다. 지지 부재(35)는 인접하는 하부 전극(60)들의 상부들에 접촉되어 인접하는 하부 전극(60)들이 쓰러지는 형상을 효과적으로 방지할 수 있다. 따라서, 하부 전극(60)의 구조적인 안정성을 크게 향상시킬 수 있다.

하부 전극(60)의 내벽과 외벽, 지지 부재(38) 및 식각 저지막(20) 상에 유전막(65)을 형성한다. 유전막(65)은 질화물, 산화물 및/또는 금속 산화물을 포함할 수 있다. 예를 들면, 유전막(65)은 실리콘 질화물, 실리콘 산화물, 탄탈륨 산화물(TaOx), 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx) 등을 사용하여 형성될 수 있다. 유전막(65)은 금속 산화물, 질화막 또는 산화막의 단일막 구조를 가질 수도 있지만, 금속 산화막, 질화막 및/또는 산화막으로 이루어진 다층막 구조를 가질 수도 있다.

유전막(65) 상에 상부 전극(70)을 형성하여 기판(5) 상부에 하부 전극(60) 유전막(65) 및 상부 전극(70)을 구비하는 캐패시터를 형성한다. 상부 전극(70)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들면, 상부 전극(70)은 티타늄, 티타늄 질화물, 알루미늄, 알루미늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 상부 전극(70)은 도 1i에 도시된 바와 같이 플레이트의 구조를 가질 수도 있지만, 하부 전극(60)과 지지 부재(38)의 포로파일을 따라 유전막(65) 상에 균일한 두께로 형성될 수도 있다.

본 발명의 실시예들에 따르면, 하부 전극(60)과 패드(15) 사이의 접촉 안정성이 크게 개선되기 때문에, 상기 캐패시터와 기판(5)의 소정 영역 시아의 전기적인 연결의 안정성도 크게 향상된다. 따라서, 이러한 캐패시터를 포함하는 반도체 장치의 전기적인 특성과 구조적인 신뢰성을 현저하게 향상시킬 수 있다.

도 2a 내지 도 2f는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 기판(100) 상에 절연층(105)을 형성하고, 절연층(105) 내에 기판(100)의 소정 영역에 접속하는 패드(110)를 형성한다. 이때, 패드(110)의 상면은 절연층(105)으로부터 노출된다. 기판(100)은 반도체 기판이나 상부에 반도체층을 갖는 기판을 포함할 수 있다. 절연층(105)은 산화물로 구성될 수 있으며, 패드(110)는 금속 및/또는 금속 화합물로 이루어질 수 있다.

절연층(105)과 패드(110) 상에 식각 저지막(115)을 형성한 후, 식각 저지막(115) 상에 제1 몰드막(120)을 형성한다. 식각 저지막(115)은 제1 질화물을 사용하여 형성될 수 있으며, 제1 몰드막(120)은 제1 산화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 질화물은 실리콘 질화물을 포함할 수 있으며, 상기 제1 산화물을 BPSG 또는 PSG 등의 불순물을 함유하는 실리콘 산화물을 포함할 수 있다.

제1 몰드막(120) 상에 제2 몰드막(125)을 형성하여, 식각 저지막(115) 상에 제1 및 제2 몰드막(120, 125)을 포함하는 하부 몰드 구조물을 형성한다. 제2 몰드막(125)은 제1 몰드막(120)의 제1 산화물과 상이한 제2 산화물을 사용하여 형성될 수 있다. 예를 들면 제2 몰드막(125)의 제2 산화물은 TEOS 또는 PE-TEOS를 포함할 수 있다.

상기 하부 몰드 구조물의 제2 몰드막(125) 상에 지지층(130)을 형성한다. 지지층(130)은 제2 질화물을 사용하여 형성될 수 있다. 이 경우, 지지층(130)의 제2 질화물은 식각 저지막(115)의 제1 질화물과 실질적으로 동일하거나 유사할 수 있다.

지지층(130) 상에는 제3 몰드막(135)을 포함하는 상부 몰드 구조물이 형성된다. 제3 몰드막(130)은 제3 산화물을 포함할 수 있다. 예를 들면, 제3 몰드막(130)의 제3 산화물은 HDP 산화물을 포함할 수 있다. 따라서, 지지층(130)은 제2 몰드막(125)을 포함하는 상기 하부 몰드 구조물과 제3 몰드막(135)을 포함하는 상기 상부 몰드 구조물 사이에 배치된다. 본 발명의 다른 실시예들에 따르면, 제3 몰드막(135)의 제3 산화물을 제2 몰드막(125)의 제2 산화물 또는 제1 몰드막(120)의 제1 산화물과 실질적으로 동일한 산화물을 포함할 수도 있다.

본 발명의 실시예들에 있어서, 상기 상부 몰드 구조물은 하나 이상의 몰드막을 포함할 수 있다. 예를 들면, 상기 상부 몰드 구조물은 제3 몰드막(135) 상에 형성된 하나 이상의 추가 몰드막을 구비할 수 있다. 이 경우, 상기 추가 몰드막은 제3 몰드막(135), 제2 몰드막(125) 및/또는 제1 몰드막(120)과 실질적으로 동일한 산화물로 구성될 수도 있지만, 제2 몰드막(125) 및/또는 제1 몰드막(120)과 상이한 산화물로 이루어질 수도 있다.

제3 몰드막(135) 상에 마스크 패턴(140)을 형성한다. 마스크 패턴(140)은 폴리실리콘, 아몰퍼스 실리콘, 아몰퍼스 카본 등과 같이 지지층(130) 및 제1 내지 제3 몰드막(120, 125, 135)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 마스크 패턴(140)은 약 4,000 내지 약 5,000 정도의 두께로 형성될 수 있다. 마스크 패턴(140)은 제3 몰드막(135) 중에서 아래에 패드(110)가 배치되는 부분을 노출시킬 수 있다.

도 2b를 참조하면, 마스크 패턴(140)을 식각 마스크로 이용하는 제1 식각 공정을 통해 제3 몰드막(135), 지지층(130), 제2 몰드막(125) 및 제1 몰드막(120)을 순차적으로 식각함으로써, 식각 저지막(115)을 부분적으로 노출시키는 제1 개구(145)를 형성한다. 제1 개구(145)는 제1 몰드(120), 제2 몰드막(125) 지지층(130) 및 제3 몰드막(135)을 관통하여 형성되기 때문에, 제1 개구(145)의 하부는 매우 좁게 형성될 수 있으며, 이에 따라 식각 저지막(115)이 상대적으로 작은 제1 면적으로 노출될 수 있다.

제1 개구(145)의 측벽 상에 스페이서(150)를 형성한다. 이 경우, 스페이서(150)의 저면은 식각 저지막(115)에 접촉된다. 예를 들면, 스페이서(150)는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.

도 2c를 참조하면, 스페이서(150)를 식각 마스크로 이용하는 제2 식각 공정을 수행하여 제1 개구(145)에 의해 노출되는 식각 저지막(115)을 일차로 기판(100)에 대해 실질적으로 직교하는 방향으로 식각함으로써, 패드(110)를 상대적으로 작은 제1 면적으로 노출시키는 제2 개구(도시되지 않음)를 형성한다. 즉, 식각 저지막(115)을 상대적으로 작은 제1 면적으로 식각함으로써, 상기 제2 개구에 의해 패드(110)도 상대적으로 작은 제1 면적으로 노출되게 한다.

스페이서(150)를 계속 식각 마스크로 이용하는 제3 식각 공정을 통하여 식각 저지막(115)을 기판(100)에 대해 실질적으로 수평한 방향으로 식각함으로써, 상기 제2 개구에 비하여 확장된 저부를 가지는 제3 개구(147)를 형성한다. 즉, 식각 저지막(115)이 상대적으로 큰 제2 면적으로 식각됨으로써, 제3 개구(147)에 의해 패드(110)도 상대적으로 큰 제2 면적으로 노출된다. 전술한 바와 같이, 도 2c에서는 제3 개구(147)의 저부의 폭이 패드(110)의 상부 폭에 비하여 작게 도시되어 있으나, 상기 제3 식각 공정의 조절을 통해 제3 개구(147)의 저부의 폭이 패드(110)의 상부 폭과 실질적으로 동일하게 형성할 수 있을 뿐만 아니라 오히려 넓게 형성할 수도 있다.

도 2d를 참조하면, 제3 개구(147)의 측벽을 구성하는 스페이서(150)를 제거한 다음, 제3 몰드막(135), 제2 몰드막(125) 및 제1 몰드막(120)을 각기 부분적으로 식각하여 제3 개구(147)에 비하여 그 폭이 전체적으로 확장된 제4 개구(148)를 형성한다.

본 발명의 실시예들에 있어서, 제1 몰드막(120), 제2 몰드막(125) 및 제3 몰드막(135)이 서로 다른 산화물로 이루어질 경우에는 LAL 용액과 같은 식각 용액을 사용하여 제1 내지 제3 몰드막(120, 125, 130)을 식각하면 제1 내지 제3 몰드막(120, 125, 135)의 식각율의 차이로 인해, 제4 개구(148)가 다층 계단 형상의 측벽 구조, 예를 들면, 이중 계단 형상의 측벽 구조를 가질 수 있다. 이 때, 지지층(130)과 식각 저지막(115)은 거의 식각되지 않는다.

전술한 바와 같이, 제4 개구(148)가 다중 계단 형상의 측벽 구조를 가질 경우에는 이러한 제4 개구(148)에 형성되는 하부 전극(155)(도 2e 참조)도 다중 계단 형상의 측부를 구비하게 되므로 하부 전극(155)의 구조적 안정성이 개선될 수 있다.

도 2e를 참조하면, 상기 제2 면적으로 노출되는 패드(110), 제4 개구(148)의 측벽 및 마스크 패턴(140) 상에 하부 전극층(도시되지 않음)을 형성한다. 상기 하부 전극층은 금속 및/또는 금속 화합물을 사용하여 형성될 수 있으며, 제4 개구(148)의 프로파일을 따라 균일하게 형성될 수 있다.

제3 몰드막(135)이 노출될 때까지 마스크 패턴(140)과 상기 하부 전극층의 일부를 제거하여 제4 개구(148)의 측벽과 패드(110) 상에 하부 전극(155)을 형성한다. 상술한 바와 같이, 하부 전극(155)은 제4 개구(148)의 측벽 형상을 따라 다중 계단 형상의 실린더 구조를 가질 수 있다. 이에 따라, 하부 전극(155)의 면적이 확장될 뿐만 아니라, 하부 전극(155)의 구조적 안정성도 향상시킬 수 있다.

도 2f를 참조하면, 제3 몰드막(135)을 포함하는 상기 상부 몰드 구조물과 제2 및 제1 몰드막(125, 120)을 포함하는 상기 하부 몰드 구조물을 제거하여, 하부 전극(155)을 노출시키면서, 지지층(130)으로부터 인접하는 하부 전극(155)들 사이에 지지 부재(133)를 형성한다. 상기 상부 몰드 구조물과 상기 하부 몰드 구조물을 불산을 포함하는 식각 용액, 예를 들면 LAL 용액을 사용하여 식각될 수 있다.

하부 전극(155)의 외벽 및 내벽과 지지 부재(133) 상에 균일하게 유전막(160)을 형성한 후, 유전막(160) 상에 상부 전극(170)을 형성한다. 따라서, 하부 전극(155), 유전막(160) 및 상부 전극(170)을 구비하는 캐패시터가 마련된다. 상부 전극(170)은 상면이 평탄한 플레이트 구조를 가질 수도 있지만, 유전막(160) 상에 균일한 두께로 형성될 수도 있다.

도 3a 내지 도 3d는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 하부 구조물이 제공된 기판(200) 상에 절연층(205)을 형성한 다음, 절연층(205)에 매립되는 패드(210)를 형성한다. 패드(200)는 기판(200)의 소정 영역, 예를 들면, 콘택 영역 또는 도전 영역에 접속될 수 있다.

절연층(205)과 패드(210) 상에 질화물 식각 저지막(215)을 형성한다. 식각 저지막(215)은 제1 질화물, 예를 들면, 실리콘 질화물을 사용하여 형성될 수 있다.

식각 저지막(215) 상에 하부 몰드 구조물, 제1 지지층(225), 상부 몰드 구조물 및 제2 지지층(240)을 순차적으로 형성한다. 상기 하부 몰드 구조물은 식각 저지막(215) 상에 형성되는 제1 몰드막(220)을 포함하며, 상기 상부 몰드 구조물은 제1 지지층(225)과 제2 지지층(240) 사이에 형성되는 제2 몰드막(230) 및 제3 몰드막(235)을 포함한다. 본 발명의 다른 실시예들에 따르면, 상기 하부 몰드 구조물은 제1 몰드막(220)과 제1 지지층(225) 사이에 형성되는 하나 이상의 추가 몰드막을 포함할 수 있다.

도 3a에 도시한 바와 같이, 제2 질화물을 포함하는 구성된 제1 지지층(225)이 제1 몰드막(220)을 포함하는 상기 하부 몰드 구조물과 제2 몰드막(225)을 포함하는 상기 상부 몰드 구조물 사이에 배치된다. 또한, 제3 질화물을 포함하는 제2 지지층(240)은 상기 상부 몰드 구조물의 제3 몰드막(235) 상에 형성된다. 본 발명의 실시예들에 있어서, 제1 몰드막(220), 제2 몰드막(230) 및 제3 몰드막(235)은 각기 서로 다른 산화물을 사용하여 형성될 수 있다. 예를 들면, 제1 내지 제3 몰드막(220, 230, 235)은 각기 BPSG, TEOS 및 HDP 산화물을 포함할 수 있다.

제2 지지층(240) 상에는 마스크 패턴(245)이 형성된다. 마스크 패턴(245)은 제1 및 제2 지지층(225, 240)과 제1 내지 제3 몰드 구조물(220, 230, 235)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 마스크 패턴(245)은 아래에 패드(210)가 위치하는 부분의 제2 지지층(240)을 노출시킨다.

도 3b를 참조하면, 마스크 패턴(245)을 식각 마스크로 이용하는 제1여, 식각 공정을 수행하여 제2 지지층(240), 제3 몰드막(235), 제2 몰드막(230), 제1 지지층(225) 및 제1 몰드막(220)을 순차적으로 식각함으로써, 식각 저지막(215)을 상대적으로 작은 제1 면적으로 노출시키는 제1 개구(도시되지 않음)를 형성한다. 즉, 상기 제1 개구는 제2 지지층(240)으로부터 제1 몰드막(220)까지 형성된다.

상기 제1 개구의 측벽 상에 스페이서(260)를 형성한 다음, 스페이서(260)와 마스크 패턴(245)을 식각 마스크들로 이용하는 제2 식각 공정을 수행하여, 상기 제1 면적으로 노출된 식각 저지막(215)을 식각함으로써, 패드(210)를 노출시키는 제2 개구(256)를 형성한다. 제2 개구(256)에 의해 패드(210)도 상대적으로 작은 제1 면적으로 노출된다. 상기 제2 식각 공정에 있어서, 식각 저지막(215)은 기판(200)에 대하여 실질적으로 직교하는 방향을 따라 부분적으로 식각된다.

도 3c를 참조하면, 스페이서(260)를 계속 식각 마스크로 이용하는 제3 식각 공정을 통해 식각 저지막(215)을 기판(200)에 대해 실질적으로 수평한 방향으로 식각하여 제2 개구(256)에 비하여 저부가 확장된 제3 개구(도시되지 않음)를 형성한다. 이와 같은 제3 개구에 의해 패드(210)는 상대적으로 넓은 제3 면적으로 노출된다. 전술한 바와 같이, 상기 제3 개구의 저면의 폭은 패드(210)의 상부 폭과 실질적으로 동일하거나 크게 형성될 수 있다.

불산을 함유하는 식각 용액 또는 식각 가스로 스페이서(260)를 제거한 다음, 제1 내지 제3 몰드막(220, 230, 235)을 부분적으로 식각하여 상기 제3 개구 보다 전체적인 폭이 확장된 제4 개구(258)를 형성한다. 제1 내지 제3 몰드막(220, 230, 235)이 서로 다른 산화물을 포함하는 경우, 이들의 식각율의 차이로 인하여 제4 개구(258)는 다중 계단 형상의 측벽 구조를 가질 수 있다.

제4 개구(258)의 측벽, 패드(210) 및 마스크 패턴(245) 상에 하부 전극층(265)을 형성한다. 하부 전극층(265)은 제4 개구(258)의 측벽 프로파일을 따라 균일하게 형성될 수 있다. 따라서, 하부 전극층(265)의 측부도 제4 개구(258)의 측벽 구조와 유사하게 다중 계단 형상을 가질 수 있다.

도 3d를 참조하면, 제2 지지층(240)이 노출되도록 하부 전극층(265)의 상부와 마스크 패턴(245)을 제거하여 패드(210) 상에 하부 전극(270)을 형성한다. 하부 전극(270)은 제4 개구(258)의 구조에 따라 다중 계단 형상의 실린더 구조를 가질 수 있다.

제1 내지 제3 몰드막(220, 230, 235)을 제거하여, 하부 전극(270)의 하부 및 상부를 각기 지지하는 제1 지지 부재(228) 및 제2 지지 부재(243)를 형성한다. 즉, 제1 지지 부재(228)는 인접하는 하부 전극(270)의 하부들 사이에 위치하며, 제2 지지 부재(243)는 인접하는 하부 전극(270)들의 상부 사이에 배치된다. 제1 지지 부재(228)와 제2 지지 부재(243)는 각기 제1 지지층(225)과 제2 지지층(243)으로부터 형성된다. 제1 및 제2 지지 부재(228, 243)가 하부 전극(270)을 지지하는 경우, 다중 계단 형상의 측부를 갖는 하부 전극(270)의 구조적인 안정성이 크게 향상될 수 있다. 따라서, 하부 전극(270)을 구비하는 캐패시터가 기울어지거나 쓰러지는 현상을 근본적으로 방지할 수 있다.

제1 및 제2 지지 부재(228, 243)와 하부 전극(270)의 외벽 및 내벽 상에 유전막(275)을 형성한 후, 유전막(275) 상에 상부 전극(280)을 형성함으로써, 기판(200) 상부에 패드(210)에 연결되는 캐패시터를 완성한다. 상부 전극(280)은 평탄한 플레이트의 구조를 가지거나, 유전막(275) 상에 하부 전극(270)의 프로파일을 따라 균일하게 형성될 수 있다.

도 4a 내지 도 4g는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 4a를 참조하면, 하부 구조물이 제공된 기판(300) 상에 절연층(305)을 형성한 후, 절연층(305)에 매립되며 상기 하부 구조물에 전기적으로 연결되는 패드(310)를 형성한다. 예를 들면, 패드(310)는 기판(300)의 콘택 영역 또는 도전 영역에 접속될 수 있다.

패드(310)와 절연층(305) 상에 식각 저지막(315)을 형성한 후, 식각 저지막(315) 상에 제1 몰드막(320)을 포함하는 하부 몰드 구조물, 지지층(325), 그리고 제2 몰드막(330)을 포함하는 상부 몰드 구조물을 순차적으로 형성한다. 본 발명의 실시예들에 따르면, 상기 하부 몰드 구조물 및 상기 상부 몰드 구조물은 각기 적어도 하나의 추가 몰드막을 더 포함할 수 있다. 이 경우, 상기 추가 몰드막들은 제1 몰드막(320) 및/또는 제2 몰드막(330)과 실질적으로 동일한 산화물을 포함할 수 있지만, 제1 몰드막(320) 및/또는 제2 몰드막(330) 상이한 산화물로 이루어질 수도 있다.

지지층(325)은 질화물을 사용하여 형성될 수 있고, 제1 몰드막(320)과 제2 몰드막(330)은 각기 제1 산화물 및 제2 산화물을 사용하여 형성될 수 있다. 이 때, 제1 몰드막(320)과 제2 몰드막(330)은 서로 다른 산화물로 구성될 수도 있지만, 실질적으로 동일하거나 유사한 산화물로 이루어질 수도 있다.

제2 몰드막(330) 상에 마스크막(335)을 형성한다. 마스크막(335)은 지지층(325)과 제1 및 제2 몰드막(320, 330)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 마스크막(335)은 폴리실리콘, 아몰퍼스 실리콘, 아몰퍼스 카본 등을 사용하여 형성될 수 있다. 이러한 마스크막(335)을 형성하기 전에, 제2 몰드막(330)의 상면을 평탄화시킬 수 있다.

도 4b를 참조하면, 사진 식각 공정으로 마스크막(335)을 패터닝하여 제2 몰드막(330) 상에 마스크 패턴(338)을 형성한다. 마스크 패턴(338)은 제2 몰드막(330) 가운데 아래에 패드(310)가 위치하는 부분을 노출시킨다.

마스크 패턴(338)을 식각 마스크로 이용하는 제1 식각 공정을 적용하여, 제2 몰드막(330)을 부분적으로 식각함으로써, 지지층(325)의 일부를 노출시키는 제1 개구(340)를 형성한다. 즉, 제1 개구(340)는 제2 몰드막(330)을 관통하여 형성된다.

본 발명의 다른 실시예들에 따르면, 제2 몰드막(330)을 추가적으로 식각하여 제1 개구(340)의 폭을 확장시킬 수 있다. 제2 몰드막(330)이 산화물을 포함하는 경우, 불산을 포함하는 식각 용액을 사용하여 제2 몰드막(330)을 일부 식각함으로써, 제1 개구(340)가 확장된 폭을 가지게 할 수 있다.

노출된 지지층(325), 제1 개구(340)의 측벽 및 마스크 패턴(338) 상에 스페이서 형성막(345)을 형성한다. 스페이서 형성막(345)은 제1 개구(340)의 프로파일을 따라 균일하게 형성될 수 있다. 예를 들면, 스페이서 형성막(345)은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.

도 4c를 참조하면, 스페이서 형성막(345)을 부분적으로 식각하여 제1 개구(348)의 측벽 상에 스페이서(348)를 형성한다. 이때, 스페이서(348)의 하부는 지지층(325)에 접촉된다.

마스크 패턴(338)과 스페이서(348)를 식각 마스크들로 이용하는 제2 식각 공정을 통하여 지지층(325)과 제1 몰드막(320)을 부분적으로 식각함으로써, 식각 저지막(315)을 노출시키는 제2 개구(341)를 형성한다. 상기 제2 식각 공정에 있어서, 지지층(325)을 먼저 식각하여 제1 몰드막(320)을 노출시킨 후, 노출된 제1 몰드막(320)을 식각하여 제2 개구(314)를 형성하게 된다.

제2 개구(341)는 제2 몰드막(330)으로부터 제1 몰드막(320)까지 형성되며, 제2 개구(341)에 의해 식각 저지막(315)의 상대적으로 좁은 제1 면적으로 노출된다.

도 4d를 참조하면, 마스크 패턴(338)과 스페이서(348)를 식각 마스크들로 이용하는 제3 식각 공정을 수행하여 식각 저지막(315)을 기판(300)에 대해 실질적으로 수직한 방향을 따라 식각함으로써, 패드(310)를 상대적으로 작은 제1 면적으로 노출시키는 제3 개구(도시되지 않음)를 형성한다. 식각 저지막(315)은 인산 또는 황산을 포함하는 식각 용액 또는 식각 가스를 사용하여 식각될 수 있다. 상기 제3 개구는 제2 몰드막(330)으로부터 식각 저지막(315)까지 형성된다.

마스크 패턴(338)과 스페이서(348)를 계속 식각 마스크들로 이용하는 제4 식각 공정을 통하여 식각 저지막(315)을 기판(300)에 대해 실질적으로 평행한 방향으로 식각함으로써, 패드(310)를 상대적으로 넓은 제2 면적으로 노출시키는 제4 개구(도시되지 않음)를 형성한다. 즉, 상기 제3 개구에 비하여 상기 제4 개구는 그 저부가 확장된 구조를 가진다.

상기 제4 개구의 측벽 하부를 구성하는 제1 몰드막(320)을 부분적으로 식각하여, 상기 제4 개구에 비하여 하부 폭이 확장된 제5 개구(344)를 형성한다. 제5 개구(344)는 기판(300)에 대하여 실질적으로 수직한 측벽을 가질 수 있다. 예를 들면, 불산을 함유하는 식각 용액이나 식각 가스를 사용하여 제1 몰드막(320)을 부분적으로 식각함으로써, 제5 개구(344)를 형성할 수 있다.

도 4e를 참조하면, 패드(310), 제5 개구(344)의 측벽 및 마스크 패턴(338) 상에 하부 전극층(360)을 형성한다. 하부 전극층(360)은 제5 개구(344)의 측벽 구조를 따라 균일하게 형성될 수 있다. 하부 전극층(360)은 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다.

본 발명의 다른 실시예들에 따르면, 제5 개구(344)의 측벽 상부를 구성하는 스페이서(348)를 먼저 제거한 후, 하부 전극층(360)을 형성할 수 있다. 이 경우, 제5 개구(344)의 상부 폭이 스페이서(348)의 두께의 약2배 정도로 확장되기 때문에, 제5 개구(344)의 측벽 상에 형성되는 하부 전극(365)(도 4f 참조)의 상부 폭을 확장시킬 수 있다. 또한, 하부 전극(365)의 측부가 기판(300)에 대해 실질적으로 수직한 계단 형상의 구조를 가질 수 있다.

도 4f를 참조하면, 제2 몰드막(330)이 노출되도록 하부 전극층(360)의 일부와 마스크 패턴(338)을 제거하여, 제5 개구(344)의 측벽과 패드(310) 상에 하부 전극(365)을 형성한다.

제1 몰드막(320)과 제2 몰드막(330)을 제거하면, 지지층(325)으로부터 인접하는 하부 전극(365)들 사이에 배치되는 지지 부재(328)가 형성된다. 하부 전극(3650이 상대적으로 큰 종횡비를 가지는 경우에도 하부 전극(365)은 지지 부재(328)에 의해 기울어지거나 쓰러짐 없이 안정적으로 형성될 수 있다.

도 4g를 참조하면, 하부 전극(365)과 지지 부재(328) 상에 유전막(370)을 균일하게 형성한 후, 하부 전극(365)을 충분히 덮으면서 유전막(370) 상에 상부 전극(370)을 형성하여 패드(310)에 연결되는 캐패시터를 형성한다. 상술한 바와 유사하게, 상부 전극(370)은 유전막(370)상에 균일한 두께로 형성될 수도 있다.

도 5a 내지 도 5f는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 5a를 참조하면, 하부 구조물이 제공된 기판(400) 상에 패드(410)가 매립되는 절연층(405)을 형성한 후, 절연층(405)과 패드(410) 상에 식각 저지막(415)을 형성한다. 예를 들면, 식각 저지막(415)은 실리콘 질화물을 사용하여 형성될 수 있다.

식각 저지막(415) 상에 하부 몰드 구조물, 지지층(425) 및 상부 몰드 구조물을 순차적으로 형성한다. 상기 하부 몰드 구조물은 제1 몰드막(420)을 포함하며, 상기 상부 몰드 구조물(430)은 제2 몰드막(430)을 포함한다. 또한, 상기 상부 및 하부 몰드 구조물은 각기 적어도 하나의 추가 몰드막을 더 포함할 수 있다.

제2 몰드막(430) 상에 제3 몰드막(430) 가운데 아래에 패드(410)가 배치되는 부분을 노출시키는 마스크 패턴(438)을 형성한다.

마스크 패턴(438)을 식각 마스크로 이용하는 제1 식각 공정을 통해 제2 몰드막(430)을 부분적으로 식각하여 지지층(425)을 노출시키는 제1 개구(도시되지 않음)를 형성한다. 이 경우, 상기 제1 개구의 폭을 확장시키는 공정을 추가적으로 수행할 수 있다.

상기 제1 개구의 측벽 상에 제1 스페이서(448)를 형성한다. 제1 스페이서(448)는 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다. 제1 스페이서(448)의 저면은 지지층(425) 상에 위치한다.

제1 스페이서(448)와 마스크 패턴(438)을 식각 마스크들로 이용하는 제2 식각 공정을 통하여 지지층(425)과 제1 몰드막(420)을 차례로 식각함으로써, 식각 저지막(415)을 상대적으로 좁은 면적으로 노출시키는 제2 개구(441)를 형성한다. 제2 개구(441)는 제2 몰드막(430)으로부터 제1 몰드막(420)까지 형성된다.

도 5b를 참조하면, 제1 스페이서(448)와 제2 개구(441)의 하부 측벽 상에 제2 스페이서(450)를 형성한다. 제2 스페이서(450)는 산화물 또는 산질화물을 사용하여 형성될 수 있다. 예를 들면, 제2 스페이서(450)는 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다. 제2 스페이서(450)의 저면은 노출된 식각 저지막(415)에 접촉된다. 본 발명의 실시예들에 있어서, 제2 스페이서(450)는 제1 스페이서(448)와 실질적으로 동일하거나 유사한 물질을 포함할 수 있지만, 제1 및 제2 스페이서(448, 450)가 각기 상이한 물질로 이루어질 수도 있다. 다만, 제2 및 제2 스페이서(448, 450)는 모두 지지층(425) 및/또는 식각 저지막(415)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다.

제2 스페이서(450)와 마스크 패턴(438)을 식각 마스크들로 이용하는 제3 식각 공정을 수행하여 식각 저지막(415)을 기판(400)에 대하여 실질적으로 수직한 방향으로 식각함으로써, 패드(410)를 상대적으로 좁은 면적으로 노출시키는 제3 개구(442)를 형성한다. 즉, 제3 개구(442)는 제2 몰드막(430)으로부터 식각 저지막(415)까지 형성된다.

도 5c를 참조하면, 제2 스페이서(450)와 마스크 패턴(438)을 계속 식각 마스크들로 이용하는 제4 식각 공정을 통하여 식각 저지막(415)을 기판(400)에 대해 실질적으로 수평하게 식각함으로써, 제3 개구(442)에 비하여 확장된 저부를 갖는 제4 개구(443)를 형성한다. 이와 같은 제4 개구(443)에 의해서 패드(410)는 상대적으로 넓은 면적으로 노출된다. 이 경우, 제4 개구(443)는 패드(410)의 상부 폭과 동일하거나 큰 하부 폭을 가질 수 있다.

도 5d를 참조하면, 제4 개구(443)의 측벽을 구성하는 제2 스페이서(450)를 제거하여 제1 몰드막(420)을 노출시킨 다음, 제1 몰드막(420)을 부분적으로 식각함으로써, 제4 개구(443) 보다 확장된 하부 폭을 갖는 제5 개구(444)를 형성한다. 제5 개구(444)는 기판(400)에 대해 실질적으로 수직한 측벽을 가질 수 있다. 전술한 바와 같이, 제5 개구(444)도 패드(410)의 상부 폭과 실질적으로 동일하거나 큰 하부 폭을 가질 수 있다.

도 5e를 참조하면, 제5 개구(444)의 측벽, 상대적으로 넓게 노출된 패드(410)와 마스크 패턴(438) 상에 하부 전극층(도시되지 않음)을 형성한 다. 상기 하부 전극층은 제5 개구(444)의 측벽 구조를 따라 균일하게 형성될 수 있다.

제2 몰드막(430)이 노출되도록 상기 하부 전극층의 일부와 제1 스페이서(448)의 일부를 제거하여 패드(410) 상에 하부 전극(455)을 형성하고 하부 전극(455)의 외측 상부에 접촉되는 잔류 제1 스페이서(449)를 형성한다. 즉, 하부 전극(455)을 형성하는 동안 제1 스페이서(449)의 상부가 일부 제거되어 잔류 제1 스페이서(449)가 제2 몰드막(430)과 하부 전극(455) 사이에 남게 된다.

본 발명의 다른 실시예들에 있어서, 상기 하부 전극층을 형성하기 전에, 제5 개구(444)의 상부 측벽을 구성하는 제1 스페이서(448)를 먼저 제거하고, 상기 하부 전극층을 형성할 수도 있다.

도 5f를 참조하면, 제2 몰드막(430), 제1 몰드막(420) 및 잔류 제1 스페이서(449)를 하부 전극(455)으로부터 제거한다. 이에 따라, 제1 지지층(425)으로부터 하부 전극(455)의 중앙부 외측에 접촉되는 지지 부재(428)가 형성된다. 본 발명의 다른 실시예들에 있어서, 잔류 제1 스페이서(449)는 제1 및 제2 몰드막(420, 430)과 동시에 제거될 수도 있지만, 제1 및 제2 몰드막(420, 430)이 식각된 후에 잔류 제1 스페이서(449)를 제거할 수도 있다.

하부 전극(455)과 지지 부재(428) 상에 균일한 두께로 유전막(460)을 형성한 다음, 유전막(460) 상에 상부 전극(도시되지 않음)을 형성함으로써, 하부 전극(455), 유전막(460) 및 상기 상부 전극을 구비하는 캐패시터가 완성된다.

도 6a 내지 도 6e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 6a를 참조하면, 기판(500) 상에 절연층(505)을 형성하고, 절연층(505)을 관통하여 기판(500) 상에 마련된 하부 구조물에 전기적으로 연결되는 패드(510)를 형성한다. 상기 반도체 장치가 디램(DRAM) 장치를 포함하는 경우, 상기 하부 구조물은 모스(MOS) 트랜지스터와 같은 스위칭 소자를 구비할 수 있다.

패드(510)를 갖는 절연층(505) 상에 식각 저지막(515)을 형성한 후, 식각 저지막(515) 상에 제1 몰드막(520)과 제2 몰드막(525)을 구비하는 하부 몰드 구조물을 형성한다. 이때, 제1 몰드막(520)과 제2 몰드막(525)은 서로 상이한 산화물을 사용하여 형성될 수 있다.

제2 몰드막(530) 상에 지지층(530)과 제3 몰드막(535)을 포함하는 상부 몰드 구조물을 순차적으로 형성한다. 본 발명의 다른 실시예들에 있어서, 상기 상부 몰드 구조물은 제3 몰드막(535) 상에 형성되는 적어도 하나의 추가 몰드막을 더 포함할 수 있다. 이 경우, 상기 추가 몰드막은 제3 몰드막(535)과 실질적으로 동일한 산화물을 포함할 수도 있지만, 제3 몰드막(535)과 상이한 산화물을 포함할 수도 있다.

제3 몰드막(535) 상에 상기 상부 및 하부 몰드 구조물과 상기 지지층(530)에 대해 식각 선택비를 갖는 물질을 사용하여 마스크 패턴(540)을 형성한다.

마스크 패턴(540)을 식각 마스크로 사용하는 제1 식가 공정을 수행하여 제3 몰드막(535)의 일부를 식각함으로써, 지지층(530)을 노출시키는 제1 개구(545)를 형성한다. 이 경우, 제1 개구(545)의 폭을 확장시키는 공정을 추가적으로 수행할 수 있다.

노출된 지지층(530), 제1 개구(545)의 측벽과 마스크 패턴(550) 상에 제1 스페이서 형성막(550)을 형성한다. 제1 스페이서 형성막(550)은 제1 개구(545)의 프로파일을 따라 균일하게 형성될 수 있다. 예를 들면, 제1 스페이서 형성막(550)은 실리콘 산화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다.

도 6b를 참조하면, 제1 스페이서 형성막(550)을 부분적으로 식각하여 제1 개구(545)의 측벽 상에 제1 스페이서(553)를 형성한다, 이 때, 제1 스페이서(553)의 저면은 지지층(530) 상에 위치한다.

제1 스페이서(553)와 마스크 패턴(540)을 식각 마스크들로 이용하는 제2 식각 공정을 진행하여, 지지층(530), 제2 몰드막(525) 및 제1 몰드막(520)을 부분적으로 식각함으로써, 식각 저지막(515)을 노출시키는 제2 개구(도시되지 않음)를 형성한다. 상기 제2 개구는 제3 몰드막(535)으로부터 제1 몰드막(520)까지 형성된다. 이러한 제2 개구에 의해서 식각 저지막(515)은 상대적으로 작은 면적으로 노출된다.

상기 제2 개구의 측벽, 노출된 식각 저지막(515) 및 마스크 패턴(540) 상에 제2 스페이서 형성막(도시되지 않음)을 형성한다. 이러한 제2 스페이서 형성막은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성될 수 있으며, 상기 제2 개구의 프로파일을 따라 균일한 두께로 형성될 수 있다.

상기 제2 스페이서 형성막을 식각하여 상기 제2 개구의 측벽 상에 제2 스페이서(560)를 형성한다. 예를 들면, 제2 스페이서(560)는 이방성 식각 공정을 통해 형성될 수 있다.

제2 스페이서(560)와 마스크 패턴(540)을 식각 마스크들로 사용하는 제3 식각 공정을 수행하여 식각 저지막(515)을 일차적으로 수직 방향을 따라 식각함으로써 패드(510)를 상대적으로 좁은 면적으로 노출시키는 제3 개구(도시되지 않음)를 형성한다. 상기 제3 개구는 제3 몰드막(535)으로부터 식각 저지막(515)까지 형성된다.

제2 스페이서(560)와 마스크 패턴(540)을 계속 식각 마스크들로 사용하는 제4 식각 공정을 수행하여 식각 저지막(515)을 이차적으로 수평 방향을 따라 식각함으로써, 패드(510)가 노출되는 면적을 확장시키는 제4 개구(548)를 형성한다. 즉, 상기 제3 개구로부터 패드(510)를 상대적으로 넓게 노출시키는 제4 개구(548)가 형성된다.

도 6c를 참조하면, 제4 개구(548)의 하부 측벽을 구성하는 제2 스페이서(560)를 제거한 후, 노출된 제1 몰드막(520)과 제2 몰드막(525)을 부분적으로 식각하여 계단 형상의 하부 구조를 갖는 제5 개구(549)를 형성한다.

제1 몰드막(520)과 제2 몰드막(525)이 서로 다른 산화물로 구성되는 경우, 제1 및 제2 몰드막(520, 525)의 식각율의 차이가 발생하고, 이와 같은 식각율의 차이에 의해 제5 개구(549)가 계단 형상의 측벽 구조를 가질 수 있다. 따라서, 제5 개구(549)는 제4 개구(548)에 비해 확장된 하부 폭을 가질 수 있다.

도 6d를 참조하면, 제5 개구(549)의 측벽과 패드(510) 상에 하부 전극(565)을 형성한다. 하부 전극(565)은 제5 개구(549)의 측벽 프로파일을 따라 균일하게 형성될 수 있다. 이에 따라, 하부 전극(565)도 제5 개구(549)의 형상과 마찬 가지로 그 하부가 계단 형상의 구조로 형성될 수 있다.

하부 전극(565)을 형성하는 동안 마스크 패턴(540)이 제거되고, 제1 스페이서(553)도 상부가 제거되기 때문에, 잔류 제1 스페이서(554)가 하부 전극(565)의 외측 상부에 형성된다.

도 6e를 참조하면, 제3 몰드막(535), 제2 몰드막(525) 및 제1 몰드막(510)을 제거하여 지지층(530)으로부터 지지 부재(533)를 형성한 다음, 노출된 잔류 제1 스페이서(554)를 하부 전극(565)으로부터 제거한다.

하부 전극(565)과 지지 부재(533) 상에 유전막(570)을 균일하게 형성한 후, 유전막(570) 상에 상부 전극(575)을 형성한다. 이에 따라, 패드(510)에 접속되며, 하부 전극(565), 유전막(570) 및 상부 전극(575)을 구비하는 캐패시터가 기판(500) 상부에 형성된다.

도 7a 내지 도 7e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.

도 7a를 참조하면, 기판(600) 상에 순차적으로 절연층(605)과 식각 저지막(615)을 형성한다. 이 때, 절연층(605)에는 기판(600) 상에 마련되는 하부 구조물에 전기적으로 연결되는 패드(610)가 형성된다. 예를 들면, 패드(610)는 기판(600)에 형성된 콘택 영역이나 도전 영역에 접속될 수 있다.

식각 저지막(615) 상에 제1 몰드막(620)을 포함하는 하부 몰드 구조물 지지층(625), 그리고 제2 몰드막(630) 및 제3 몰드막(635)을 포함하는 상부 몰드 구조물을 차례로 형성한다. 이 경우, 제2 몰드막(630)과 제3 몰드막(635)은 서로 다른 산화물을 사용하여 형성될 수 있다. 또한, 상기 하부 몰드 구조물은 제1 몰드막(620)과 지지층(625) 사이에 형성되는 적어도 하나의 추가 몰드막을 더 포함할 수 있다. 여기서, 상기 추가 몰드막은 제1 몰드막(620)과 상이하거나 동일한 물질로 이루어질 수 있다.

제3 몰드막(635) 상에 마스크 패턴(640)을 형성한 후, 마스크 패턴(640)을 식각 마스크로 이용하는 제1 식각 공정을 통하여 제3 몰드막(635)과 제2 몰드막(630)을 순차적으로 식각함으로써, 지지층(625)을 노출시키는 제1 개구(645)를 형성한다. 즉, 제1 개구(645)는 제3 몰드막 및 제2 몰드막(630)을 관통하여 형성된다. 제3 몰드막(635)과 제2 몰드막(630)이 서로 다른 식각율을 가지는 경우, 제1 개구(645)는 계단 형상의 측벽 구조를 가질 수 있다.

도 7b를 참조하면, 제1 개구(645)의 측벽 상에 제1 스페이서(650)를 형성한다. 예를 들면, 제1 스페이서(650)는 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다. 또한, 제1 스페이서(650)는 계단 형상의 측벽 구조를 갖는 제1 개구(645)의 측벽 상에 균일하게 형성될 수 있다.

제1 스페이서(650)와 마스크 패턴(640)을 식각 마스크들로 사용하는 제2 식각 공정을 통해 지지층(625)을 일차적으로 식각하고, 제1 몰드막(620)을 이차적으로 식각함으로써, 식각 저지막(615)을 노출시키는 제2 개구(646)를 형성한다. 제2 개구(646)는 제3 몰드막(635)으로부터 제1 몰드막(620)까지 형성된다. 제2 개구(646)에 의해 식각 저지막(615)은 상대적으로 작은 제1 면적으로 노출된다.

도 7c를 참조하면, 제2 개구(646)의 측벽 상에 제2 스페이서(655)를 형성한다. 제2 스페이서(655)는 산화물 또는 산질화물을 사용하여 형성될 수 있다.

제2 스페이서(655)와 마스크 패턴(640)을 식각 마스크들로 사용하는 제3 식각 공정을 통해 식각 저지막(615)을 기판(600)에 대해 실질적으로 수직한 방향을 따라 식각함으로써 패드(610)를 상대적으로 작은 제1 면적으로 노출시키는 제3 개구(도시되지 않음)를 형성한다. 이러한 제3 개구는 제3 몰드막(635)으로부터 식각 저지막(615)까지 형성된다.

제2 스페이서(655)와 마스크 패턴(640)을 계속 식각 마스크들로 사용하는 제4 식각 공정을 수행하여 식각 저지막(615)을 기판(600)에 대해 실질적으로 수평한 방향을 따라 식각함으로써, 패드(610)를 상대적으로 넓은 제2 면적으로 노출시키는 제4 개구(648)를 형성한다. 즉, 상기 제3 개구의 저부를 확장하여 패드(610)의 노출 면적을 확장시키는 제4 개구(648)가 형성된다.

도 7d를 참조하면, 제4 개구(648)의 하부 측벽을 구성하는 제2 스페이서(655)를 제거한 후, 제1 몰드막(620)을 부분적으로 식각하여 제4 개구(648) 보다 하부가 확장된 제5 개구(649)를 형성한다. 상기 하부 몰드 구조물이 제1 몰드막(620)외에 상기 추가 몰드막을 포함하는 경우, 제5 개구(649)의 측벽 하부도 계단 형상의 구조를 가질 수 있다.

제5 개구(649)의 측벽과 패드(610) 및 마스크 패턴(640) 상에 균일하게 하부 전극층(660)을 형성한다. 하부 전극층(660)은 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 제5 개구(649)의 상부 및 하부 측벽이 모두 계단 형상의 구조를 가지는 경우, 하부 전극층(660)의 상부 및 하부 측벽도 모두 계단 형상의 구조를 가질 수 있다.

도 7e를 참조하면, 하부 전극층(660)의 상부와 마스크 패턴(640)을 제거하여, 제5 개구(649) 내에 하부 전극(665)을 형성한다. 예를 들면, 하부 전극(665)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다. 이 때, 하부 전극(665)은 적어도 상부 및 하부 가운데 하나 이상의 부분이 계단 형상의 구조를 가질 수 있다.

제3 몰드막(635), 제2 몰드막(630) 및 제1 몰드막(620)을 제거한 후, 제1 스페이서(650)를 하부 전극(665)으로부터 제거한다. 이에 따라, 지지층(625)으로부터 인접 하는 하부 전극(665)들 사이에 위치하는 지지 부재(628)가 형성된다.

지지 부재(628)와 하부 전극(665) 상에 유전막(670)을 균일하게 형성한 다음, 유전막(670) 상에 하부 전극(665)을 덮는 상부 전극(675)을 형성한다. 따라서, 기판(600)의 소정의 영역에 전기적으로 연결되는 캐패시터가 마련된다.

도 8a 내지 도 8e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 8a를 참조하면, 기판(700) 상에 패드(710)가 매립된 절연층(705)을 형성한 후, 절연층(705)과 패드(710) 상에 식각 저지막(715)을 형성한다.

식각 저지막(715) 상에 제1 몰드막(720)을 구비하는 하부 몰드 구조물, 제1 지지층(725), 제2 몰드막(730)을 구비하는 상부 몰드 구조물 그리고 제2 지지층(735)을 순차적으로 형성한다. 이 때, 제1 몰드막(720)과 제2 몰드막(730)은 산화물을 사용하여 형성될 수 있으며, 제1 지지층(725)과 제2 지지층(735)은 각기 질화물을 사용하여 형성될 수 있다.

제2 지지층(735) 상에 마스크 패턴(740)을 형성한 후, 마스크 패턴(740)을 식각 마스크로 이용하는 제1 식각 공정을 적용하여 제2 지지층(735)과 제2 몰드막(730)을 식각함으로써, 제1 지지층(725)을 노출시키는 제1 개구(745)를 형성한다. 제1 개구(745)는 제2 지지층(735)으로부터 제2 몰드막(730)까지 형성된다.

제1 지지층(725)과 제1 개구(745)의 측벽 및 마스크 패턴(740) 상에 제1 스페이서 형성막(750)을 형성한다. 제1 스페이서 형성막(750)은 산화물, 산질화물 등을 사용하여 형성될 수 있다.

도 8b를 참조하면, 제1 스페이서 형성막(750)을 부분적으로 식각하여 제1 개구(745)의 측벽 상에 제1 스페이서(753)를 형성한다. 제1 스페이서(753)의 저면은 제1 지지층(725) 상에 위치한다.

제1 스페이서(753)와 마스크 패턴(740)을 식각 마스크들로 사용하는 제2 식각 공정을 수행하여 제1 지지층(725)과 제1 몰드막(720)을 부분적으로 식각함으로써 식각 저지막(715)을 상대적으로 좁게 노출시키는 제2 개구(746)를 형성한다. 제2 개구(746)는 제2 지지층(735)으로부터 제1 몰드막(720)까지 형성된다.

도 8c를 참조하면, 제2 개구(746)의 측벽 상에 제2 스페이서(755)를 형성한 후, 노출된 식각 저지막(715)을 제2 스페이서(755)와 마스크 패턴(740)을 식각 마스크들로 이용하는 제3 식각 공정을 통해 수직하게 식각함으로써 패드(710)를 좁은 면적으로 노출시키는 제3 개구(도시되지 않음)를 형성한다. 상기 제3 개구는 제2 지지층(735)으로부터 식각 저지막(7159까지 형성된다.

제2 스페이서(755)와 마스크 패턴(740)을 식각 마스크들로 사용하는 제4 식각 공정을 진행하여 식각 저지막(715)을 기판(700)에 대해 실질적으로 수평하게 식각함으로써, 패드(710)를 넓게 노출시키는 제4 개구(748)를 형성한다.

도 8d를 참조하면, 제4 개구(748)의 측벽을 구성하는 제2 스페이서(755)를 제거한 후, 노출된 제1 몰드막(720)을 부분적으로 식각하여 제4 개구(548)에 비해 확장된 하부를 갖는 제5 개구(749)를 형성한다.

제5 개구(749)의 상부 측벽을 구성하는 제1 스페이서(753)를 제거한 다음, 제5 개구(749)의 측벽, 패드(710) 및 마스크 패턴(740) 상에 하부 전극층(760)을 형성한다. 제1 스페이서(753)가 제거되면, 하부 전극층(760)은 상부가 하부에 비해 넓은 폭을 형성될 수 있다.

도 8e를 참조하면, 제2 지지층(735)이 노출되도록 하부 전극층(760)의 일부와 마스크 패턴(740)을 제거하여 하부 전극(765)을 형성한 다음, 하부 전극(765)으로부터 제2 몰드막(730)과 제1 몰드막(720)을 제거한다. 이에 따라, 제1 및 제2 지지층(725, 735)으로부터 제1 및 제2 지지 부재(728, 738)가 각기 형성된다. 제1 및 제2 지지 부재(728, 738)는 각기 하부 전극(760)의 상부와 중앙부를 지지한다. 즉, 제1 및 제2 지지 부재(728, 738)는 각기 인접하는 하부 전극(760)들의 상부들 및 중앙부들 사이에 개재된다.

하부 전극(760)과 제1 및 제2 지지 부재(728, 738) 상에 유전막(770)을 형성한 후, 유전막(770) 상에 상부 전극(도시되지 않음)을 형성하여 캐패시터를 완성한다. 상기 상부 전극은 하부 전극(760)을 충분히 덮는 플레이트의 구조로 형성될 수도 있지만, 유전막(770) 상에 균일한 두께로 형성될 수도 있다.

도 9a 내지 도 9e는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 9a를 참조하면, 스위칭 소자를 포함하는 하부 구조물이 마련된 기판(800) 상에 절연층(805)을 형성한 다음, 절연층(805)에 매립되며 기판(800)의 소정 영역에 접촉되는 패드(810)를 형성한다. 예를 들면, 패드(810)는 기판(800)의 콘택 영역, 도전 영역, 확산 영역 등에 접촉될 수 있다.

패드(810)와 절연층(805) 상에 식각 저지막(815), 제1 몰드막(820) 및 제2 몰드막(825)을 포함하는 하부 몰드 구조물, 제1 지지층(830), 제3 몰드막(835)을 포함하는 상부 몰드 구조물, 그리고 제2 지지층(840)을 순차적으로 형성한다. 상기 하부 몰드 구조물의 제1 몰드막(820)과 제2 몰드막(825)은 서로 다른 산화물로 이루어질 수 있다. 또한, 상기 상부 몰드 구조물은 제3 몰드막(835)과 제2 지지층(840) 사이에 형성된 하나 이상의 추가 몰드막을 더 포함할 수 있다. 이 경우, 이러한 추가 몰드막은 제3 몰드막(835)과 상이한 산화물로 이루어질 수 있다.

제2 지지층(840) 상에 마스크 패턴(845)을 형성한 다음, 마스크 패턴(845)을 식각 마스크로 이용하는 제1 식각 공정을 통해 제2 지지층(840)과 제3 몰드막(835)을 차례로 식각하여, 제1 지지층(830)을 노출시키는 제1 개구(850)를 형성한다. 제1 개구(850)는 제2 지지층(840) 및 제3 몰드막(835)을 관통하여 형성된다.

제1 개구(850)의 측벽 상에 제1 스페이서(855)를 형성한다. 제1 스페이서(855)는 마스크 패턴(850) 및/또는 제1 및 제2 지지층(830, 840) 에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다.

도 9b를 참조하면, 제1 스페이서(855)와 마스크 패턴(845)을 식각 마스크들로 이용하는 제2 식각 공정을 통해 제1 지지층(830)과 제2 및 제1 몰드막(825, 820)을 순차적으로 식각함으로써, 식각 저지막(815)을 상대적으로 작은 제1 면적으로 노출시키는 제2 개구(851)를 형성한다. 제2 개구(851)는 제2 지지층(840)으로부터 제1 몰드막(820)까지 형성된다.

제2 개구(851)의 측벽 상에 제2 스페이서(860)를 형성한다. 제2 스페이서(860)는 산화물 또는 산질화물을 사용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 제1 및 제2 스페이서(855, 860)는 실질적으로 동일한 물질로 구성될 수 있지만, 서로 상이한 물질로 이루어질 수도 있다.

도 9c를 참조하면, 제2 스페이서(860)와 마스크 패턴(840)을 식각 마스크들로 사용하는 제3 식각 공정을 수행하여 식각 저지막(815)을 기판9800)에 대해 실질적으로 수직한 방향을 따라 식각함으로써 패드(810)를 상대적으로 좁은 제2 면적으로 노출시키는 제3 개구(도시되지 않음)를 형성한다. 상기 제3 개구는 제2 지지층(840)으로부터 식각 저지막(815)까지 형성된다.

제2 스페이서(860)와 마스크 패턴(840)을 계속 식각 마스크들로 사용하는 제4 식각 공정을 진행하여 식각 저지막(815)을 기판(800)에 대해 실질적으로 수평한 방향을 따라 식각함으로써 패드(810)를 상대적으로 넓은 제2 면적으로 노출시키는 제4 개구(도시되지 않음)를 형성한다. 즉, 상기 제3 개구에 비하여 상기 제4 개구는 그 저부가 확장된 구조를 가진다.

상기 제4 개구의 형성 후, 상기 제4 개구의 측벽을 구성하는 제2 스페이서(860)를 제거한다. 제2 스페이서(860)의 제거에 따라 노출되는 제1 몰드막(820과 제2 몰드막(825)을 부분적으로 식각하여 상기 제4 개구 보다 확장된 하부 폭을 갖는 제5 개구(854)를 형성한다. 이 때, 제5 개구(854)는 계단 형상의 하부 측벽을 가질 수 있다.

도 9d를 참조하면, 제5 개구(854)의 상부 측벽을 구성하는 제1 스페이서(855)를 제거한 후, 제5 개구(854)의 측벽과 패드(810) 상에 하부 전극(865)을 형성한다. 따라서, 하부 전극(865)의 하부도 계단 형상으로 확장된 구조를 가질 수 있다. 하부 전극(865)을 형성하는 공정 동안, 마스크 패턴(845)은 제2 지지층(840)으로부터 제거된다.

도 9e를 참조하면, 하부 전극(865)으로부터 제1 내지 제3 몰드막(820, 825, 825)을 제거함에 따라, 제1 지지층(830)과 제2 지지층(840)으로부터 제1 지지 부재(833)와 제2 지지 부재(843)를 형성한다. 제1 및 제2 지지 부재(833, 843)는 각기 하부 전극(865)의 상부와 중앙부를 지지한다.

제1 및 제2 지지 부재(833, 843)와 하부 전극(865) 상에 균일한 두께의 유전막(870)을 형성한 다음, 유전막(870) 상에 상부 전극(875)을 형성한다, 이에 따라, 패드(810)와 연결되며, 하부 전극(865), 유전막(870) 및 상부 전극(875)을 구비하는 캐패시터가 기판(800) 상부에 마련된다.

상기와 같이 본 발명의 다양한 실시예들을 예시적으로 설명하였지만, 이러한 예시적인 실시예들에 의해 본 발명이 한정되는 것이 아니며, 본원의 특허청구범위에 기재된 범위 및 그 균등 범위를 벗어나지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자라면 이에 대한 변형예들도 본 발명의 권리 범위에 속한다는 것을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따르면, 하부 전극의 형성을 위한 개구의 폭을 확장시켜 상기 개구에 의해 노출되는 패드의 면적을 증가시킨 후에 패드 상에 캐패시터의 하부 전극을 형성하기 때문에, 상기 하부 전극과 상기 패드 사이의 접촉 저항을 감소시키고 상기 패드와 상기 하부 전극 사이의 연결 안정성을 개선하여, 이러한 캐패시터를 구비하는 반도체 장치의 전기적인 특성을 향상시킬 수 있다. 또한, 하나 이상의 지지 부재가 상기 하부 전극을 지지하고, 상기 하부 전극의 측부가 다중 계단 형상의 구조를 가지기 때문에, 비록 하부 전극이 큰 종횡비를 가지는 경우에도 상기 하부 전극이 기울어지거나 쓰러지는 현상을 방지함으로써, 반도체 장치의 신뢰성을 개선할 수 있다. 더욱이, 하부 전극이 현저하게 개선된 구조적 안정성을 확보함으로써, 이러한 하부 전극 상에 형성되는 유전막의 두께를 증가시킬 수 있으므로, 이를 포함하는 캐패시터와 반도체 장치의 용량을 크게 증가시킬 수 있다.

5, 100, 200, 300, 400, 500, 600, 700, 800：기판
10, 105, 205, 305, 405, 505, 605, 705, 805：절연층
15, 110, 210, 310, 410, 510, 610, 710, 810：패드
20, 115, 215, 315, 415, 515, 615, 715, 815：식각 저지막
25, 120, 220, 320, 420, 520, 620, 720, 820：제1 몰드막
30, 125, 230, 330, 430, 525, 630, 730, 825：제2 몰드막
35, 130, 325, 425, 530, 625：지지층
38, 133, 328, 428：지지 부재
40, 140, 245, 338, 438, 540, 640, 740, 845：마스크 패턴
45, 145, 340, 545, 645, 745, 850：제1 개구
46, 256, 341, 441, 646, 746, 851：제2 개구
47, 147, 442：제3 개구
48, 148, 258, 343, 443, 548, 648, 748：제4 개구
50, 150, 260, 348：스페이서
55, 265, 360, 660, 760：하부 전극층
60, 155, 270, 365, 455, 565, 665, 765, 865：하부 전극
65, 160, 275, 370, 460, 570, 670, 770, 870：유전막
70, 170, 280, 375, 575, 675, 875：상부 전극
135, 235, 635, 835：제3 몰드막 225, 725, 830：제1 지지층
240, 735, 840：제2 지지층 228, 728, 838：제1 지지 부재
243, 738, 843：제2 지지 부재 335：마스크층
345：스페이서 형성막
444, 549, 649, 749, 854：제5 개구
448, 553, 650, 753, 855, 860：제1 스페이서
450, 560, 655, 755：제2 스페이서
550, 750：제1 스페이서 형성막

Claims (18)

1. 기판 상에 패드가 매립되는 절연층을 형성하는 단계;
   상기 절연층 및 상기 패드 상에 식각 저지막을 형성하는 단계;
   상기 식각 저지막 상에 하나 이상의 몰드막을 갖는 몰드 구조물을 형성하는 단계;
   상기 몰드 구조물 상에 제1 지지층을 형성하는 단계;
   상기 제1 지지층 및 상기 몰드 구조물을 식각하여 상기 식각 저지막을 노출시키는 제1 개구를 형성하는 단계;
   상기 제1 개구의 측벽 상에 제1 스페이서를 형성하는 단계;
   상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 식각하여 상기 패드를 제1 면적으로 노출시키는 제2 개구를 형성하는 단계;
   상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 식각하여 상기 패드의 상기 제1 면적보다 큰 제2 면적으로 노출시키는 제3 개구를 형성하는 단계;
   상기 제1 스페이서를 제거하는 단계; 및
   상기 몰드 구조물을 식각하여 상기 제3 개구보다 큰 폭을 갖는 제4 개구를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 몰드 구조물을 형성하는 단계는,
   상기 식각 저지막 상에 제1 몰드막을 형성하는 단계; 및
   상기 제1 몰드막 상에 제2 몰드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제2항에 있어서, 상기 제1 몰드막 및 상기 제2 몰드막은 서로 다른 산화물을 포함하고, 상기 제1 스페이서는 산화물 또는 산질화물을 포함하며, 상기 식각 저지막과 상기 제1 지지층은 각기 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서,
   상기 제4 개구의 측벽과 상기 패드 상에 하부 전극을 형성하는 단계;
   상기 몰드 구조물을 제거하여 상기 하부 전극을 지지하는 제1 지지 부재를 형성하는 단계;
   상기 하부 전극 및 상기 제1 지지 부재 상에 유전막을 형성하는 단계; 및
   상기 유전막 상에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제4항에 있어서, 상기 제4 개구의 측벽은 계단 형상의 구조를 가지고, 상기 하부 전극의 측부도 계단 형상의 구조를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제2항에 있어서, 상기 제1 지지층 상에 상부 몰드 구조물을 형성하는 단계를 더 포함하며, 상기 제1 개구는 상기 상부 몰드 구조물로부터 상기 제1 몰드막까지 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제6항에 있어서, 상기 상부 몰드 구조물을 형성하는 단계는 상기 제1 지지층 상에 제3 몰드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제7항에 있어서, 상기 제3 몰드막은 상기 제1 몰드막 또는 상기 제2 몰드막과 다른 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제1항에 있어서, 상기 제4 개구의 측벽은 다중 계단 형상의 구조를 가지며, 상기 하부 전극의 측부도 다중 계단 형상의 구조를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제7항에 있어서,
    상기 제3 몰드막 상에 제2 지지층을 형성하는 단계; 및
    상기 제1 및 제2 몰드막과 함께 상기 제3 몰드막을 제거하여 상기 하부 전극을 지지하는 제2 지지 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 기판 상에 패드가 매립된 절연층을 형성하는 단계;
    상기 절연층 및 상기 패드 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 하부 몰드 구조물을 형성하는 단계;
    상기 하부 몰드 구조물 상에 제1 지지층을 형성하는 단계;
    상기 제1 지지층 상에 상부 몰드 구조물을 형성하는 단계;
    상기 상부 몰드 구조물을 식각하여 상기 제1 지지층을 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구의 측벽 상에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서를 식각 마스크로 이용하여 상기 제1 지지층과 상기 상부 몰드 구조물을 식각하여 상기 식각 저지막을 노출시키는 제2 개구를 형성하는 단계;
    상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 수직하게 식각하여 상기 패드를 노출시키는 제3 개구를 형성하는 단계;
    상기 제1 스페이서를 식각 마스크로 이용하여 상기 식각 저지막을 수평하게 식각하여 상기 패드의 노출 면적을 확장시키는 제4 개구를 형성하는 단계; 및
    상기 하부 몰드 구조물을 식각하여 상기 제4 개구보다 큰 하부 폭을 갖는 제5 개구를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
12. 제11항에 있어서,
    상기 제5 개구의 측벽과 상기 패드 상에 하부 전극을 형성하는 단계;
    상기 상부 몰드 구조물 및 상기 하부 몰드 구조물을 제거하여 상기 하부 전극을 지지하는 제1 지지 부재를 형성하는 단계; 및
    상기 제1 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 제11항에 있어서,
    상기 제2 개구의 측벽 상에 제2 스페이서를 형성하는 단계; 및
    상기 제4 개구를 형성한 후, 상기 제2 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 제12항에 있어서, 상기 제5 개구의 상부 측벽 및 하부 측벽 중에서 적어도 하나는 계단 형상의 구조를 가지며, 상기 하부 전극의 상부 측부 및 하부 측부 중에서 적어도 하나는 계단 형상의 구조를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
15. 제11항에 있어서,
    상기 상부 몰드 구조물 상에 제2 지지층을 형성하는 단계; 및
    상기 상부 몰드 구조물 및 상기 하부 몰드 구조물을 제거하는 동안 상기 제2 지지층으로부터 상기 하부 전극을 지지하는 제2 지지 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
16. 기판 상에 형성되는 절연층;
    상기 절연층에 매립되는 패드;
    상기 패드에 접촉되며, 상기 패드의 상부 면적보다 동일하거나 넓은 하부 면적을 갖는 하부 전극;
    상기 하부 전극의 측부에 접촉되는 적어도 하나의 지지 부재;
    상기 하부 전극 및 상기 지지 부재 상에 형성되는 유전막; 및
    상기 유전막 상에 형성되는 상부 전극을 포함하는 반도체 장치.
17. 제16항에 있어서, 상기 지지 부재는 상기 하부 전극의 중앙부에 접촉되는 제1 지지 부재 및 상기 하부 전극의 상부에 접촉되는 제2 지지 부재를 포함하는 것을 특징으로 하는 반도체 장치.
18. 제16항에 있어서, 상기 하부 전극의 상부 및 하부 중에서 적어도 하나는 계단 형상의 구조를 가지는 것을 특징으로 하는 반도체 장치.

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