KR100673015B1 - 캐패시터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

캐패시터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 식각저지막 및 몰드층을 차례로 형성하고, 몰드층을 패터닝하여 식각저지막의 일부를 노출시키는 몰드 전극홀을 형성한다. 주 식각 가스 및 선택비 조절 가스를 포함하는 공정 가스를 사용하는 등방성 건식식각으로 노출된 식각저지막을 선택적으로 식각하여 식각저지막을 관통하고 기판의 일부를 노출시키는 콘택 전극홀을 형성한다. 기판 상에 도전막을 콘포말하게 형성하고, 몰드층의 상부면 상의 도전막을 제거하여 몰드 및 콘택 전극홀들 내에 실린더 형태의 하부 전극을 형성한다. 선택비 조절 가스는 등방성 건식식각에 의한 몰드층의 식각율에 비하여 등방성 건식식각에 의한 식각저지막의 식각율을 증가시킨다.

Description

캐패시터를 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE HAVING CAPACITOR AND METHOD OF FORMING THE SAME}
도 1a 내지 도 1c는 종래의 실린더형 하부 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 캐패시터를 갖는 반도체 소자를 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 캐패시터를 갖는 반도체 소자를 보여주는 단면도이다.
도 6은 본 발명의 실시예에 따른 식각저지막을 식각하는 공정에 사용되는 선택비 조절 가스의 특성을 설명하기 위한 그래프이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 캐패시터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
캐패시터는 전하를 축적하는 기능으로 인하여, 반도체 소자에 널리 사용되고 있다. 특히, 디램 소자의 단위 셀은 전하를 저장하는 요소로서 캐패시터를 널리 사용하고 있다. 반도체 소자의 고집적화 경향에 의해 캐패시터가 형성되는 평면적이 점점 감소되고 있다. 이로 인하여, 제한된 면적에서 높은 정전용량을 갖는 캐패시터에 대한 연구가 활발히 진행되고 있다.
제한된 면적에서 높은 정전용량을 갖는 캐패시터로서, 실린더형 캐패시터가 제안된 바 있다. 실린더형 캐패시터의 상부 전극은 실린더 형태를 갖는 하부 전극의 내외측면들을 덮는다. 이로써, 제한된 면적에서 하부 및 상부 전극들간의 중첩 면적이 증가되어 실린더형 캐패시터의 정전용량이 증가될 수 있다. 실린더형 하부 전극의 형성 방법을 도면들을 참조하여 설명한다.
도 1a 내지 도 1c는 종래의 캐패시터의 실린더형 하부 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(1) 상에 층간 산화막(2)을 형성하고, 상기 층간 산화막(2)을 관통하여 상기 반도체 기판(1)과 접속하는 콘택 플러그들(3)을 형성한다. 상기 반도체 기판(1) 전면 상에 식각저지막(4) 및 몰드용 산화막(5)을 차례로 형성한다. 상기 식각저지막(4)은 상기 몰드용 산화막(5)에 대하여 식각선택비를 갖는 실리콘 질화막으로 형성한다.
상기 몰드용 산화막(5)을 패터닝하여 상기 콘택 플러그(4) 상의 상기 식각저 지막(4)을 노출시킨다. 상기 노출된 식각저지막(4)을 이방성 식각하여 상기 콘택 플러그(3)를 노출시키는 전극홀(6)을 형성한다.
도 1b를 참조하면, 상기 반도체 기판(1) 전면 상에 도전막을 콘포말하게 형성하고, 상기 도전막 상에 상기 희생 산화막을 형성한다. 상기 희생 산화막 및 도전막을 상기 몰드용 산화막(5)의 상부면이 노출될때까지 평탄화시키어 상기 전극홀(6)내에 실린더 형태의 하부 전극(7) 및 희생 산화 패턴(8)을 형성한다.
도 1c를 참조하면, 상기 몰드용 산화막(5) 및 희생 산화 패턴(8)을 습식 식각으로 제거하여 상기 하부 전극(7)의 내외측면들을 노출시킨다.
상술한 종래의 실린더형 하부 전극을 형성하는 방법에 따르면, 상기 전극홀(6) 형성시, 상기 몰드용 산화막(5)을 패터닝하여 노출된 상기 식각저지막(4)을 이방성 식각으로 제거한다. 이로 인하여, 여러 형태의 문제점들이 발생될 수 있다. 통상적으로, 이방성 식각은 식각 가스의 이온 성분들을 전계를 이용하여 이방적으로 이동시켜 식각하고자 하는 물질을 식각한다. 이러한 이방성 식각은 물리적 반응에 의한 식각도 포함하게 되어 물질들간의 식각선택비가 감소될 수 있다. 예컨대, 실리콘 질화막으로 형성한 상기 식각저지막(4)을 불화탄소계 가스, 아르곤 가스 및 산소 가스으로 구성된 공정 가스로 이방성 식각하는 방법이 알려진 바 있다. 이 경우에, 상기 식각저지막(4) 대 상기 몰드용 산화막(5)의 식각선택비는 대략 4 : 1 정도이다. 도시된 바와 같이, 이러한 낮은 식각선택비에 의하여, 상기 노출된 식각저지막(4)을 이방성 식각하는 동안에 상기 전극홀(6)의 상부가 항아리 모양으로 형성되는 보잉(bowing) 현상이 발생될 수 있다. 이로 인하 여, 상기 전극홀(6)의 측벽을 따라 형성된 하부 전극들(7)간의 간격이 감소되어 이웃한 하부 전극들(7)간의 상부 측벽들이 접촉되어 반도체 소자의 불량을 유발시킬 수 있다. 특히, 상기 보잉 현상에 의해 상기 상부 측벽들간의 간격이 감소되는 경우, 상기 몰드용 산화막(5) 및 희생 패턴(8)을 습식 식각으로 제거하는 공정에서 수막의 표면 장력에 의한 점착현상(stiction)이 심화될 수 있다. 그 결과, 이웃한 하부 전극들(7)간의 접촉현상이 더욱 빈번히 발생될 수 있다.
이에 더하여, 반도체 소자들이 고도로 집적화되고 있는 현 시점에서, 상기 전극홀(6)의 종횡비가 매우 높다. 높은 종횡비의 전극홀(6)과 상기 노출된 식각저지막(4)을 이방성 식각하는 것에 의하여, 상기 전극홀(6)의 측벽 중에 상기 식각저지막(4)으로 형성된 부분이 경사지게 형성될 수 있다. 이로 인하여, 상기 전극홀(6)의 바닥면적이 감소되어 상기 하부 전극(7)의 바닥면적이 감소될 수 있다. 결과적으로, 상기 하부 전극(7)의 지지면적이 감소되어 상기 하부 전극(7)이 기울어지는 현상이 심화될 수 있다. 또한, 상기 지지면적의 감소로 상술한 점착현상이 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 하부 전극들간의 접촉 현상을 방지할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 식각저지막 및 몰드층을 차례로 형성하고, 상기 몰드층을 패터닝하여 상기 식각저지막의 일부를 노출시키는 몰드 전극홀을 형성한다. 주 식각 가스 및 선택비 조절 가스를 포함하는 공정 가스를 사용하는 등방성 건식식각으로 상기 노출된 식각저지막을 선택적으로 식각하여 상기 식각저지막을 관통하고 상기 기판의 일부를 노출시키는 콘택 전극홀을 형성한다. 상기 기판 상에 도전막을 콘포말하게 형성하고, 상기 몰드층의 상부면 상의 도전막을 제거하여 상기 몰드 및 콘택 전극홀들 내에 실린더 형태의 하부 전극을 형성한다. 상기 선택비 조절 가스는 상기 등방성 건식식각에 의한 상기 몰드층의 식각율에 비하여 상기 등방성 건식식각에 의한 상기 식각저지막의 식각율을 증가시킨다.
구체적으로, 상기 콘택 전극홀의 적어도 일부는 상기 콘택 전극홀에 인접한 상기 몰드 전극홀의 하부 직경에 비하여 큰 직경을 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 몰드층은 차례로 적층된 하부 물질층, 및 상기 하부 물질층에 비하여 식각율이 느린 상부 물질층을 포함할 수 있다. 이 경우에, 상기 몰드 전극홀을 형성하는 단계는 상기 상부 및 하부 물질층들을 연속적으로 패터닝하여 예비 몰드 전극홀을 형성하는 단계, 및 상기 예비 몰드 전극홀에 노출된 상기 하부 물질층을 선택적으로 등방성 식각하여 계단 형태의 측벽을 갖는 몰드 전극홀을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 몰드 전극홀은 상기 하부 물질층을 관통하는 제1 부분과, 상기 제1 부분 위에 배치되어 상기 상부 물질층을 관통하고 상기 제1 부분과 연통하는 제2 부분을 포함한다. 이때, 상기 제1 부분의 상부 직경은 상기 제2 부분의 하부 직경에 비하여 크게 형성된다. 상기 콘택 전극 홀의 적어도 일부는 상기 몰드 전극홀의 제1 부분의 하부 직경에 비하여 큰 직경을 갖도록 형성될 수 있다.
상기 식각저지막은 실리콘 질화막으로 형성할 수 있다. 이때, 상기 주 식각 가스는 불화탄소계 가스를 사용할 수 있다. 상기 선택비 조절 가스는 HF 가스, H2O 가스 및 C2H5OH 가스 중에 선택된 적어도 하나인 것이 바람직하다. 상기 선택비 조절 가스의 유입량은 10 sccm 내지 500 sccm일 수 있다. 상기 공정 가스는 상기 주 식각 가스의 활성화를 촉진시키는 활성화 보조 가스를 더 포함할 수 있다. 상기 공정 가스는 상기 등방성 건식식각시, 휘발성 부산물의 형성을 촉진시키는 부산물 보조 가스를 더 포함할 수 있다.
상기 등방성 건식식각에 의한 상기 식각저지막의 식각율은 상기 등방성 건식식각에 의한 상기 몰드층의 식각율의 10배 이상으로 높은 것이 바람직하다.
상기 등방성 건식식각은 리모우트 플라즈마 방식(remote plasma method)에 의해 형성된 플라즈마화된 상기 공정 가스의 라디칼(radical) 성분들을 사용하여 식각하는 것이 바람직하다.
상술한 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상에 배치된 식각저지막, 및 상기 식각저지막을 관통하는 콘택 전극홀내에 배치된 지지부, 및 상기 지지부로부터 위로 연장된 실린더형 측벽부를 갖는 하부 전극을 포함한다. 상기 지지부의 적어도 일부는 상기 지지부에 인접한 상기 실린더형 측벽부의 하부 외경에 비하여 큰 외경을 갖는다.
구체적으로, 상기 실린더형 측벽부는 선형으로 위로 연장될 수 있다. 상기 실린더형 측벽부는 경사질 수 있다. 이때, 상기 실린더형 측벽부의 상부 외경은 상기 실린더형 측벽부의 하부 외경에 비하여 크다.
일 실시예에 따르면, 상기 실린더형 측벽부는 계단 형태일 수 있다. 이 경우에, 상기 실린더형 측벽부는 차례로 적층된 제1 측벽부 및 제2 측벽부와, 상기 제1 측벽부를 상기 제2 측벽부에 접속시키는 연결부로 구성될 수 있다. 이때, 상기 제1 측벽부의 상부 외경은 상기 제2 측벽부의 하부 외경에 비하여 크고, 상기 콘택 전극홀에 인접한 상기 실린더형 측벽부의 하부 외경은 상기 제1 측벽부의 하부 외경이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 6은 본 발명의 실시예에 따른 식각저지막을 식각하는 공정에 사용되는 선택비 조절 가스의 특성을 설명하기 위한 그래프이다.
도 2a를 참조하면, 반도체 기판(100, 이하 기판이라 함) 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)은 실리콘 산화막으로 형성할 수 있다. 상기 반도체 기판(100) 상에는 스위칭 소자인 모스 트랜지스터가(미도시함)가 형성될 수 있다. 상기 층간 절연막(102)은 상기 모스 트랜지스터를 덮을 수 있다.
상기 층간 절연막(102)을 관통하는 콘택 플러그(104)를 형성한다. 상기 콘택 플러그(104)는 상기 기판(100)에 접속될 수 있다. 물론, 상기 기판(100)과 상기 콘택 플러그(104) 사이에는 다른 도전 패턴들이 개재될 수도 있다. 상기 층간 절연막(102) 내에 서로 이격된 복수개의 콘택 플러그들(104)을 형성한다. 상기 콘택 플러그들(104)은 평면적으로 행 및 열을 따라 2차원적으로 배열될 수 있다. 상기 콘택 플러그(104)는 도전 물질로 형성한다. 예컨대, 상기 콘택 플러그(104)는 도핑된 폴리실리콘, 금속(ex,텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex,질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex,텅스텐 실리사이드 또는 코발트 실리사이드등) 중에 선택된 적어도 하나로 형성할 수 있다.
상기 층간 절연막(102) 및 상기 콘택 플러그(104)를 덮는 식각저지막(106)을 기판(100) 전면 상에 형성하고, 상기 식각저지막(106) 상에 몰드층(108)을 형성한다. 상기 식각저지막(106)은 상기 몰드층(108)에 대하여 식각선택비를 갖는 절연막 으로 형성한다. 또한, 상기 식각저지막(106)은 상기 층간 절연막(102)에 대해서도 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 몰드층(108)은 실리콘 산화막으로 형성할 수 있다. 상기 식각저지막(106)은 실리콘 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 몰드층(108)을 패터닝하여 상기 식각저지막(106)의 일부를 노출시키는 몰드 전극홀(110)을 형성한다. 상기 몰드 전극홀(110)에 노출된 상기 식각저지막(106)은 상기 콘택 플러그(104) 상에 배치된다. 상기 각 콘택 플러그(104)에 대응하는 상기 몰드 전극홀(110)이 형성된다. 다시 말해서, 복수개의 콘택 플러그들(104)에 각각 대응하는 복수개의 몰드 전극홀들(110)이 상기 몰드층(108)에 형성된다. 상기 몰드 전극홀(110)의 측벽은 경사진 형태를 가질 수 있다. 이때, 상기 몰드 전극홀(110)의 상부 직경이 상기 몰드 전극홀(110)의 하부 직경에 비하여 크다.
도 2c를 참조하면, 상기 몰드 전극홀(110)에 노출된 상기 식각저지막(106)을 등방성 건식식각으로 식각하여 상기 식각저지막(106)을 관통하는 콘택 전극홀(112)을 형성한다. 상기 몰드 및 콘택 전극홀들(110,112)은 캐패시터 전극홀(115)을 구성한다.
상기 등방성 건식식각은 주 식각 가스 및 선택비 조절 가스를 포함하는 공정 가스를 사용한다. 상기 등방성 건식식각은 리모우트 플라즈마 방식(remote plasma method)에 의해 형성된 플라즈마화된 공정 가스의 라디칼(radical) 성분들을 이용하는 것이 바람직하다. 구체적으로, 상기 공정 가스를 식각 공정이 행해지는 공정 챔버의 외부에서 플라즈마화하고, 플라즈마화된 공정 가스의 라디칼 성분들을 상기 공정 챔버내에 주입한다. 이로써, 공정 가스의 라디칼 성분들은 확산에 의하여 상기 식각저지막(106)을 식각하여 상기 등방성 건식식각 공정이 이루어진다.
상기 주 식각 가스는 상기 식각저지막(106)을 식각하기 위한 주요 식각 가스이다. 상기 선택비 조절 가스는 상기 식각저지막(106)과 상기 몰드층(108)간의 식각선택비를 향상시킨다. 좀더 구체적으로, 상기 선택비 조절 가스는 상기 등방성 건식식각에 의한 상기 몰드층(108)의 식각율에 비하여 상기 등방성 건식식각에 의한 상기 식각저지막(106)의 식각율을 증가시킨다. 상기 선택비 조절 가스로 인하여 상기 등방성 건식 식각에 의한 상기 식각저지막(106)의 식각율을 상기 등방성 건식식각에 의한 상기 몰드층(108)의 식각율의 10배 이상으로 높일 수 있다. 예를 들면, 상기 등방성 건식식각에 의한 상기 식각저지막(106) 대 몰드층(108)의 식각선택비는 10 : 1 내지 300 : 1일 수 있다.
상기 식각저지막(106)이 상술한 바와 같이 실리콘 질화막으로 형성된 경우, 상기 주 식각 가스는 탄소 및 불소를 포함하는 불화탄소계 가스인 것이 바람직하다. 예컨대, 상기 주 식각 가스로서 CF4 가스를 사용할 수 있다. 이때, 상기 선택비 조절 가스는 HF 가스, H2O 가스 및 C2H5OH 가스 중에 선택된 적어도 하나인 것이 바람직하다. 상기 선택비 조절 가스의 유입량은 10 sccm 내지 500 sccm인 것이 바람직하다. 상기 등방성 건식식각의 공정 온도는 20℃ 내지 70℃에서 수행될 수 있다.
상기 공정 가스는 활성화 보조 가스를 더 포함할 수 있다. 상기 활성화 보조 가스는 상기 주 식각 가스의 활성화를 촉진시킨다. 예컨대, 상기 주 식각 가스가 탄화 불소계 가스일때, 상기 활성화 보조 가스로 산소 가스를 사용할 수 있다. 이에 더하여, 상기 공정 가스는 부산물 보조 가스를 더 포함할 수 있다. 상기 부산물 보조 가스는 상기 등방성 건식식각시 휘발성 부산물의 형성을 촉진시킨다. 예컨대, 상기 상기 부산물 촉진 가스로 질소 가스를 사용할 수 있다.
상기 선택비 조절 가스의 특성을 확인하기 위한 실험을 수행하였다. 실험에 의해 획득된 데이타들을 도 6의 그래프에 도시하였다. 상기 선택비 조절 가스의 특성을 도 6을 참조하여 설명한다.
도 2c 및 도 6을 참조하면, 도시된 그래프의 x축은 식각비 조절 가스의 유입량을 나타내고, 그래프의 y축은 등방성 건식식각에 의한 식각저지막(106)으로 사용되는 실리콘 질화막 및 몰드층(108)으로 사용되는 실리콘 산화막의 식각선택비를 나타낸다. 상기 식각선택비는 실리콘 질화막의 식각율을 실리콘 산화막의 식각율로 나누어 산출하였다.
실험에 사용된 상기 공정 가스는 CF4 가스, HF 가스, O2 가스 및 N2 가스를 포함시켰다. 실험에서, 상기 CF4 가스의 유입량, O2 가스의 유입량 및 N2 가스의 유입량은 고정하였으며, 상기 HF 가스의 유입량을 변화시켰다. 그래프에 도시된 바와 같이, HF 가스의 유입량을 60 sccm, 70 sccm 및 80 sccm으로 점점 증가함에 따라, 상기 식각선택비가 증가함을 알 수 있다. 특히, HF 가스의 유입량이 60 sccm 일때, 상기 식각선택비가 약 80이며, HF 가스의 유입량이 80 sccm인 경우, 상기 식각선택 비가 약 200 으로 나타났다. 즉, HF 가스에 의해 상기 식각선택비가 매우 향상됨을 알 수 있다.
계속해서, 도 2c를 참조하면, 식각선택비가 매우 높은 상기 등방성 건식식각으로 상기 노출된 식각저지막(106)을 식각함으로써, 종래의 보잉 현상을 최소화할 수 있다. 또한, 상기 등방성 건식식각에 의하여 상기 노출된 식각저지막(106)은 등방적으로 식각된다. 이에 따라, 상기 콘택 전극홀(112)의 직경은 종래에 비하여 증가된다. 특히, 상기 콘택 전극홀(112)의 적어도 일부는 상기 몰드 전극홀(110)의 하부 직경(W2)에 비하여 큰 직경(W1)을 갖는 것이 바람직하다.
상기 몰드 전극홀(110)에 노출된 식각저지막(106)을 상기 등방성 건식식각하는 동안에, 상기 몰드 전극홀(110)을 형성하기 위한 마스크 패턴(미도시함)이 상기 몰드층(108) 상에 잔존할 수 있다. 이와는 달리, 상기 몰드 전극홀(110)을 형성하고, 상기 몰드 전극홀(110)을 형성하기 위한 마스크 패턴(미도시함)을 제거한 후에, 상기 등방성 건식식각 공정을 수행할 수도 있다.
도 2d를 참조하면, 상기 캐패시터 전극홀(115)을 갖는 기판(100) 상에 도전막을 콘포말하게 형성하고, 상기 도전막 상에 희생막을 형성한다. 상기 희생막 및 도전막을 상기 몰드층(108)의 상부면이 노출될때까지 평탄화시키어 상기 캐패시터 전극홀(115)내에 실린더 형태의 하부 전극(117) 및 희생 패턴(119)을 형성한다. 상기 하부 전극(117)은 도핑된 폴리실리콘, 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등), 귀금속(ex, 백금(Pt), 이리듐(Ir), 루테늄(Ru)등) 및 도전성 금속산화물(ex, 이리듐산화막등) 중에 선택된 적어도 하나로 형성될 수 있다. 상기 희 생 패턴(119)은 상기 식각저지막(106)에 대하여 식각선택비를 갖는 물질로 형성한다. 특히, 상기 희생 패턴(119)은 상기 몰드층(108)과 유사한 식각율을 갖는 물질로 형성할 수 있다. 예컨대, 상기 희생 패턴(119)은 실리콘 산화막으로 형성할 수 있다.
도 2e를 참조하면, 상기 희생 패턴(119) 및 상기 몰드층(108)을 제거하여 상기 하부 전극(117)의 표면을 노출시킨다. 이어서, 상기 하부 전극(117)의 표면 상에 도 3의 유전막(121)을 형성하고, 상기 유전막(121) 상에 상기 하부 전극(117)을 덮는 도 3의 상부 전극(123)을 형성한다.
상술한 반도체 소자의 형성 방법에 따르면, 상기 몰드 전극홀(110)에 노출된 식각저지막(106)을 상기 등방성 건식식각에 의하여 식각한다. 이때, 상기 등방성 건식식각의 공정 가스는 선택비 조절 가스를 포함하여 상기 식각저지막(106)과 상기 몰드층(108)간의 식각선택비를 증가시킬 수 있다. 그 결과, 종래의 보잉 현상을 최소화하여 종래의 하부 전극들간의 접촉현상을 방지할 수 있다. 또한, 상기 등방성 건식식각에 의하여 상기 몰드 전극홀(110) 아래의 상기 콘택 전극홀(112)의 직경(W1)이 증가된다. 특히, 상기 콘택 전극홀(112)의 직경(W1)은 상기 몰드 전극홀(110)의 하부 직경(W2)에 비하여 크다. 이로 인하여, 상기 하부 전극(117)의 지지면적(ex, 상기 콘택 전극홀(112)의 바닥면적 및 측벽면적의 합)이 증가되어 상기 하부 전극(117)의 기울어지는 현상을 최소화할 수 있으며, 종래 점착현상을 최소화할 수 있다. 그 결과, 종래 하부 전극들간 접촉 현상을 방지할 수 있다.
다음으로, 본 실시예에 따른 캐패시터의 반도체 소자를 도 3을 참조하여 설 명한다.
도 3은 본 발명의 일 실시예에 따른 캐패시터를 갖는 반도체 소자를 보여주는 단면도이다.
도 3을 참조하면, 기판(100) 상에 층간 절연막(102)이 배치되고, 콘택 플러그(104)가 상기 층간 절연막(102)을 관통한다. 상기 콘택 플러그(104)는 상기 기판(100)에 접촉될 수 있다. 콘택 전극홀(112)을 갖는 식각저지막(106)이 상기 층간절연막(102)을 덮는다. 상기 콘택 전극홀(112)은 상기 식각저지막(106)을 관통하여 상기 콘택 플러그(104)를 노출시킨다. 상기 콘택 전극홀(112)의 모든 직경은 상기 콘택 플러그(104)의 직경에 비하여 큰 것이 바람직하다.
하부 전극(117)이 콘택 전극홀(112)의 바닥면 상에 배치된다. 상기 하부 전극(117)은 상기 콘택 플러그(104)와 접촉한다. 상기 하부 전극(117)은 상기 콘택 전극홀(112)내의 지지부(116a) 및 상기 지지부(116a)로부터 위로 연장된 실린더형 측벽부(116b)를 포함한다.
상기 지지부(116a)는 상기 콘택 전극홀(112)의 측벽에 접촉한다. 상기 실린더형 측벽부(116b)는 상기 식각저지막(106)의 상부면 위로 돌출되어 있다. 상기 지지부(116a)의 적어도 일부는 상기 콘택 전극홀(112)에 인접한 상기 실린더형 측벽부(116b)의 하부 외경(W2)에 비하여 큰 외경(W1)을 갖는 것이 바람직하다. 상기 지지부(116a)의 외경(W1)은 도 2c의 상기 콘택 전극홀(112)의 직경(W1)에 해당하고, 상기 콘택 전극홀(112)에 인접한 상기 실린더형 측벽부(116b)의 하부 외경(W2)은 2c의 몰드 전극홀(110)의 하부 직경(W2)에 해당한다. 상기 실린더형 측벽부(116b) 는 선형으로 위로 연장될 수 있다. 이때, 상기 실린더형 측벽부(116b)는 그것의 상부 외경이 그것의 하부 외경(W2)에 비하여 큰 형태로 경사질 수 있다.
상기 지지부(116a)의 적어도 일부가 상기 실린더형 측벽부(116b)의 하부 외경(W1)에 비하여 큰 외경(W2)을 가짐으로써, 상기 하부 전극(117)의 기울어지는 현상을 최소화할 수 있다. 그 결과, 종래의 하부 전극들간 접촉현상을 방지할 수 있다.
상기 하부 전극(117)의 표면 상에 유전막(121)이 콘포말하게 배치된다. 상기 유전막(121)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄 산화막 또는 알루미늄 산화막등) 중에 선택된 적어도 하나로 형성될 수 있다. 상기 유전막(121) 상에 상기 하부 전극(117)을 덮는 상부 전극(123)이 배치된다. 상기 상부 전극(123)은 도전 물질로 형성된다. 예컨대, 상기 상부 전극(123)은 도핑된 폴리실리콘, 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등), 귀금속(ex, 백금(Pt), 이리듐(Ir), 루테늄(Ru)등) 및 도전성 금속산화물(ex, 이리듐산화막등) 중에 선택된 적어도 하나로 형성될 수 있다.
(제2 실시예)
본 실시예에서는 다른 형태의 실린더형 하부 전극을 갖는 반도체 소자 및 그 형성 방법을 제공한다. 본 실시예에서, 식각저지막을 형성하는 단계까지 상술한 제1 실시예와 동일하다. 따라서, 식각저지막까지는 동일한 참조부호를 사용하였다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 캐패시터를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 층간 절연막(102)을 형성하고, 상기 층간 절연막(102)을 관통하는 콘택 플러그(104)를 형성한다. 상기 층간 절연막(102) 및 콘택 플러그(104)를 덮는 식각저지막(106)을 기판(100) 전면 상에 형성한다.
상기 식각저지막(106) 상에 몰드층(208)을 형성한다. 이때, 상기 몰드층(208)은 차례로 적층된 하부 물질층(202) 및 상부 물질층(204)을 포함하는 것이 바람직하다. 상기 몰드층(208)은 상기 식각저지막(106)에 대하여 식각선택비를 갖는 물질로 형성한다. 또한, 상기 상부 물질층(204)은 상기 하부 물질층(202)에 비하여 느린 식각율을 갖는 물질로 형성한다. 예컨대, 상기 하부 물질층(202)은 BPSG막, PSG막 또는 BSG막으로 형성하고, 상기 상부 물질층(204)은 플라즈마 TEOS막, 언도프트(undoped) 산화막 또는 고밀도 플라즈마 산화막등으로 형성할 수 있다. 상술한 예들에 따르면, 상기 하부 물질층(202)은 불순물들이 도핑되어 있어 도핑되어 있지 않은 상기 상부 물질층(204)에 비하여 식각율이 빠르다. 또한, 상기 하부 및 상부 물질층들(202,204)은 모두 실리콘 산화막 계열의 물질들로 형성됨으로써, 상기 몰드층(208)은 상기 식각저지막(106)에 대하여 식각선택비를 갖는다.
도 4b를 참조하면, 상기 몰드층(208)의 상부 및 하부 물질층들(204,202)을 연속적으로 패터닝하여 상기 식각저지막(106)의 일부를 노출시키는 예비 몰드 전극홀(214)을 형성한다. 상기 노출된 식각저지막(106)은 상기 콘택 플러그(104) 상에 배치된다. 상기 예비 몰드 전극홀(214)은 상기 하부 물질층(202)을 관통하는 제1 부분(210), 및 상기 제1 부분(210) 상에 배치되며 상기 상부 물질층(204)을 관통하는 제2 부분(212)으로 구성된다. 상기 제1 및 제2 부분들(210,212)은 서로 연통한 다.
도 4c를 참조하면, 상기 예비 몰드 전극홀(214)에 노출된 상기 하부 물질층(202)을 선택적으로 등방성 식각하여 몰드 전극홀(214')을 형성한다. 상기 하부 물질층(202)이 상기 상부 물질층(204)에 비하여 빠른 식각율을 가짐으로써, 상기 하부 물질층(202)을 선택적으로 등방성 식각(ex, 습식식각등)할 수 있다. 상기 몰드 전극홀(214')은 상기 하부 물질층(202)을 관통하는 제1 부분(210') 및 상기 상부 물질층(204)을 관통하는 제2 부분(212)으로 구성된다. 상기 몰드 전극홀(214')의 제1 및 제2 부분들(210',212)은 차례로 적층되며 서로 연통한다. 상기 몰드 전극홀(214')의 제1 부분(210')의 상부 직경(W3)은 상기 몰드 전극홀(214')의 제2 부분(212)의 하부 직경(W4)에 비하여 크게 형성된다. 이에 따라, 상기 몰드 전극홀(214')의 측벽은 계단 형태로 형성된다.
도 4d를 참조하면, 상기 몰드 전극홀(214')에 노출된 상기 식각저지막(106)을 등방성 건식식각으로 식각하여 상기 식각저지막(106)을 관통하는 콘택 전극홀(216)을 형성한다. 상기 몰드 전극홀(214') 및 콘택 전극홀(216)은 캐패시터 전극홀(218)을 구성한다.
상기 몰드 전극홀(214')에 노출된 상기 식각저지막(106)에 수행되는 상기 등방성 건식식각은 상술한 제1 실시예의 등방성 건식식각과 동일하게 수행할 수 있다. 다시 말해서, 상기 등방성 건식식각은 주 식각 가스 및 선택비 조절 가스를 포함하는 공정 가스를 사용한다. 상기 등방성 건식식각은 리모우트 플라즈마 방식에 의해 형성된 플라즈마화된 공정 가스의 라디칼 성분들을 이용하는 것이 바람직하 다. 상기 주 식각 가스는 상기 식각저지막(106)을 식각하기 위한 주요 식각 가스이고, 상기 선택비 조절 가스는 상기 식각저지막(106)과 상기 몰드층(208)간의 식각선택비를 향상시킨다. 즉, 상기 선택비 조절 가스는 상기 등방성 건식식각에 의한 상기 몰드층(208)의 식각율에 비하여 상기 등방성 건식식각에 의한 상기 식각저지막(106)의 식각율을 증가시킨다. 상기 선택비 조절 가스로 인하여 상기 등방성 건식 식각에 의한 상기 식각저지막(106)의 식각율을 상기 등방성 건식식각에 의한 상기 몰드층(208)의 식각율의 10배 이상으로 높일 수 있다.
상기 식각저지막(106)이 실리콘 질화막으로 형성될때, 상기 주 식각 가스는 탄소 및 불소를 포함하는 불화탄소계 가스인 것이 바람직하다. 예컨대, 상기 주 식각 가스로서 CF4 가스를 사용할 수 있다. 이때, 상기 선택비 조절 가스는 HF 가스, H2O 가스 및 C2H5OH 가스 중에 선택된 적어도 하나인 것이 바람직하다. 상기 선택비 조절 가스의 유입량은 10 sccm 내지 500 sccm인 것이 바람직하다. 상기 등방성 건식식각의 공정 온도는 20℃ 내지 70℃에서 수행될 수 있다. 상기 공정 가스는 상기 주 식각 가스의 활성화를 촉진시키는 활성화 보조 가스(ex, 산소 가스)를 더 포함할 수 있다. 이에 더하여, 상기 공정 가스는 상기 등방성 건식식각시 휘발성 부산물의 형성을 촉진시키는 부산물 보조 가스(ex, 질소 가스)를 더 포함할 수 있다.
상기 등방성 건식식각은 상기 노출된 식각저지막(106)을 등방적으로 식각함으로써, 상기 콘택 전극홀(216)의 직경이 종래에 비하여 증가된다. 상기 콘택 전극홀(216)의 적어도 일부는 상기 몰드 전극홀(214')의 제1 부분(210')의 하부 직경 (W6)에 비하여 큰 직경(W5)을 갖도록 형성하는 것이 바람직하다.
도 4e를 참조하면, 상기 캐패시터 전극홀(218)을 갖는 기판(100) 전면에 도전막을 콘포말하게 형성하고, 상기 도전막 상에 희생막을 형성한다. 상기 희생막 및 도전막을 상기 몰드층(208)의 상부면이 노출될때까지 평탄화시키어 상기 캐패시터 전극홀(218)내에 실린더형태이고 측벽이 계단 형태인 하부 전극(220)과, 희생 패턴(222)을 형성한다. 하부 전극(220) 및 희생 패턴(222)은 각각 도 2d의 하부 전극(117) 및 희생 패턴(119)과 동일한 물질로 형성될 수 있다.
도 4f를 참조하면, 상기 희생 패턴(222) 및 몰드층(208)을 제거하여 상기 하부 전극(220)의 표면을 노출시킨다. 이어서, 상기 하부 전극(220)의 표면 상에 도 5의 유전막(224)을 콘포말하게 형성하고, 상기 유전막(224) 상에 상기 하부 전극(220)을 덮는 도 5의 상부 전극(226)을 형성한다.
상술한 형성 방법에 따르면, 상기 등방성 건식식각에 의하여 상술한 제1 실시예와 동일한 효과를 얻을 수 있다. 이와 아울러서, 상기 하부 전극(220)의 측벽은 계단형태로 형성된다. 이에 따라, 제한된 평면적에서 상기 하부 전극(220)의 표면적을 더욱 증가된다.
다음으로 본 실시예에 따른 반도체 소자를 도 5를 참조하여 설명한다.
도 5는 본 발명의 다른 실시예에 따른 캐패시터를 갖는 반도체 소자를 보여주는 단면도이다.
도 5를 참조하면, 기판(100) 상에 층간 절연막(102)이 배치되고, 콘택 플러그(104)가 상기 층간 절연막(102)을 관통한다. 콘택 전극홀(216)을 갖는 식각저지 막(106)이 상기 층간 절연막(102)을 덮는다. 상기 콘택 전극홀(216)은 상기 식각저지막(106)을 관통하여 상기 콘택 플러그(104)를 노출시킨다. 상기 콘택 전극홀(216)의 모든 직경은 상기 콘택 플러그(104)의 직경에 비하여 크다.
하부 전극(220)이 상기 콘택 전극홀(216)의 바닥면 상에 배치되어 상기 콘택 플러그(104)와 접촉한다. 상기 하부 전극(220)은 상기 콘택 전극홀(216)내에 배치된 지지부(232a) 및 상기 지지부(232a)로부터 위로 연장된 실린더형 측벽부(232b)를 포함한다. 상기 지지부(232a)는 상기 콘택 전극홀(216)의 측벽과 접촉한다. 상기 실린더형 측벽부(232b)는 상기 식각저지막(106)의 상부면 위로 돌출되어 있다.
상기 실린더형 측벽부는(232b)는 계단 형태를 갖는다. 좀더 구체적으로, 상기 실린더형 측벽부(232b)는 차례로 적층된 제1 측벽부(230a) 및 제2 측벽부(230b)와, 상기 제1 측벽부(230a)를 상기 제2 측벽부(230b)에 접속시키는 연결부(229)를 포함한다. 상기 연결부(229)의 양단들은 각각 상기 제1 측벽부(230a)의 상단과 상기 제2 측벽부(230b)의 하단에 접속된다. 이때, 상기 제1 측벽부(230a)의 상부 외경(W3)은 상기 제2 측벽부(230b)의 하부 외경(W4)에 비하여 큰 것이 바람직하다. 상기 제1 측벽부(230a)의 상부 외경(W3)은 상기 제1 측벽부(230a)의 하부 외경(W6)에 비하여 클 수 있다. 상기 제2 측벽부(230b)의 상부 외경은 상기 제2 측벽부(230b)의 하부 외경(W4)에 비하여 클 수 있다.
상기 지지부(232a)의 적어도 일부는 상기 콘택 전극홀(216)에 인접한 상기 실린더형 측벽부(232a)의 하부 외경(W6, 즉, 상기 제1 측벽부(230a)의 하부 외경)에 비하여 큰 외경(W5)을 갖는 것이 바람직하다. 이로 인하여, 상기 지지부(232a) 의 지지면적(즉, 상기 콘택 전극홀(216)의 바닥면 및 측면)이 종래에 비하여 증가되어 상기 하부 전극(220)이 기울어지는 현상을 최소화할 수 있다. 그 결과, 종래의 이웃한 하부 전극들간의 접촉현상을 방지할 수 있다.
상기 하부 전극(220)의 표면 상에 유전막(224)이 콘포말하게 배치되고, 상기 유전막(224) 상에 상기 하부 전극(220)을 덮는 상부 전극(226)이 배치된다. 상기 유전막(224) 및 상부 전극(226)은 각각 도 3의 유전막(121) 및 상부 전극(123)과 동일한 물질로 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 몰드 전극홀에 노출된 식각저지막은 등방성 건식식각으로 식각한다. 상기 등방성 건식식각에 사용되는 공정 가스는 주 식각 가스 및 선택비 조절 가스를 포함한다. 상기 선택비 조절 가스는 상기 식각저지막과 몰드층간의 식각선택비를 향상시킨다. 상기 높은 식각선택비의 등방성 건식식각에 의하여 종래의 보잉 현상을 최소화할 수 있다. 또한, 상기 등방성 건식식각으로 인하여, 상기 식각저지막에 형성된 콘택 전극홀의 직경을 종래에 비하여 크게 형성할 수 있다. 이로 인하여, 하부 전극의 지지 면적을 향상시켜 하부 전극의 기울어지는 현상을 최소화할 수 있다. 결과적으로, 종래의 이웃한 하부 전극들간의 접촉 현상을 방지할 수 있다.

Claims (20)

  1. 기판 상에 식각저지막 및 몰드층을 차례로 형성하는 단계;
    상기 몰드층을 패터닝하여 상기 식각저지막의 일부를 노출시키는 몰드 전극홀을 형성하는 단계;
    주 식각 가스 및 선택비 조절 가스를 포함하는 공정 가스를 사용하는 등방성 건식식각으로 상기 노출된 식각저지막을 선택적으로 식각하여 상기 식각저지막을 관통하고 상기 기판의 일부를 노출시키는 콘택 전극홀을 형성하는 단계;
    상기 기판 상에 도전막을 콘포말하게 형성하는 단계; 및
    상기 몰드층의 상부면 상의 도전막을 제거하여 상기 몰드 및 콘택 전극홀들내에 실린더 형태의 하부 전극을 형성하는 단계를 포함하되,
    상기 선택비 조절 가스는 상기 등방성 건식식각에 의한 상기 몰드층의 식각율에 비하여 상기 등방성 건식식각에 의한 상기 식각저지막의 식각율을 증가시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택 전극홀의 적어도 일부는 상기 콘택 전극홀에 인접한 상기 몰드 전극홀의 하부 직경에 비하여 큰 직경을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 몰드층은 차례로 적층된 하부 물질층, 및 상기 하부 물질층에 비하여 식각율이 느린 상부 물질층을 포함하되,
    상기 몰드 전극홀을 형성하는 단계는,
    상기 상부 및 하부 물질층들을 연속적으로 패터닝하여 예비 몰드 전극홀을 형성하는 단계; 및
    상기 예비 몰드 전극홀에 노출된 상기 하부 물질층을 선택적으로 등방성 식각하여 계단 형태의 측벽을 갖는 몰드 전극홀을 형성하는 단계를 포함하되,
    상기 몰드 전극홀은 상기 하부 물질층을 관통하는 제1 부분과, 상기 제1 부분 위에 배치되어 상기 상부 물질층을 관통하고 상기 제1 부분과 연통하는 제2 부분을 포함하고, 상기 제1 부분의 상부 직경은 상기 제2 부분의 하부 직경에 비하여 크게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 콘택 전극홀의 적어도 일부는 상기 몰드 전극홀의 제1 부분의 하부 직경에 비하여 큰 직경을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의형성 방법.
  5. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 식각저지막은 실리콘 질화막으로 형성하되, 상기 주 식각 가스는 불화 탄소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 선택비 조절 가스는 HF 가스, H2O 가스 및 C2H5OH 가스 중에 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 선택비 조절 가스의 유입량은 10 sccm 내지 500 sccm인 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 5 항에 있어서,
    상기 공정 가스는 상기 주 식각 가스의 활성화를 촉진시키는 활성화 보조 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 5 항에 있어서,
    상기 공정 가스는 상기 등방성 건식식각시, 휘발성 부산물의 형성을 촉진시키는 부산물 보조 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 등방성 건식식각에 의한 상기 식각저지막의 식각율은 상기 등방성 건식식각에 의한 상기 몰드층의 식각율의 10배 이상으로 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 등방성 건식식각은 리모우트 플라즈마 방식(remote plasma method)에 의해 형성된 플라즈마화된 상기 공정 가스의 라디칼(radical) 성분들을 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 식각저지막을 형성하기 전에,
    상기 기판 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하는 콘택플러그를 형성하는 단계를 더 포함하되, 상기 콘택 전극홀은 상기 콘택 플러그를 노출시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 몰드층을 제거하는 단계;
    상기 실린더형 하부 전극의 표면 상에 유전막을 콘포말하게 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 도전막 상에 희생막을 형성하는 단계;
    상기 희생막 및 상기 도전막을 상기 몰드층의 상부면이 노출될때까지 평탄화시키어 상기 하부 전극 및 희생 패턴을 형성하는 단계; 및
    상기 희생 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 기판 상에 배치된 식각저지막; 및
    상기 식각저지막을 관통하는 콘택 전극홀내에 배치된 지지부, 및 상기 지지부로부터 위로 연장된 실린더형 측벽부를 갖는 하부 전극을 포함하되,
    상기 지지부의 적어도 일부는 상기 지지부에 인접한 상기 실린더형 측벽부의 하부 외경에 비하여 큰 외경을 갖는 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 실린더형 측벽부는 선형으로 위로 연장된 것으로 특징으로 하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 실린더형 측벽부는 경사지되, 상기 실린더형 측벽부의 상부 외경은 상기 실린더형 측벽부의 하부 외경에 비하여 큰 것을 특징으로 하는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 실린더형 측벽부는 계단 형태이되,
    상기 실린더형 측벽부는 차례로 적층된 제1 측벽부 및 제2 측벽부와, 상기 제1 측벽부를 상기 제2 측벽부에 접속시키는 연결부로 구성되고,
    상기 제1 측벽부의 상부 외경은 상기 제2 측벽부의 하부 외경에 비하여 크고, 상기 콘택 전극홀에 인접한 상기 실린더형 측벽부의 하부 외경은 상기 제1 측벽부의 하부 외경인 것을 특징으로 하는 반도체 소자.
  19. 제 15 항 내지 제 18 항 중에 어느 한 항에 있어서,
    상기 기판 상에 배치된 층간 절연막; 및
    상기 층간 절연막을 관통하는 콘택플러그를 더 포함하되, 상기 식각저지막은 상기 층간 절연막을 덮고, 상기 콘택 전극홀은 상기 콘택 플러그를 노출시키고, 상기 지지부는 상기 콘택 플러그와 접속하는 것을 특징으로 하는 반도체 소자.
  20. 제 15 항 내지 제 18 항 중에 어느 한 항에 있어서,
    상기 하부 전극의 표면 상에 배치된 콘포말한 유전막; 및
    상기 유전막 상에 배치되어 상기 하부 전극을 덮는 상부 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
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