CN113764579B - 电容器结构及其制作方法、存储器 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 203
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000007772 electrode material Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 230000001788 irregular Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 16
- 238000005137 deposition process Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- AUEPDNOBDJYBBK-UHFFFAOYSA-N [Si].[C-]#[O+] Chemical compound [Si].[C-]#[O+] AUEPDNOBDJYBBK-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011796 hollow space material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
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Abstract
本发明涉及一种电容器结构及其制作方法、存储器。其中方法包括：于基底上形成第一电容结构，第一电容结构包括：第一电容介质层、第一上电极以及多个间隔排布的呈柱状结构的第一下电极；第一电容介质层至少覆盖第一下电极的侧壁，第一上电极填充所述第一电容介质层外侧的间隙；于第一电容结构上形成第二电容结构，所述第二电容结构包括第二电容介质层、第二上电极以及多个间隔排布的第二下电极；第二下电极为U型结构，且其底部与第一下电极的顶部相接触，第二电容介质层至少位于第二下电极的表面，第二上电极位于第二电容介质层的表面，且填充所述第二电容介质层外侧的间隙。通过形成叠层的第一电容结构和第二电容结构可有效增大介质层的表面积。
Description
技术领域
本发明涉及半导体存储器件技术领域，特别是涉及一种电容器结构及其制备方法、存储器。
背景技术
随着半导体存储器件尺寸微缩，要做到相同电容或是增加更大的电容都变得越来越困难，由电容公式得知，在使用一样的具有高介电常数的介电材料下,若需要增加电容，只有增加表面积和/或降低介电材料层的厚度。但是，降低介电材料层的厚度则有可能会导致漏电流过高。
因此，为了满足记忆体电容器结构的需求，在电容器的结构设计上，一般需要在基底上需要刻蚀很深的沟道，并将上下电极板和具有高介电常数的介质薄膜均匀的镀在其表面上，这对蚀刻以及镀膜能力都有一定的限制。
发明内容
基于此，有必要针对现有技术中的电容器结构的电容增大受沟道深度限问题提供一种电容器结构及其制备方法、存储器。
为了实现上述目的，本发明提供了一种电容器结构的制作方法，包括：
提供基底；
于所述基底上形成第一电容结构，所述第一电容结构包括：第一电容介质层、第一上电极以及多个间隔排布的第一下电极；其中，所述第一下电极为柱状结构，所述第一电容介质层至少覆盖所述第一下电极的侧壁，所述第一上电极位于所述第一电容介质层的表面且填充所述第一电容介质层外侧的间隙；
于所述第一电容结构上形成第二电容结构，所述第二电容结构包括第二电容介质层、第二上电极以及多个间隔排布的第二下电极；其中，所述第二下电极为U型结构，且所述的第二下电极的底部与所述第一下电极的顶部相接触，所述第二电容介质层至少位于所述第二下电极的表面，所述第二上电极位于所述第二电容介质层的表面，且填充所述第二电容介质层外侧的间隙。
在其中一个实施例中，所述于所述基底上形成第一电容结构包括：
于所述基底上形成第一叠层结构，包括由下至上依次叠置的第一支撑层、第一牺牲层及第二支撑层；
对所述第一叠层结构进行刻蚀，形成多个第一电容孔，所述第一电容孔的底部暴露出所述基底；
于所述第一电容孔内形成所述第一下电极；
于所述第二支撑层内形成至少一个开口，所述开口暴露出所述第一牺牲层；
基于所述开口去除所述第一牺牲层，以形成中空间隙；
于所述第一下电极的侧壁表面形成所述第一电容介质层；
于所述第一电容介质层的外表面形成所述第一上电极并填充所述中空间隙。
在其中一个实施例中，于所述第一电容结构上形成第二电容结构包括：
于所述第二支撑层的上表面形成第二叠层结构，包括由下至上依次叠置的第三支撑层及第四支撑层；
于所述第二叠层结构内形成多个第二电容孔，贯穿所述第三支撑层和所述第四支撑层，所述第二电容的底部孔暴露出所述第一下电极；
于所述第二电容孔的侧壁及底部形成所述第二下电极，并与所述第一下电极接触；
形成所述第二电容介质层，所述第二电容介质层至少覆盖所述第二下电极的表面；
于所述第二电容介质层的表面形成所述第二上电极，并且填充所述第二电容孔。
在其中一个实施例中，所述第二电容孔与所述第一电容孔一一对应设置。
在其中一个实施例中，所述第二电容孔的孔径大于所述第一电容孔的孔径寸。
在其中一个实施例中，通过所述开口利用化学湿法刻蚀去除所述第一牺牲层，保留所述第一下电极、所述第一支撑层和所述第二支撑层。
在其中一个实施例中，所述开口的截面形状为圆形、三角形、四边形或不规则则形状。
在其中一个实施例中，所述第三支撑层密封所述开口，并且覆盖所述第一下电极和所述第二支撑层的顶部表面
在其中一个实施例中，所述于所述第二电容孔的侧壁及底部形成所述第二下电极，包括：
沉积导电材料形成覆盖所述第二电容孔的表面以及所述第四支撑层顶部的第二下电极材料层；
形成第二牺牲层，所述第二牺牲层填充所述第二电容孔，且覆盖第二下电极材料层的表面；
对所述第二牺牲层和所述第二下电极材料层进行刻蚀，直至去除位于所述第四支撑层顶部的所述第二下电极材料层，留位于所述第二电容侧壁及底部的所述第二下电极材料层作为所述第二下电极；
去除剩余所述第二牺牲层。
在其中一个实施例中，采用含碳材料制作所述第二牺牲层。
基于同一发明构思，本发明实施例还提供了一种电容器结构，包括由下到上依次叠层设置的基底、第一电容结构和第二电容结构；其中，
所述第一电容结构包括：
多个第一下电极，间隔的排布在所述基底上，为柱状结构；
第一电容介质层，至少覆盖所述第一下电极的侧壁；以及
第一上电极，位于所述第一电容介质层的表面且填满相邻所述第一下电极之间的间隙；
所述第二电容结构包括：
第二下电极，为U型结构，且所述的第二下电极的底部与所述第一下电极的顶部相接触且所述的第二下电极的底部与所述第一下电极的顶部相接触；
第二电容介质层，至少覆盖所述第二下电极的表面；以及
第二上电极，位于所述第二电容介质层的表面，且填满所述第二下电极内侧的间隙。
在其中一个实施例中，所述第二下电极的宽度大于所述第一下电极的宽度。
在其中一个实施例中，所述第一电容结构还包括：
第一支撑层，位于所述基底与所述第一电容介质层之间；以及
第二支撑层，位于所述第一支撑层上方，与所述第一支撑层具有间距，且位于所述第一上电极与所述第二电容结构之间；
所述第二电容结构还包括：
第三支撑层，位于所述第二支撑上方，且夹设在两个相邻的所述第二下电极之间；以及
第四支撑层，位于所述第三支撑层上方，且夹设在两个相邻的所述第二下电极之间。
在其中一个实施例中，所述第一电容介质层和所述第二电容介质层均采用介电常数大于7的介电材料制作。
在其中一个实施例中，所述第一下电极、所述第一上电极、所述第二下电极和所述第二上电极均采用导电材料制作；
其中，所述导电材料包括钛、氮化钛和钨中的一种或多种。
在其中一个实施例中，所述第二上电极的顶部相对所述第一下电极的底部的高度为1000～1500nm。
基于同一发明构思，本发明实施例还提供了一种存储器，所述存储器采用如上述任一实施例所述的电容器结构，所述存储器还包括：所述基底的表面形成有晶体管和一端与所述晶体管相连的电容接触结构，所述第一下电极底部与所述电容接触结构的另一端相连。
综上，本发明实施例提供了一种电容器结构及其制作方法、存储器。其中，所述制作方法包括：提供基底；于所述基底上形成第一电容结构，所述第一电容结构包括：第一电容介质层、第一上电极以及多个间隔排布的第一下电极；其中，所述第一下电极为柱状结构，所述第一电容介质层至少覆盖所述第一下电极的侧壁，所述第一上电极位于所述第一电容介质层的表面且填充所述第一电容介质层外侧的间隙；于所述第一电容结构上形成第二电容结构，所述第二电容结构包括第二电容介质层、第二上电极以及多个间隔排布的第二下电极；其中，所述第二下电极为U型结构，且所述的第二下电极的底部与所述第一下电极的顶部相接触，所述第二电容介质层至少位于所述第二下电极的表面，所述第二上电极位于所述第二电容介质层的表面，且填充所述第二电容介质层外侧的间隙。本发明中，通过形成叠层设置的第一电容结构和第二电容结构，不仅有效增加了第一电容介质层和第二电容介质层的总表面积，满足记忆体电容的需求，并且通过分步骤形成第一电容结构和第二电容结构，还降低了对刻蚀和镀膜能力的要求，提高了电容器的品质。
附图说明
为了更清楚地说明本发明实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种电容器结构的制备方法的流程图；
图2-11为本发明实施例提供的第一电容结构的制备方法中步骤S120所得结构的剖面及俯视结构示意图；
图12-19为本发明实施例提供的第二电容结构的制备方法中步骤S130所得结构的剖面及俯视结构示意图；
图20为本发明实施例提供的完成第一上电极与第二上电极连接的剖面结构示意图。
附图标记说明：基底-100，第一电容结构-200，第一下电极-210，第一下电极电材料层-210a，第一电容介质层-220，第一介电材料层-220a，第一上电极-230，第一上电极材料层-230a，第一叠层结构-240，第一支撑层241，第一支撑材料层-241a，第一牺牲层-242，第一牺牲材料层-242a，第二支撑层-243，第二支撑材料层-243a，第一电容孔-244，开口-245，中空间隙-246，第二电容结构-300，第二下电极-310，第二电容介质层-320，第二上电极-330，第二叠层结构-340，第三支撑层-341，第四支撑层-342，第二电容孔-345，第二下电极材料层-310a，第二牺牲层-350。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
请参见图1，本发明实施例提供了一种电容器结构的制作方法，包括：
步骤S110，提供基底100；
步骤S120，于所述基底100上形成第一电容结构200，所述第一电容结构200包括：第一电容介质层220、第一上电极230以及多个间隔排布的第一下电极210；其中，所述第一下电极210为柱状结构，所述第一电容介质层220至少覆盖所述第一下电极210的侧壁，所述第一上电极230位于所述第一电容介质层220的表面且填充所述第一电容介质层220外侧的间隙；
步骤S130，于所述第一电容结构200上形成第二电容结构300，所述第二电容结构300包括第二电容介质层320、第二上电极330以及多个间隔排布的第二下电极310；其中，所述第二下电极310为U型结构，且所述的第二下电极310的底部与所述第一下电极210的顶部相接触，所述第二电容介质层320至少位于所述第二下电极310的表面，所述第二上电极330位于所述第二电容介质层320的表面，且填充所述第二电容介质层320外侧的间隙。
本实施例中，通过先制作第一电容结构200，然后在所述第一电容结构200上形成第二电容结构300，即形成叠层设置的第一电容结构200和第二电容结构300，有效增加了第一电容介质层220和第二电容介质层的总表面积，满足记忆体电容的需求；并且，通过分步骤形成第一电容结构200和第二电容结构300，降低了对刻蚀和镀膜能力的要求，提高了电容器的品质。
请参见图2至图11，步骤S120中，所述于所述基底100上形成第一电容结构200包括：
于所述基底100上形成第一叠层结构240，包括由下至上依次叠置的第一支撑层241、第一牺牲层242及第二支撑层243，如图2所示，其中，图2中的(a)图为步骤S1201所得结构的俯视图，图2中的(b)图为图2中的(a)图的局部截面结构示意图；
对所述第一叠层结构240进行刻蚀，形成多个第一电容孔244，所述第一电容孔244的底部暴露出所述基底10。如图3所示，其中，图3中的(a)图为步骤S1202所得结构的俯视图，图3中的(b)图为图3中的(a)图的截面结构示意图；
于所述第一电容孔244内形成所述第一下电极210，如图4至图5所示，其中，图4中的(a)图及图5中的(a)图为步骤S1203中所得结构的俯视图，图4中的(b)图为图4中的(a)图的局部截面结构示意图，图5中的(b)图为图5中的(a)图的局部截面结构示意图；
于所述第二支撑层243内形成至少一个开口245，所述开口245暴露出所述第一牺牲层242，如图6所示，其中，图6中的(a)图为步骤S1204所得结构的俯视图，图6中的(b)图为图6中的(a)图的截面结构示意图；
基于所述开口245去除所述第一牺牲层242，以形成中空间隙246，如图7所示，其中，图7中的(a)图为步骤S1205所得结构的俯视图，图7中的(b)图为图7中的(a)图的截面结构示意图；
于所述第一下电极210的侧壁表面形成所述第一电容介质层220；
于所述第一电容介质层220的外表面形成所述第一上电极230并填充所述中空间隙246。
请参见图2，本实施例中所述基底100为半导体衬底，所述基底上设置有隔离层110，以及在隔离层110中形成的多个间隔的接触插塞120。
上述于所述基底100上形成包括由下至上依次叠置的第一支撑层241、第一牺牲层242及第二支撑层243的第一叠层结构240的步骤，包括：
利用沉积工艺在半导体衬底上依次沉积形成第一支撑材料层241a、第一牺牲材料层242a及第二支撑材料层243a。所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)。本实施例中，所述第一支撑材料层241a和所述第二支撑材料层243a可采用氮化硅制作，所述第一牺牲材料层利用氧化物材料，例如硼磷硅玻璃(Boro-phospho-silicate Glass，BPSG)来制作。需注意的是，本实施例中所述第一叠层结构的厚度决定了第一下电极210的高度，第一牺牲层242的厚度决定了第一上电极的高度，因此在制作过程中需要根据电容器结构的整体布局考虑并设定各层的厚度。
请参见图3，对所述第一叠层结构240进行刻蚀，形成多个第一电容孔244的步骤，具体包括：
在所述第一叠层结构240上形成硬掩膜图案(未图示)。本实施例中，该步骤具体包括：首先，利用沉积工艺在所述第一叠层结构240上依次形成硬掩膜层和抗反射层，并在所述抗反射层表面涂覆一层光刻胶，形成光刻胶层。其中，所述硬掩膜层的材料可以为氮化物、氧化物，例如氮氧化硅、氧化硅碳等来制作，所述抗反射层可用抗反射材料、碳等来制作。其次，然后对光刻胶层进行曝光、清洗等步骤后形成定义第一电容孔244的图案。再次，以光刻胶层掩膜板，对所述抗反射层进行刻蚀，将所述第一电容孔244的图案转移到所述抗反射层中，然后去除掉剩余的光刻胶。最后，以所述抗反射层为掩膜，对所述硬掩膜层进行刻蚀，将第一电容孔244的图案转移到所述硬掩膜层中。另外，还可以通过双重图案工艺形成所述第一电容接触孔244，此处不再赘述。
然后，以所述硬掩膜层为掩膜板，对所述第一叠层结构240进行刻蚀，将第一电容孔244的图案转移到第一叠层结构240，在第一叠层结构240中形成间隔设置的多个第一电容孔244，所述第一电容孔244暴露出所述接触插塞120。
请参见图4和图5，上述于所述第一电容孔内形成所述第一下电极210的步骤，具体包括：
一，利用导电材料对所述第一电容孔244进行填充，形成第一下电极材料层210a，所述第一下电极材料层210a填满所述第一电容孔244并覆盖所述第一叠层结构240的表面，如图4所示。具体的，形成第一下电极材料层210a的可以为将氮化钛、钛、硅化钨、氮化钨中的任一中或任意组合。
二，利用化学机械研磨工艺或刻蚀工艺，去除所述第一叠层结构240顶部的导电材料，形成多个所述第一下电极210，如图5所示。所述第一下电极210的顶部与所述第一叠层结构240的顶部齐平，且所述第一下电极210位于所述接触插塞120的上方，与所述接触插塞120相接触。
请参见图6，于所述第二支撑层243内形成至少一个开口245的步骤，具体包括：利用光刻工艺在所述第二支撑层243上形成与所述开口245匹配的图案，以与所述开口245匹配的图案为掩膜，对所述第二支撑层243进行刻蚀，于所述第二支撑层243内形成至少一个开口245。在其中一个实施例中，所述开口245的截面形状为圆形、三角形、四边形或不规则则形状等。本实施例中，所述开口245的截面形状为圆形；可以理解，圆形的图案有利于降低对刻蚀的要求。
在其中一个实施例中，所述开口245与多个所述第一下电极210交叠。可以理解，由于电容器结构的尺寸较小，因此第一电容结构200的关键尺寸也比较小，第一下电极210之间的间隙也比较小，因此可通过将开口245与多个所述第一下电极210交叠，增大通过开口245露出的第一牺牲的面积，进而可增大去除第一牺牲层242的速度。本实施例中，所述开口245与三个第一下电极210交叠。另外，可通过控制所述开口的孔径，避免所述开口与所述第一下电极210交叠。
此外在其中一些实施例中，还可以通过形成多个开口245来增大露出的第一牺牲的面积，以达到加快去除第一牺牲层242的速度的目的。具体实施过程中，一般设计2～4个开口245。
请参见图7，上述基于所述开口245去除所述第一牺牲层242，以形成中空间隙246的步骤，具体包括：通过所述开口245利用化学湿法刻蚀去除所述第一牺牲层242，形成中空间隙246。可以理解，利用氢氟酸HF去除第一牺牲层242时，由于第一牺牲层242相对由金属制成的第一下电极210以及由氮化物制成的第一支撑层241和第二支撑层243具有较高的选择刻蚀比，因此对第一下电极210、第一支撑层241和第二支撑层243刻蚀可以忽略。
请参见图8至图11，形成第一电容介电层220和形成第一上电极230的步骤可以相互结合，具体过程包括：
步骤一，通过沉积工艺形成第一介电材料层220a，所述第一介电材料层220a覆盖所述中空间隙246的表面、所述第一下电极210的顶部和所述第二支撑层243的顶部，如图8所示，其中，图8中的(a)图为该步骤所得结构的俯视图，图8中的(b)图为图8中的(a)图的截面结构示意图。可以理解，为增大电容，所述第一介电材料层220a采用介电常数大于7的介电材料制作。常用的高K介质材料包括Ta2O5、TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2或其它组分的金属氧化物。
步骤二，利用导电材料填充所述中空间隙246，形成第一上电极材料层230a。所述第一上电极材料层230a填满所述中空间隙246，且覆盖所述第一介电材料层220a的表面，如图9所示，其中，图9中的(a)图为该步骤所得结构的俯视图，图9中的(b)图为图9中的(a)图的截面结构示意图。本实施例中，所述第一上电极材料层230a的制作材料与第一下电极材料层210a的制作材料相同，具体此处不再赘述。
步骤三，以所述第一介电材料层220a为刻蚀阻挡层，对所述第一上电极材料层进行化学机械研磨及刻蚀，去除所述第一介电材料层220a顶部以及所述开口245中的导电材料，形成所述第一上电极230，如图10所示，其中，图10中的(a)图为该步骤所得结构的俯视图，图10中的(b)图为图10中的(a)图的截面结构示意图。
步骤四，去除位于第二支撑层243上表面的第一介电材料层220a以形成第一电容介质层220，如图11所示，其中，图11中的(a)图为该步骤所得结构的俯视图，图11中的(b)图为图11中的(a)图的截面结构示意图。
请参见图12至图19，步骤S130中，所述于所述第一电容结构200上形成第二电容结构300包括：
于所述第二支撑层243的上表面形成第二叠层结构340，包括由下至上依次叠置的第三支撑层341及第四支撑层342，如图12所示，其中，图12中的(a)图为该步骤所得结构的俯视图，图12中的(b)图为图12中的(a)图的截面结构示意图；
于所述第二叠层结构340内形成多个第二电容孔345，贯穿所述第三支撑层341和所述第四支撑层342，所述第二电容孔345的底部暴露出所述第一下电极210，如图13所示，其中，图13中的(a)图为该步骤所得结构的俯视图，图13中的(b)图为图13中的(a)图的截面结构示意图；
于所述第二电容孔345的侧壁及底部形成所述第二下电极310，如图14所示，其中，图14中的(a)图为该步骤所得结构的俯视图，图14中的(b)图为图14中的(a)图的截面结构示意图；
形成所述第二电容介质层320，所述第二电容介质层320至少覆盖所述第二下电极310的表面，如图15至图18所示；
于所述第二电容介质层320的表面形成所述第二上电极330，并且所述第二上电极330至少填满所述第二下电极310之间的间隙，如图19所示。
请参见图12，上述于所述第二支撑层243的上表面形成第二叠层结构340的步骤，具体包括：利用沉积工艺沉积具有较低介电常数即低K的绝缘材料，形成第三支撑层341；然后，继续沉积具有较低K的绝缘材料形成第四支撑层342。其中，具有较低K的绝缘材料、碳掺杂氧化物和碳掺杂氧化物等，利用具有较低K的绝缘材料形成第三支撑层341和第四支撑层342，可降低电容器结构之间的寄生电容，防止发生漏电现象。
请参见图13，上述于所述第二叠层结构340内形成多个第二电容孔345的步骤，具体包括：在所述第四支撑层342上形成包括定义出第二电容孔345图案的硬掩膜(硬掩膜的形成过程可具体参见第一电容孔244的制作过程，此处不再赘述)；以包括第二电容孔345图案的硬掩膜为掩膜板，对所述第三支撑层341所述第四支撑层342进行刻蚀，直至露出所述第一下电极210，将第二电容孔345图案转移至第二叠层结构340中，形成多个间隔的第二电容孔345。
在其中一个实施例中，第一电容孔244和第二电容孔345一一对应，且所述第一电容孔244的孔径小于所述第二电容孔345的孔径，即所述第二下电极310与所述第一下电极210一一对应设置，且所述第二下电极310的宽度大于所述第一下电极210的宽度。可以理解，第二下电极310的宽度大于所述第一下电极210的宽度尺寸，可降低第一电容结构200和第二电容结构300的对准难度，便于将两层电容结构串接，所述第二下电极310与所述第一下电极210一一对应设置可进一步增大电容介质层的总表面积，进而增大电容。
请参见图14至图17，于所述第二电容孔345的侧壁及底部形成所述第二下电极310的步骤，具体包括：
1)利用沉积工艺沉积导电材料，形成覆盖所述第一电容孔244表面以及所述第四支撑层342顶部的第二下电极材料层310a，如图14所示；
2)形成填充第二电容孔345的第二牺牲层350，所述第二牺牲层350填满所述第二电容孔345，且覆盖所述第二下电极材料层310a的表面，如图15所示，其中，图15中的(a)图为该步骤所得结构的俯视图，图15中的(b)图为图15中的(a)图的截面结构示意图；
3)利用但不仅限于化学机械研磨工艺或刻蚀工艺对所述第二下电极材料层310a和第二牺牲层350进行刻蚀，露出所述第四支撑层的顶部，形成多个间隔的第二下电极310，如图16所示，其中，图16中的(a)图为该步骤所得结构的俯视图，图16中的(b)图为图16中的(a)图的截面结构示意图；
4)去除剩余的所述第二牺牲层350，如图17所示，其中，图17中的(a)图为该步骤所得结构的俯视图，图17中的(b)图为图17中的(a)图的截面结构示意图。
在其中一个实施中，所述第二牺牲层350相对于所述第二下电极310和所述第四支撑层342的刻蚀选择比大于1。具体的，所述采用含碳材料制作所述第二牺牲层350。例如，本实施例中选用BPSG材料制作所述第四支撑层342，利用金属钨制作所述第二下电极310，因此可以利用SF6、CFx和Cl2等刻蚀气体中的一种或多种去除剩余的第二牺牲层350。
上述形成所述第二电容介质层320的步骤包括：沉积SiN、ZrO、TiO、HfO2等具有高介电常数的介电材料，形成所述覆盖至少覆盖于所述第二下电极310的表面的第二电容介质层，本实施例中所述第二电容介质层覆盖于所述第二下电极310的表面以及所述第四支撑层的顶部，如图18所示，其中，图18中的(a)图为该步骤所得结构的俯视图，图18中的(b)图为图18中的(a)图的截面结构示意图。此外，由于本实施例中不需要将两个第二下电极310之间的氧化物(即第四支撑层342)剥离，因此不需要另外设置氮化物支撑层，同时还可以将第二电容结构300推向更高。
形成第二上电极330的具体步骤包括：利用导电材料填充所述第二电容孔345，形成填满所述第二电容孔345且覆盖所述第二电容介质层320表面的第二上电极330，从而形成具有叠层设置的第一电容结构200和第二电容结构300的电容器结构，如图19所示，其中，图19中的(a)图为该步骤所得结构的俯视图，图19中的(b)图为图19中的(a)图的截面结构示意图。
在其中一个实施例中，为了实现第一电容结构200和第二电容结构300的串联，所述制作方法还包括：通过金属互连工艺连接所述第一上电极230和所述第二上电极330，如图20所示，其中，图20中的(a)图为该步骤所得结构的俯视图，图20中的(b)图为图20中的(a)图的截面结构示意图。具体的，通过在周边区域形成连接结构，通过所述连接结构将所述第一上电极230和所述第二上电极330电连接。
在其中一个实施例中，所述第二上电极330的顶部相对所述第一下电极210的底部的高度为1000～1500nm。本实施例中，所述第一电容结构200和第二电容结构300的高度之和为1000～1500nm，以保证半导体存储器对电容的需求。具体的制作工艺中，所述第一电容结构200和第二电容结构300的高度可以相同，也可以不相同。
基于同一发明构思，本发明实施例还提供了一种电容器结构，请继续参见图19，电容器结构包括由下到上依次叠层设置的基底100、第一电容结构200和第二电容结构300。
所述第一电容结构200包括：多个第一下电极210、第一电容介质层220和第一上电极230。其中，所述第一下电极210间隔的排布在所述基底100上，为柱状结构；所述第一电容介质层220至少覆盖所述第一下电极210的侧壁；所述第一上电极230位于所述第一电容介质层220的表面且填满相邻所述第一下电极210之间的间隙。
所述第二电容结构300包括：第二下电极310、第二电容介质层320和第二上电极330。其中，所述第二下电极310为U型结构，且所述的第二下电极310的底部与所述第一下电极210的顶部相接触且所述的第二下电极310的底部与所述第一下电极210的顶部相接触；所述第二电容介质层320至少覆盖所述第二下电极310的表面；所述第二上电极330位于所述第二电容介质层320的表面，且填满所述第二下电极310内侧的间隙。
在其中一个实施例中，所述第二下电极310的宽度大于所述第一下电极210的宽度，以降低第一电容结构200和第二电容结构300的对准难度，便于将两层电容结构串接。
在其中一个实施例中，所述第一电容结构200还包括第一支撑层241和第二支撑层243；其中所述第一支撑层241位于所述基底100与所述第一电容介质层之间；所述第二支撑层243位于所述第一支撑层上方，与所述第一支撑层具有间距，且位于所述第一上电极230与所述第二电容结构300之间。所述第二电容结构300还包括第三支撑层341和第四支撑层342；其中所述第三支撑层341位于所述第二支撑上方，且夹设在两个相邻的所述第二下电极310之间；所述第四支撑层342位于所述第三支撑层341上方，且夹设在两个相邻的所述第二下电极310之间。可以理解，通过设置第一支撑层241和第二支撑层243，可以防止第一下电极210在去除第一牺牲层242时发生倒塌。通过设置第三支撑层341和第四支撑层342，可以形成U型的第二下电极310，并防止第二下电极310倒塌。
在其中一个实施例中，在其中一个实施例中，所述第一电容介质层和所述第二电容介质层均采用介电常数大于7的介电材料制作。可以理解，利用介电常数大于7的介电材料制作所述第一电容介质层和所述第二电容介质层，有利于增到所述电容器结构的电容。
在其中一个实施例中，所述第一下电极、所述第一上电极、所述第二下电极和所述第二上电极均采用导电材料制作；
其中，所述导电材料包括多晶硅、钛、氮化钛和钨中的一种或多种。
在其中一个实施例中，所述第一下电极和所述第二下电极采用同一种导电材料制作。
在其中一个实施例中，所述第二上电极的顶部相对所述第一下电极的底部的高度为1000～1500nm。本实施例中，所述第一电容结构200和第二电容结构300的高度之和为1000～1500nm，以保证半导体存储器对电容的需求。具体的制作工艺中，所述第一电容结构200和第二电容结构300的高度可以相同，也可以不相同。
基于同一发明构思，本发明实施例还提供了一种存储器，所述存储器采用如上述任一实施例所述的电容器结构，所述存储器还包括：所述基底的表面形成有晶体管和一端与所述晶体管相连的电容接触结构，所述第一下电极底部与所述电容接触结构的另一端相连。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (17)
1.一种电容器结构的制作方法，其特征在于，包括：
提供基底；
于所述基底上形成第一叠层结构，包括由下至上依次叠置的第一支撑层、第一牺牲层及第二支撑层；
于所述第一叠层结构内形成多个间隔排布的第一下电极，所述第一下电极为柱状结构；
去除所述第一牺牲层，以形成中空间隙；
于所述第一下电极的侧壁表面形成第一电容介质层，并于所述第一电容介质层的外表面形成填充所述中空间隙的第一上电极；其中，所述第一电容介质层、所述第一上电极以及所述第一下电极共同构成第一电容结构；
于所述第二支撑层的上表面形成第二叠层结构，包括由下至上依次叠置的第三支撑层及第四支撑层；
于所述第二叠层结构内形成第二下电极，所述第二下电极为U型结构且其底部与所述第一下电极的顶部相接触；
形成至少覆盖所述第二下电极表面的第二电容介质层，并形成填充所述第二电容介质层外侧间隙的第二上电极；其中，所述第二电容介质层、所述第二上电极以及所述第二下电极共同构成第二电容结构。
2.如权利要求1所述的电容器结构的制作方法，其特征在于，形成所述第一下电极、形成所述中空间隙，包括：
对所述第一叠层结构进行刻蚀，形成多个第一电容孔，所述第一电容孔的底部暴露出所述基底；
于所述第一电容孔内形成所述第一下电极；
于所述第二支撑层内形成至少一个开口，所述开口暴露出所述第一牺牲层；
基于所述开口去除所述第一牺牲层，以形成中空间隙。
3.如权利要求2所述的电容器结构的制作方法，其特征在于，形成所述第二下电极，包括：
于所述第二叠层结构内形成多个第二电容孔，贯穿所述第三支撑层和所述第四支撑层，所述第二电容孔的底部暴露出所述第一下电极；
于所述第二电容孔的侧壁及底部形成所述第二下电极，并与所述第一下电极接触；其中，所述第二上电极填充所述第二电容孔。
4.如权利要求3所述的电容器结构的制作方法，其特征在于，所述第二电容孔与所述第一电容孔一一对应设置。
5.如权利要求4所述的电容器结构的制作方法，其特征在于，所述第二电容孔的孔径大于所述第一电容孔的孔径。
6.如权利要求2所述的电容器结构的制作方法，其特征在于，通过所述开口利用化学湿法刻蚀去除所述第一牺牲层，保留所述第一下电极、所述第一支撑层和所述第二支撑层。
7.如权利要求2所述的电容器结构的制作方法，其特征在于，所述开口的截面形状为圆形、三角形、四边形或不规则形状。
8.如权利要求3所述的电容器结构的制作方法，其特征在于，所述第三支撑层密封所述开口，并且覆盖所述第一下电极和所述第二支撑层的顶部表面。
9.如权利要求3所述的电容器结构的制作方法，其特征在于，所述于所述第二电容孔的侧壁及底部形成所述第二下电极，包括：
沉积导电材料形成覆盖所述第二电容孔的表面以及所述第四支撑层顶部的第二下电极材料层；
形成第二牺牲层，所述第二牺牲层填充所述第二电容孔，且覆盖所述第二下电极材料层的表面；
对所述第二牺牲层和所述第二下电极材料层进行刻蚀，直至去除位于所述第四支撑层顶部的所述第二下电极材料层，保留位于所述第二电容侧壁及底部的所述第二下电极材料层作为所述第二下电极；
去除剩余所述第二牺牲层。
10.如权利要求9所述的电容器结构的制作方法，其特征在于，采用含碳材料制作所述第二牺牲层。
11.一种电容器结构，其特征在于，包括由下到上依次叠层设置的基底、第一电容结构和第二电容结构；其中，
所述第一电容结构包括：
第一下电极，间隔的排布在所述基底上，为柱状结构；
第一电容介质层，覆盖所述第一下电极的侧壁；
第一上电极，位于所述第一电容介质层的外表面且填充相邻所述第一电容介质层外侧的间隙；
第一支撑层，位于所述基底与所述第一电容介质层之间；以及
第二支撑层，位于所述第一支撑层上方，与所述第一支撑层具有间距，且位于所述第一上电极与所述第二电容结构之间；
所述第二电容结构包括：
第二下电极，为U型结构，且所述的第二下电极的底部与所述第一下电极的顶部相接触且所述的第二下电极的底部与所述第一下电极的顶部相接触；
第二电容介质层，覆盖所述第二下电极的表面；
第二上电极，位于所述第二电容介质层的表面，且填充所述第二电容介质层外侧的间隙；
第三支撑层，位于所述第二支撑上方，且夹设在两个相邻的所述第二下电极之间；以及
第四支撑层，位于所述第三支撑层上方，且夹设在两个相邻的所述第二下电极之间。
12.如权利要求11所述的电容器结构，其特征在于，所述第二下电极的宽度大于所述第一下电极的宽度。
13.如权利要求11所述的电容器结构，其特征在于，所述第一电容介质层和所述第二电容介质层均采用介电常数大于7的介电材料制作。
14.如权利要求11所述的电容器结构，其特征在于，所述第一下电极、所述第一上电极、所述第二下电极和所述第二上电极均采用导电材料制作；
其中，所述导电材料包括钛、氮化钛和钨中的一种或多种。
15.如权利要求14所述的电容器结构，其特征在于，所述第一下电极和所述第二下电极采用同一种导电材料制作。
16.如权利要求11所述的电容器结构，其特征在于，所述第二上电极的顶部相对所述第一下电极的底部的高度为1000~1500nm。
17.一种存储器，其特征在于，采用如权利要求11~16任一项所述的电容器结构，还包括：所述基底的表面形成有晶体管和一端与所述晶体管相连的电容接触结构，所述第一下电极底部与所述电容接触结构的另一端相连。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010497954.3A CN113764579B (zh) | 2020-06-04 | 2020-06-04 | 电容器结构及其制作方法、存储器 |
| PCT/CN2021/096054 WO2021244370A1 (zh) | 2020-06-04 | 2021-05-26 | 电容器结构及其制作方法、存储器 |
| US17/456,808 US20220085146A1 (en) | 2020-06-04 | 2021-11-29 | Capacitor structure and manufacturing method thereof, and memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010497954.3A CN113764579B (zh) | 2020-06-04 | 2020-06-04 | 电容器结构及其制作方法、存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113764579A CN113764579A (zh) | 2021-12-07 |
| CN113764579B true CN113764579B (zh) | 2023-06-30 |
Family
ID=78783426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010497954.3A Active CN113764579B (zh) | 2020-06-04 | 2020-06-04 | 电容器结构及其制作方法、存储器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20220085146A1 (zh) |
| CN (1) | CN113764579B (zh) |
| WO (1) | WO2021244370A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118159126A (zh) * | 2024-05-10 | 2024-06-07 | 温州核芯智存科技有限公司 | 一种双面铁电电容器及其制备方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20220085146A1 (en) | 2022-03-17 |
| CN113764579A (zh) | 2021-12-07 |
| WO2021244370A1 (zh) | 2021-12-09 |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |