CN110504283A - 柱状电容器阵列结构及制备方法 - Google Patents

柱状电容器阵列结构及制备方法 Download PDF

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CN110504283A CN201810471945.XA CN201810471945A CN110504283A CN 110504283 A CN110504283 A CN 110504283A CN 201810471945 A CN201810471945 A CN 201810471945A CN 110504283 A CN110504283 A CN 110504283A
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Abstract

本发明提供一种柱状电容器阵列结构及其制备方法，制备方法包括：提供半导体衬底，包括若干个接触焊盘；形成牺牲层，包括交替叠置的第一材料层及第二材料层；刻蚀牺牲层，以形成电容孔，电容孔具有波纹状或锯齿状侧壁；形成填孔下电极，上表面分离的显露在牺牲层中；沉积平面式支架支撑层，打开平面式支架支撑层，并去除牺牲层；形成电容介质层及上电极层；形成上电极填充体。本发明可以将电容尺寸进一步缩小，相邻电容之间具有较大剩余空间，形成侧壁呈波纹状或锯齿状的柱状下电极，可以增加电容的表面积，提高电容能力，适应尺寸微缩，形成平面式支架支撑层，可以制备需要厚度的支撑层，具有高宽比优势，提高支撑强度，简化制备工艺及器件结构。

Description

柱状电容器阵列结构及制备方法
技术领域
本发明属于集成电路技术领域，特别是涉及一种柱状电容器阵列结构及制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在20nm以下的DRAM制程中，DRAM大多采用堆栈式的电容构造，其电容器(Capacitor)是垂直的高深宽比的圆柱体形状。
目前，如图1所示，双面电容结构包括衬底11、接触焊盘12、下电极层13、电容介质层14以及上电极层15，其中，Cylinder双面电容为目前主要业界技术，在阵列区域圆柱形的深洞中底部和侧壁上沉积下电极材料，再以每三个深洞为基本单元，在其中心上方开孔将连接的下电极隔开，形成以SiN为支撑层的试管架结构，在深洞内沉积high k电介质材料(高电介质材料)及上电极材料随着工艺技术节点尺寸的降低，该项电容制作方案在工艺上难以实现，现有的制作电容的技术方法中，电容尺寸的缩小会带来技术上的困难以及其存储电荷能力的降低，因此，pillar电容(柱状电容)制作为未来发展方向，然而，现有Pillar电容存在电极板表面积较低的缺陷，做到更大的深宽比存在着较大的技术难度，同时，高深宽比的电容器的支撑也是业内亟待解决的问题。
因此，如何提供一种柱状电容器阵列结构及制备方法，以解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种柱状电容器阵列结构及制备方法，用于解决现有技术中电容之间剩余空间较小、尺寸收缩性小以及电容相对表面积小、支撑结构复杂等问题。
为实现上述目的及其他相关目的，本发明提供一种柱状电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率；
3)图形化所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有波纹状或锯齿状侧壁，侧向往所述第一材料层凹入；
4)填充各所述电容孔以形成填孔下电极，且所述填孔下电极的上表面分离的显露在所述牺牲层中，所述填孔下电极的下表面接合至对应的所述接触焊盘；
5)于步骤4)得到的结构的表面沉积一平面式支架支撑层，且所述平面式支架支撑层覆盖所述填孔下电极的上表面并与及所述填孔下电极周围的所述牺牲层机械连接；
6)于所述平面式支架支撑层上形成至少一个开口，以打开所述平面式支架支撑层，并基于所述开口去除所述牺牲层；
7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层；以及
8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
作为本发明的一种优选方案，步骤1)与步骤2)之间还包括：于所述半导体衬底表面形成一隔离层，且步骤2)中的所述牺牲层形成于所述隔离层的表面。
作为本发明的一种优选方案，所述隔离层的厚度介于5nm～45nm之间；所述隔离层包括氮化硅层；采用原子层沉积及低压化学气相沉积中的一种形成所述隔离层。
作为本发明的一种优选方案，步骤2)中，所述第一材料层包括硼掺杂的氧化硅层，所述第二材料层包括氧化硅层。
作为本发明的一种优选方案，步骤2)中，所述第二材料层的厚度为所述第一材料层厚度的1.5～3倍；所述第一材料层的厚度介于3nm～30nm之间，所述第二材料层的厚度介于20nm～50nm之间；所述牺牲层的厚度介于1μm～1.5μm之间。
作为本发明的一种优选方案，步骤2)中，所述第二材料层的厚度介于所述第一材料层厚度的1.5～3倍之间。
作为本发明的一种优选方案，步骤2)与步骤3)之间还包括：于所述牺牲层的表面形成一保护支撑层(104)，且步骤3)中同时基于所述图形化掩膜层刻蚀所述保护支撑层。
作为本发明的一种优选方案，步骤3)中，形成所述电容孔的具体步骤包括：
3-1)于步骤2)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层采用干法刻蚀的工艺刻蚀所述牺牲层，以在所述牺牲层内形成上下贯穿的通孔，且所述通孔与所述窗口相对应且所述通孔显露所述接触焊盘；以及
3-2)采用湿法刻蚀的工艺刻蚀步骤3-1)形成的所述通孔的侧壁，以形成侧壁呈波纹状或锯齿状的所述电容孔。
作为本发明的一种优选方案，步骤4)中，形成所述填孔下电极的具体步骤包括：
4-1)于所述电容孔内和所述电容孔周围的所述牺牲层表面沉积连续的下电极材料层；及
4-2)平坦化所述下电极材料层，并停止于所述牺牲材料层，以分割所述下电极材料层，形成相互之间不接触的所述填孔下电极。
作为本发明的一种优选方案，步骤4)中，所述填孔下电极包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部基于所述牺牲层的第一材料层形成，所述第二直径部基于所述牺牲层的第二材料层形成，且所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
作为本发明的一种优选方案，所述第一直径部的横向尺寸介于40nm～105nm之间，所述第二直径部的横向尺寸介于35nm～100nm之间。
作为本发明的一种优选方案，所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间。
作为本发明的一种优选方案，步骤6)中，打开所述平面式支架支撑层的具体步骤包括：
6-1)于所述平面式支架支撑层上形成孔洞图形掩膜层，所述孔洞图形掩膜层包括若干个阵列排布的孔洞，其中，所述孔洞显露相邻所述填孔下电极之间的位于所述牺牲层上的所述平面式支架支撑层；
6-2)基于所述孔洞图形掩膜层，刻蚀所述平面式支架支撑层，以于所述平面式支架支撑层上形成至少一个与所述孔洞相对应的所述开口，以打开所述平面式支架支撑层。
作为本发明的一种优选方案，步骤6-1)中，所述孔洞呈条状间隔排布，且每一个所述孔洞位于相邻的四个所述填孔下电极构成的间隙之间。
作为本发明的一种优选方案，步骤7)中，所述电容介质层的介电常数介于4～400之间；所述电容介质层选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；所述电容介质层的厚度介于10nm～85nm之间；所述上电极层的厚度介于15nm～95nm之间。
作为本发明的一种优选方案，步骤8)之后还包括：于所述上电极填充体表面形成上电极覆盖层。
作为本发明的一种优选方案，步骤8)中，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
本发明还提供一种柱状电容器阵列结构，包括：
半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
填孔下电极，结合于所述接触焊盘上，所述填孔下电极的侧壁呈波纹状或锯齿状；
平面式支架支撑层，所述片面平面式支架支撑层覆盖各所述填孔下电极的上表面；
电容介质层，形成于所述填孔下电极的侧壁及所述填孔下电极周围的所述半导体衬底上；
上电极层，形成于所述电容介质层表面；以及
上电极填充体，所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
作为本发明的一种优选方案，所述柱状电容器阵列结构还包括保护支撑层，所述保护支撑层套置于所述填孔下电极的上表面外围，且所述保护支撑层的上表面与所述平面式支架支撑层的下表面相接触。
作为本发明的一种优选方案，所述半导体衬底与所述电容介质层之间还形成有一隔离层。
作为本发明的一种优选方案，所述填孔下电极包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
作为本发明的一种优选方案，所述柱状电容器阵列结构还包括上电极覆盖层，所述上电极覆盖层形成于所述上电极填充体的表面。
作为本发明的一种优选方案，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
本发明还提供一种半导体存储器结构，所述半导体存储器结构包括如上述任意一项方案所述的柱状电容器阵列结构。
如上所述，本发明的柱状电容器阵列结构及制备方法，具有以下有益效果：
本发明提供一种柱状电容器阵列结构及制备方法，通过本发明的结构可以将电容尺寸进一步缩小，相邻电容之间具有较大的剩余空间，其尺寸具有更好的缩小性，通过形成侧壁呈波纹状或锯齿状的柱状下电极，可以在不增加电容器高度的情况下增加电容的表面积，从而提高电容能力，适应尺寸微缩，另外，本发明于填孔下电极上形成平面式支架支撑层，使得可以制备需要厚度的支撑层，具有高宽比(高aspect ratio)优势，增加支撑层与电容器结构的接触面积，提高了机械支撑强度，并简化了制备工艺和器件整体结构。
附图说明
图1显示为现有技术中电容器的结构。
图2显示为本发明的电容器阵列结构的制备工艺流程图。
图3显示为本发明的电容器阵列结构的制备中提供半导体衬底的俯视图。
图4显示为图3中A-B方向的截面图。
图5显示为本发明的电容器阵列结构的制备中形成牺牲层的结构示意图。
图6显示为本发明的电容器阵列结构的制备中形成隔离层的结构示意图。
图7显示为本发明的电容器阵列结构的制备中形成保护支撑层的结构示意图。
图8显示为图7结构的俯视图，图7为图8中A-B方向的截面图。
图9显示为本发明的电容器阵列结构的制备中形成通孔的示意图。
图10显示为图9结构的俯视图，图9为图10中A-B方向的截面图。
图11显示为本发明的电容器阵列结构的制备中形成电容孔的结构示意图。
图12显示为图11结构的俯视图，图11为图12中A-B方向的截面图。
图13显示为本发明的电容器阵列结构的制备中形成下电极材料层的结构示意图。
图14显示为图13结构的俯视图，图13为图14中A-B方向的截面图。
图15显示为本发明的电容器阵列结构的制备中形成填孔下电极的结构示意图。
图16显示为图15结构的俯视图，图15为图16中A-B方向的截面图。
图17显示为本发明的电容器阵列结构的制备中形成平面式支架支撑层的结构示意图。
图18显示为图17结构的俯视图，图17为图18中A-B方向的截面图。
图19显示为本发明的电容器阵列结构的制备形成孔洞光阻层的图示。
图20显示为图19结构的俯视图，图19为图20中A-B方向的截面图。
图21显示为本发明的电容器阵列结构的制备形成孔洞图形掩膜层的图示。
图22显示为图21结构的俯视图，图21为图22中A-B方向的截面图。
图23显示为本发明的电容器阵列结构的制备中打开平面式支架支撑层的示意图。
图24显示为本发明的电容器阵列结构的制备中平面式支架支撑层上形成开孔后示意图。
图25显示为图24结构的俯视图，图24为图25中A-B方向的截面图。
图26显示为本发明的电容器阵列结构的制备中去除牺牲层的结构示意图。
图27显示为图26结构的俯视图，图26为图27中A-B方向的截面图。
图28显示为本发明的电容器阵列结构的制备中形成电容介质层的结构示意图。
图29显示为图28结构的俯视图，图28为图29中A-B方向的截面图。
图30显示为本发明的电容器阵列结构的制备中形成上电极层的结构示意图。
图31显示为图30结构的俯视图，图30为图31中A-B方向的截面图。
图32显示为本发明的电容器阵列结构的制备中形成上电极填充体的结构示意图。
图33显示为图32结构的俯视图，图32为图33中A-B方向的截面图。
图34显示为本发明的电容器阵列结构的制备中形成上电极覆盖层的结构示意图。
图35显示为图34结构的俯视图，图34为图35中A-B方向的截面图。
元件标号说明
11 衬底
12 接触焊盘
13 下电极层
14 电容介质层
15 上电极层
100 半导体衬底
101 接触焊盘
102 牺牲层
102a 第一材料层
102b 第二材料层
103 隔离层
104 保护支撑层
105 通孔
106 电容孔
107 下电极材料层
108 填孔下电极
108a 第一直径部
108b 第二直径部
109 平面式支架支撑层
110 孔洞图形掩膜层
110a 孔洞
111 孔洞光阻层
111a 孔洞窗口
112 开口
113 电容介质层
114 上电极层
115 上电极填充体
116 空气腔
117 上电极覆盖层
118 掩膜图形材料层
D1 第一材料层厚度
D2 第二材料层厚度
D3 隔离层厚度
D4 第一直径部横向尺寸
D5 第二直径部横向尺寸
D6 电容介质层厚度
D7 上电极层厚度
S1～S8 步骤1)～步骤8)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图35。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图2～35所示，为实现上述目的及其他相关目的，本发明提供一种柱状电容器阵列结构的制备方法，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率；
3)图形化所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有波纹状或锯齿状侧壁，侧向往所述第一材料层凹入；
4)填充各所述电容孔以形成填孔下电极，且所述填孔下电极的上表面分离的显露在所述牺牲层中，所述填孔下电极的下表面接合至对应的所述接触焊盘；
5)于步骤4)得到的结构的表面沉积一平面式支架支撑层，且所述平面式支架支撑层覆盖所述填孔下电极的上表面并与所述填孔下电极周围的所述牺牲层机械连接；
6)于所述平面式支架支撑层上形成至少一个开口，以打开所述平面式支架支撑层，并基于所述开口去除所述牺牲层；
7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层；以及
8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙，并与所述上电极层电连接。
下面将结合附图详细说明本发明的柱状电容器结构及其制备工艺。
首先，如图2中的S1及图3～4所示，进行步骤1)，提供一半导体衬底100，所述半导体衬底100包括若干个位于内存数组结构中的接触焊盘101。
具体的，所述半导体衬底100中形成有内存数组结构，所述内存数组结构包括有多个所述接触焊盘101(NC，连接晶体管的contact pad)，所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述接触焊盘101电性连接所述内存数组结构内的晶体管源极，所述半导体衬底中还包括在周边电路区域制作好的M0(inter-connection)。
另外，所述接触焊盘101可以为但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。进一步优选地，所述半导体衬底100还包括一半导体基底，所述接触焊盘101形成于所述半导体基底表面，另外，所述接触焊盘101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本示例中，所述间隔层的材料选用为SiN。
接着，如图2中的S2及图5～8所示，进行步骤2)，于所述半导体衬底100上形成牺牲层102，所述牺牲层102包括交替叠置的第一材料层102a及第二材料层102b，在预设刻蚀条件下，所述第一材料层102a的刻蚀速率大于所述第二材料层102b的刻蚀速率。
具体的，在该步骤中，形成牺牲层102以利于后续制备电容器电极及支撑结构，其中，优选采用原子层沉积工艺(Atomic Layer Deposition)或低压化学蒸气沉积工艺(LowPressure Chemical Vapor Deposition)形成所述牺牲层102，其中，所述第一材料层102a与第二材料层102b的叠置顺序优选为：最底层与最顶层均为刻蚀速率较慢的所述第二材料层102b，从而可以合理配置后续形成的填孔下电极的尺寸，有利于提高电容器的稳定性。
另外，在预设条件下，如在同一刻蚀条件下，所述第一材料层102a的刻蚀速率大于所述第二材料层102b的刻蚀速率，从而为后续形成具有波纹状或锯齿状侧壁的柱状下电极提供条件，具体表现为，后续电容孔刻蚀制程优选为包括孔洞形成步骤以及其后的孔洞截面轮廓修饰步骤，孔洞形成步骤可采用干式刻蚀，孔洞截面轮廓修饰步骤可采用湿式刻蚀或干式刻蚀，在湿式刻蚀的同一腐蚀液中，所述第二材料层102b的刻蚀速率小于所述第一材料层102a的刻蚀速率，使得在使用腐蚀液对所述第二材料层102b及所述第一材料层102a进行腐蚀时，所述第二材料层102b的横向腐蚀去除速率(即沿所述第二材料层102b的长度方向的去除速率)远小于所述第一材料层102a的横向去除速率(即沿所述第一材料层102a的长度方向的去除速率)。所述第一材料层及所述第二材料层作为牺牲层在后续工艺过程中会被去除，优选地，所述牺牲层102的其中一所述第二材料层102b相对于所述第一材料层102a更贴近于所述半导体衬底100，从而利于器件制备，并进一步提高器件结构的电学性能及机械稳定性。
作为示例，步骤2)中，所述第一材料层102a的厚度D1介于3nm～30nm之间，所述第二材料层102b的厚度D2介于20nm～50nm之间。
作为示例，所述第二材料层102b的厚度介于所述第一材料层102a厚度的1.5～3倍之间。
作为示例，所述牺牲层102的厚度介于1μm～1.5μm之间。
作为示例，步骤2)中，所述第一材料层102a包括硼掺杂的氧化硅层，所述第二材料层102b包括氧化硅层。
具体的，在一示例中，所述第一材料层102a包括硼掺杂的氧化硅层，所述第二材料层102b包括氧化硅层，可以通过交替沉积(pulse gas injection)的方式形成。另外，所述第一材料层102a及所述第二材料层102b的层数可以根据实际需要进行设定，优选地，本实施例中，所述第一材料层102a及所述第二材料层102b的总层数大于20层，且确保在1.3μm的高度内具有总层数大于20层的所述第一材料层102a及所述第二材料层102b，另外，所述第一材料层102a的厚度优选介于5nm～15nm之间，所述第二材料层的厚度优选介于22nm～35nm之间；所述牺牲层的厚度优选介于1.2μm～1.4μm之间。
在一较佳实施例中，所述第二材料层102b的厚度是所述第一材料层102a的厚度的1.5～3倍，从而使得最终形成的电容孔106侧壁均匀光滑，且结构稳定，并使得最终形成的所述填孔下电极作为下电极的电容器结构稳定。
作为示例，步骤1)与步骤2)之间还包括：于所述半导体衬底100表面形成一隔离层103，且步骤2)中的所述牺牲层102形成于所述隔离层103的表面。
作为示例，所述隔离层103的厚度D3介于5nm～45nm之间
作为示例，所述隔离层103包括氮化硅层。
具体的，还包括在所述半导体表面100上形成一隔离层103，所述隔离层103可以作为保护隔离其他线路的绝缘层，也可以作为刻蚀停止层，还可以同时保护接触焊盘。优选地，所述隔离层采用原子层沉积工艺(Atomic Layer Deposition)或低压化学蒸气沉积工艺(Low Pressure Chemical Vapor Deposition)形成，厚度优选介于10nm～30nm之间，另外，在一较佳实施例中，所述隔离层与所述接触焊盘之间的隔离材料层选择同一材质，以保证器件稳定性。
接着，如图1中的S3及图9～12所示，进行步骤3)，图形化所述牺牲层102以形成电容孔106，其中，所述电容孔106显露所述接触焊盘101，且所述电容孔106具有波纹状或锯齿状侧壁，侧向往所述第一材料层102a凹入。
具体的，在步骤2)得到的结构的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(如氮化硅硬掩膜层)再采用光刻工艺将所述掩膜层图形化，以得到具有窗口的所述图形化掩膜层，其中，所述窗口可以沿所述图形化掩膜层的表面呈六方阵列排布，以与所述接触焊盘101上下一一对应，以最终制备所述电容孔106，所述电容孔的侧壁的截面图形可以是图示中的矩形锯齿状的侧壁，且采用该方法最终得到的电容孔106的侧壁非常平整，有利于后续的制备工艺及有利于器件性能的提高。
作为示例，步骤3)中，形成所述电容孔的具体步骤包括：
3-1)于步骤2)得到的结构上形成具有阵列排布的窗口的图形化掩膜层(图中未示出)，并基于所述图形化掩膜层采用干法刻蚀的工艺刻蚀所述牺牲层102，以在所述牺牲层102内形成上下贯穿的通孔105，所述通孔105与所述窗口相对应且所述通孔105显露所述接触焊盘101，如图9及图10所示，所述通孔105与所述图形化掩膜层上的所述窗口上下一一对应；
3-2)采用湿法刻蚀的工艺刻蚀步骤3-1)形成的所述通孔105的侧壁，以形成侧壁呈波纹状或锯齿状的所述电容孔106，如图11及图12所示。
具体的，在该步骤中，采用两步法刻蚀形成所述电容孔106，首先采用干法刻蚀打开形成通孔，在采用湿法刻蚀进行通孔修饰，其中，所述湿法刻蚀的刻蚀液优选采用质量分数介于0.15％～15％的NH4OH水溶液，在该刻蚀液，所述第二材料层102b的刻蚀速率可以远小于所述第一材料层102a的刻蚀速率，在腐蚀的过程中，所述第一材料层102a横向去除的速率远大于所述第二材料层102b横向去除的速率，可以得到侧壁呈波纹状或矩形齿状的所述电容孔106，如图11所示，所述电容孔106包括若干个垂直孔部(基于第二材料层102b形成)及与所述垂直孔部相连接的若干个孔径扩大部(基于第一材料层102a形成)。
作为示例，步骤2)与步骤3)之间还包括：于所述牺牲层102的表面形成一保护支撑层104，且步骤3)中同时基于图形化掩膜层刻蚀所述保护支撑层104，如图7及图9所示。
具体的，形成所述牺牲层102之后，还在所述牺牲层表面形成一层保护支撑层104，其可以作为刻蚀掩膜层以及刻蚀过程中的保护层，还可以在最终的电容器结构中作为一层支撑作用的支撑层，提高整个电容结构的支撑强度，所述保护支撑层的材料可以选择为氮化硅层，且形成的所述保护支撑层在步骤3)图形化所述牺牲层的过程中一起被刻蚀，优选与所述牺牲层的刻蚀采用同一掩膜层。
接着，如图2中的S4及图13～16所示，进行步骤4)，填充各所述电容孔106以形成填孔下电极108，且所述填孔下电极108的上表面分离的显露在所述牺牲层102中，所述填孔下电极108的下表面接合至对应的所述接触焊盘101。
具体的，采用原子层沉积工艺(Atomic Layer Deposition)或化学蒸气沉积工艺(Chemical Vapor Deposition)或物理气相沉积(Physical Vapor Deposition)的工艺于所述电容孔106中形成填孔下电极111，最终作为电容器的柱状下电极结构，所述填孔下电极111包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(TitaniumNitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)，Pt(铂)，Ir(铱)，Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围。
作为示例，步骤4)中，形成所述填孔下电极108的具体步骤包括：
4-1)于所述电容孔106内和所述电容孔106周围的所述牺牲层102表面沉积连续的下电极材料层107；
4-2)平坦化所述下电极材料层107，并停止于所述牺牲层102，以分割所述下电极材料层，形成相互之间不接触的所述填孔下电极108。
具体的，本步骤中，提供一种电容器结构下电极的形成工艺，采用平坦化的工艺，如化学机械研磨工艺对形成的下电极材料层107进行平坦化，从而将形成的下电极材料层分割开，形成互相之间不接触的填孔下电极108，优选地，所述填孔下电极108的上表面与所述牺牲层102的上表面相平齐，另外，在其他示例中，还包括形成在所述牺牲层表面的所述保护支撑层104，此时，平坦化至所述保护支撑层104，如图15所示，本发明采用简单的工艺得到了相互之间不接触的填孔下电极，简化了制备工艺。
作为示例，步骤4)中，所述填孔下电极108包括交替叠置的第一直径部108a及第二直径部108b，其中，所述第一直径部108a基于所述牺牲层的第一材料层102a形成，所述第二直径部108b基于所述牺牲层的第二材料层102b形成，且所述第一直径部108a的横向尺寸D4大于所述第二直径部108b的横向尺寸D5。
作为示例，所述第一直径部108a的横向尺寸介于40nm～105nm之间，所述第二直径部108b的横向尺寸介于35nm～100nm之间。
具体的，本示例中，所述第二直径部108b作为直径扩大部，可以在不增加电容器高度的同时增加所述电容器下电极与上电极之间的表面积，从而增加电容能力，提高电容，在一优选实施例中，所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间，所述第二直径部108b的厚度为所述第一直径部108a厚度的1.5～3倍，从而有利于提高电容器结构的稳定性，以及达到工艺的可实现性。优选地，本实施例中，所述第一直径部108a及所述第二直径部108b的总层数大于20层，且确保在1.3μm的高度内具有总层数大于20层的所述第一直径部108a及所述第二直径部108b，另外，所述第一直径部108a的厚度优选介于5nm～15nm之间，所述第二直径部108b的厚度优选介于22nm～35nm之间；所述填孔下电极的叠层结构部分的厚度优选介于1.2μm～1.4μm之间。
接着，如图2中的S5及图20～21所示，进行步骤5)，于步骤4)得到的结构的表面沉积一平面式支架支撑层109，且所述平面式支架支撑层109覆盖所述填孔下电极的上表面并与所述填孔下电极周围的所述牺牲层102机械连接。
具体的，该步骤中形成电容器结构的平面式支架支撑层，其中，所述平面式支架支撑层109形成于所述填孔下电极108的顶部，优选只形成在填孔下电极的顶部的顶端表面，构成一平面式的支撑层，可以在最终结构中提高器件的机械强度，并简化工艺，本发明形成一平面状的所述平面式支架支撑层109，平面状的平面式支架支撑层可以做成任意需要的厚度，具有高宽比(高aspect ratio)优势，其结构简单，制备工艺简单，成本较低，所述平面支架支撑层CVD(化学气相沉积，Chemical Vapor Deposition)或者MLD(分子层沉积，Molecular Layer Deposition)工艺沉积，所述平面式支架支撑层的底部表面优选为平面，且所述平面支架支撑层仅位于所述下电极填空层的顶部，与所述填孔下电极的侧壁不接触，另外，在一优选示例中，所述平面式支架支撑层109的下表面与所述保护支撑层104的上表面相接触，从而二者将所述填孔下电极108的上部包覆，极大地提高了电容器的稳定性。另外，所述平面式支架支撑层109的材料包括但不限于氮化硅，所述平面式支架支撑层的材料与所述保护支撑层104的材料优选为同一材质，从而进一步提高器件结构之间的稳定性。
继续，如图2中的S6及图17～27所示，进行步骤6)，于所述平面式支架支撑层109上形成至少一个开口112，以打开所述平面式支架支撑层109，并基于所述开口去除所述牺牲层。
作为示例，步骤6)中，打开所述平面式支架支撑层109的具体步骤包括：
6-1)于所述平面式支架支撑层112表面形成孔洞图形掩膜层110，所述孔洞图形掩膜层110包括若干个阵列排布的孔洞110a，其中，所述孔洞显露相邻所述填孔下电极108之间的位于所述牺牲层上的所述平面式支架支撑层109，如图21所示；
6-2)基于所述孔洞图形掩膜层110，刻蚀所述平面式支架支撑层109，以于所述平面式支架支撑层上形成至少一个与所述孔洞110a相对应的所述开口112，以打开所述平面式支架支撑层109，如图23所示。
具体的，该步骤中，优选通过干法刻蚀打开所述平面式支架支撑层109，以基于打开的所述开口112去除所述牺牲层102，其中，如图19及图20所示，基于孔洞光阻层111形成所述孔洞图形掩膜层110，所述孔洞图形掩膜层110由沉积于打开所述平面式支架支撑层109的掩膜图形材料层118形成，所述孔洞光阻层111上形成有显露需要打开去除部分的平面式支架支撑层的孔洞窗口111a。在一较佳实施例中，所述孔洞窗口111a显露平面式支架支撑层109位于相邻填孔下电极之间的部分，且其延伸向下的图形与相邻的所述填孔下电极108均不接触，采用干法刻蚀的工艺转移图案，使得平面式支架支撑层109打开，工艺简单。另外，优选采用湿法刻蚀工艺进行后续牺牲层的去除。
作为示例，步骤6-1)中，所述孔洞110a(也即对应所述孔洞窗口111a)呈条状间隔排布，且每一个所述孔洞位于相邻的四个所述填孔下电极108构成的间隙之间。
具体的，本示例提供一种孔洞的排布方式，优选呈条状均匀间隔排布，这也决定了后续形成的平面式支架支撑层109上的开口112的位置，如图20、图22及图25所示，一个所述孔洞位于四个所述接触焊盘101对应位置之间，当进行干法刻蚀的时候，与四个所述填孔下电极108之间的平面式支架支撑层被刻蚀掉，进而显露出牺牲层，该方法形成的具有开口112的平面式支架支撑层109，具有合适的开口位置，且保证部分位置的所述填孔下电极108上表面的平面式支架支撑层相连接，既能有利于牺牲层的湿法腐蚀，又能保证足够的支撑强度。
接着，如图2中的S7及图28～31所示，进行步骤7)，于步骤6)得到的结构的表面形成电容介质层113，并于所述电容介质层113的表面形成上电极层114。
作为示例，步骤7)中，所述电容介质层113的介电常数介于4～400之间；所述电容介质层116选自钛酸锶和氧化钛(SrTiO3/TiO2)构成的叠层结构、氧化铝和氧化铪(AlO/HfO)构成的叠层结构、氧化锆和氧化铝(ZrO/AlO/ZrO)构成的叠层结构以及复合钙铁矿型铁电材料(BST材料，复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)中的一种。
作为示例，所述电容介质层113的厚度D6介于10nm～85nm之间，优选地，一个所述填孔下电极108两侧(包括第一直径部108a及第二直径部108b的部分)的所述电容介质层116的两边之间的间距介于50nm～120nm之间。
作为示例，所述上电极层114的厚度D7介于15nm～95nm之间，优选地，一个所述填孔下电极108两侧(包括第一直径部108a及第二直径部108b的部分)的所述上电极层117的两边之间的间距介于50nm～120nm之间。
具体的，采用原子层沉积工艺(Atomic Layer Deposition)或化学蒸气沉积工艺(Chemical Vapor Deposition)或物理气相沉积(Physical Vapor Deposition)的工艺形成所述电容介质层116以及上电极层117，所述上电极层114的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(TitaniumSilicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)，Pt(铂)，Ir(铱)，Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围；所述电容介质层优选高K介质材料，以提高单位面积电容器的电容值。
最后，如图2中的S8及图32～35所示，进行步骤8)，于所述上电极层114的表面形成上电极填充体115，且所述上电极填充体115填充于相邻所述上电极层114之间的间隙，并与所述上电极层114电连接。
作为示例，步骤8)中，所述上电极填充体115内还形成有空气腔116，且所述空气腔116位于相邻的所述上电极层115之间。
作为示例，步骤8)之后还包括：于所述上电极填充体115表面形成上电极覆盖层117。
具体的，所述上电极填充体115的材料包括多晶硅(poly)，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极层114连接在一起；再往其上沉积金属材料的所述上电极覆盖层117，作为后续蚀刻步骤的终止层和连线接接触层。在一较佳实施例中，还在所述上电极填充体115之间形成空气腔116，从而可以释放电容器之间的作用力，起到缓冲作用，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象，有利于提高器件的稳定性，其中，所述空气腔116的形成可以控制所述上电极填充体的沉积工艺，如控制多晶硅的沉积掺杂、沉积温度以及衬底的压力等控制所述空气腔的形成。
如图32～35所示，本发明还提供一种柱状电容器阵列结构，其中，所述柱状电容器阵列结构优选采用本发明的所述柱状电容器阵列结构的制备方法制备，其包括：
半导体衬底100，所述半导体衬底100包括若干个位于内存数组结构中的接触焊盘101；
填孔下电极108，结合于所述接触焊盘101上，所述填孔下电极108的侧壁呈波纹状或锯齿状；
平面式支架支撑层109，覆盖于各所述填孔下电极108的上表面；
电容介质层113，形成于所述填孔下电极108的侧壁以及所述填孔下电极108周围的所述半导体衬底100上；
上电极层114，形成于所述电容介质层113表面；以及
上电极填充体115，所述上电极填充体115填充于相邻所述上电极层114之间的间隙，并与所述上电极层114电连接。
具体的，所述半导体衬底100中形成有内存数组结构，所述内存数组结构包括有多个所述接触焊盘101(NC，连接晶体管的contact pad)，所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述接触焊盘101电性连接所述内存数组结构内的晶体管源极，所述半导体衬底中还包括在周边电路区域制作好的M0(inter-connection)。
另外，所述接触焊盘101可以为但不仅限于呈六方阵列排布，与后续制作的电容器阵列结构的排布相对应。进一步优选地，所述半导体衬底100还包括一半导体基底，所述接触焊盘101形成于所述半导体基底表面，另外，所述接触焊盘101之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本示例中，所述间隔层的材料选用为SiN。
具体的，所述平面式支架支撑层109形成于所述填孔下电极108的顶部，优选只形成在填孔下电极的顶部的顶端表面，构成一平面式的支撑层，可以在最终结构中提高器件的机械强度，并简化工艺，本发明形成一平面状的所述平面式支架支撑层109，平面状的平面式支架支撑层可以做成任意需要的厚度，其结构简单，制备工艺简单，成本较低，所述平面式支架支撑层的底部表面优选为平面，且所述平面支架支撑层仅位于所述下电极填空层的顶部，与所述填孔下电极的侧壁不接触，另外，在一优选示例中，所述平面式支架支撑层109的下表面与所述保护支撑层104的上表面相接触，从而二者将所述填孔下电极108的上部包覆，极大地提高了电容器的稳定性。另外，所述平面式支架支撑层109的材料包括但不限于氮化硅，所述平面式支架支撑层的材料与所述保护支撑层104的材料优选为同一材质，从而进一步提高器件结构之间的稳定性。
作为示例，所述柱状电容器阵列结构还包括保护支撑层104，所述保护支撑层104套置于所述填孔下电极108的上表面外围，且所述保护支撑层104的上表面与位于所述平面式支架支撑层109的下表面相接触。
具体的，所述柱状电容器阵列结构还包括保护支撑层104其可以作为刻蚀掩膜层以及刻蚀过程中的保护层，还可以在最终的电容器结构中形成一层支撑作用的支撑层，提高整个电容结构的支撑强度，所述保护支撑层的材料可以选择为氮化硅层。
作为示例，所述半导体衬底100与所述电容介质层113之间还形成有一隔离层103。
作为示例，所述隔离层103的厚度介于5nm～45nm之间；所述隔离层103包括氮化硅层。
具体的，还包括在所述半导体表面100上形成一隔离层103，所述隔离层103可以作为保护隔离其他线路的绝缘层，也可以作为刻蚀停止层，还可以同时保护接触焊盘，厚度优选介于10nm～30nm之间，另外，在一较佳实施例中，所述隔离层与所述接触焊盘之间的隔离材料层选择同一材质，以保证器件稳定性。
作为示例，所述填孔下电极108包括交替叠置的第一直径部108a及第二直径部108b，其中，所述第一直径部108a的横向尺寸大于所述第二直径部108b的横向尺寸。
作为示例，所述第一直径部108a的横向尺寸介于40nm～105nm之间，所述第二直径部108b的横向尺寸介于35nm～100nm之间。
具体的，本示例中，所述第二直径部108b作为直径扩大部，可以在不增加电容器高度的同时增加所述电容器下电极与上电极之间的表面积，从而增加电容能力，提高电容，在一优选实施例中，所述第二直径部108b的厚度为所述第一直径部108a厚度的1.5～3倍，从而有利于提高电容器结构的稳定性，以及达到工艺的可实现性。
作为示例，所述柱状电容器阵列结构还包括上电极覆盖层117，所述上电极覆盖层117形成于所述上电极填充体115的表面。
作为示例，所述上电极填充体115内还形成有空气腔106，且所述空气腔106位于相邻的所述上电极层114之间。
具体的，所述电容介质层113的介电常数介于4～400之间；所述电容介质层113选自钛酸锶和氧化钛(SrTiO3/TiO2)构成的叠层结构、氧化铝和氧化铪(AlO/HfO)构成的叠层结构、氧化锆和氧化铝(ZrO/AlO/ZrO)构成的叠层结构以及复合钙铁矿型铁电材料(BST材料，复合钙铁矿结构的铁电极材料，是由BaTiO3和SrTiO3按一定比例组成的固溶体)中的一种。作为示例，所述电容介质层113的厚度D6介于10nm～85nm之间，优选地，一个所述填孔下电极两侧(包括第一直径部及第二直径部的部分)的所述电容介质层116的两边之间的间距介于50nm～120nm之间。
作为示例，所述上电极层114的厚度D7介于15nm～95nm之间，优选地，一个所述填孔下电极108两侧(包括第一直径部及第二直径部的部分)的所述上电极层114的两边之间的间距介于50nm～120nm之间。
具体的，所述上电极层114的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)，还可以是金属电极材料为导电材质如Ru(钌)，Pt(铂)，Ir(铱)，Pd(钯)等金属，乃至金属氧化物如RuO2(氧化钌)，IrO2(氧化铱)等。其中，优选地，材料电阻率从1×10-8(Ωm)到1×102(Ωm)范围；所述电容介质层优选高K介质材料，以提高单位面积电容器的电容值。
另外，所述上电极填充体115的材料包括多晶硅(poly)，填满各柱状电容器之间的空隙，使结构稳定并将各电容器的上电极层114连接在一起；再往其上沉积金属材料的所述上电极覆盖层117，作为后续蚀刻步骤的终止层和连线接接触层。在一较佳实施例中，还在所述上电极填充体115之间形成空气腔116，从而可以释放电容器之间的作用力，起到缓冲作用，从而可以释放结构材料层内的应变，可避免工艺制程中金属接触层等结构层因热膨胀挤压而使电容器，特别是下电极层变形的现象，有利于提高器件的稳定性，其中，所述空气腔116的形成可以控制所述上电极填充体的沉积工艺，如控制多晶硅的沉积掺杂、沉积温度以及衬底的压力等控制所述空气腔的形成。
另外，本发明还提供一种半导体存储器结构，所述半导体存储器结构包括如实施例中所述的柱状电容器阵列结构，所述电容器阵列结构的具体结构请参阅上述实施例，此处不再累述。作为示例，所述半导体存储器结构可以为但不仅限于动态随机存储器(DRAM)。
综上所述，本发明提供一种柱状电容器阵列结构及其制备方法，制备包括：提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下，所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率；于上一步得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层刻蚀所述牺牲层，以形成与所述窗口对应的电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有波纹状或锯齿状侧壁；填充各所述电容孔以形成填孔下电极，且相邻所述电容孔内的所述填孔下电极之间互相不接触；于上一步得到的结构的表面沉积一平面式支架支撑层，且所述平面式支架支撑层覆盖所述填孔下电极及所述填孔下电极周围的所述牺牲层；于所述平面式支架支撑层上形成至少一个开口，以打开所述平面式支架支撑层，并基于所述开口去除所述牺牲层；于上一步得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层；以及于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充满相邻所述上电极层之间的间隙，并与所述上电极层电连接。通过上述方案，本发明提供一种柱状电容器阵列结构及制备方法，通过本发明的结构可以将电容尺寸进一步缩小，相邻电容之间具有较大的剩余空间，其尺寸具有更好的缩小性，通过形成侧壁呈波纹状或锯齿状的柱状下电极，可以在不增加电容器高度的情况下增加电容的表面积，从而提高电容能力，适应尺寸微缩，另外，本发明形成了填孔下电极顶部的平面式支架支撑层，可以制备需要厚度的支撑层，具有高宽比(高aspect ratio)优势，提高了支撑强度，并简化了制备工艺及结构。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (22)

1.一种柱状电容器阵列结构的制备方法，其特征在于，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
2)于所述半导体衬底上形成牺牲层，所述牺牲层包括交替叠置的第一材料层及第二材料层，在预设刻蚀条件下所述第一材料层的刻蚀速率大于所述第二材料层的刻蚀速率；
3)图形化刻蚀所述牺牲层以形成电容孔，其中，所述电容孔显露所述接触焊盘，且所述电容孔具有波纹状或锯齿状侧壁，侧向往所述第一材料层凹入；
4)填充各所述电容孔以形成填孔下电极，且所述填孔下电极的上表面分离的显露在所述牺牲层中，所述填孔下电极的下表面接合至对应的所述接触焊盘；
5)于步骤4)得到的结构的表面沉积一平面式支架支撑层，且所述平面式支架支撑层覆盖所述填孔下电极的上表面并与所述填孔下电极周围的所述牺牲层机械连接；
6)于所述平面式支架支撑层上形成至少一个开口，以打开所述平面式支架支撑层，并基于所述开口去除所述牺牲层；
7)于步骤6)得到的结构的表面形成电容介质层，并于所述电容介质层的表面形成上电极层；以及
8)于所述上电极层的表面形成上电极填充体，且所述上电极填充体填充于相邻所述上电极层之间的间隙并与所述上电极层电连接。
2.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤1)与步骤2)之间还包括：于所述半导体衬底表面形成一隔离层，且步骤2)中的所述牺牲层形成于所述隔离层的表面。
3.根据权利要求2所述的柱状电容器阵列结构的制备方法，其特征在于，所述隔离层的厚度介于5nm～45nm之间；所述隔离层包括氮化硅层；采用原子层沉积及低压化学气相沉积中的一种形成所述隔离层。
4.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤2)中，所述第一材料层包括硼掺杂的氧化硅层，所述第二材料层包括氧化硅层；所述第一材料层的厚度介于3nm～30nm之间，所述第二材料层的厚度介于20nm～50nm之间；所述牺牲层的厚度介于1μm～1.5μm之间。
5.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤2)中，所述第二材料层的厚度介于所述第一材料层厚度的1.5～3倍之间。
6.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤2)与步骤3)之间还包括：于所述牺牲层的表面形成一保护支撑层，且步骤3)中同时基于图形化掩膜层刻蚀所述保护支撑层。
7.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤3)中，形成所述电容孔的具体步骤包括：
3-1)于步骤2)得到的结构上形成具有阵列排布的窗口的图形化掩膜层，并基于所述图形化掩膜层采用干法刻蚀的工艺刻蚀所述牺牲层，以在所述牺牲层内形成上下贯穿的通孔，所述通孔与所述窗口相对应且所述通孔显露所述接触焊盘；以及
3-2)采用湿法刻蚀的工艺刻蚀步骤3-1)形成的所述通孔的侧壁，以形成侧壁呈波纹状或锯齿状的所述电容孔。
8.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤4)中，形成所述填孔下电极的具体步骤包括：
4-1)于所述电容孔内和所述电容孔周围的所述牺牲层表面沉积连续的下电极材料层；
4-2)平坦化所述下电极材料层，并停止于所述牺牲层，以分割所述下电极材料层，形成相互之间不接触的所述填孔下电极。
9.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤4)中，所述填孔下电极包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部基于所述牺牲层的第一材料层形成，所述第二直径部基于所述牺牲层的第二材料层形成，且所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
10.根据权利要求9所述的柱状电容器阵列结构的制备方法，其特征在于，所述第一直径部的横向尺寸介于40nm～105nm之间，所述第二直径部的横向尺寸介于35nm～100nm之间；所述第一直径部的横向尺寸介于所述第二直径部的横向尺寸的1.08～1.18倍之间。
11.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤6)中，打开所述平面式支架支撑层的具体步骤包括：
6-1)于所述平面式支架支撑层上形成孔洞图形掩膜层，所述孔洞图形掩膜层包括若干个阵列排布的孔洞，其中，所述孔洞显露相邻所述填孔下电极之间的位于所述牺牲层上的所述平面式支架支撑层；以及
6-2)基于所述孔洞图形掩膜层，刻蚀所述平面式支架支撑层，以于所述平面式支架支撑层上形成至少一个与所述孔洞相对应的所述开口，以打开所述平面式支架支撑层。
12.根据权利要求11所述的柱状电容器阵列结构的制备方法，其特征在于，步骤6-1)中，所述孔洞呈条状间隔排布，且每一个所述孔洞位于相邻的四个所述填孔下电极构成的间隙之间。
13.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤7)中，所述电容介质层的介电常数介于4～400之间；所述电容介质层选自钛酸锶和氧化钛构成的叠层结构、氧化铝和氧化铪构成的叠层结构、氧化锆和氧化铝构成的叠层结构以及复合钙铁矿型铁电材料中的一种；所述电容介质层的厚度介于10nm～85nm之间；所述上电极层的厚度介于15nm～95nm之间。
14.根据权利要求1所述的柱状电容器阵列结构的制备方法，其特征在于，步骤8)之后还包括：于所述上电极填充体表面形成上电极覆盖层。
15.根据权利要求1～14中任意一项所述的柱状电容器阵列结构的制备方法，其特征在于，步骤8)中，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
16.一种柱状电容器阵列结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括若干个位于内存数组结构中的接触焊盘；
填孔下电极，结合于所述接触焊盘上，所述填孔下电极的侧壁呈波纹状或锯齿状；
平面式支架支撑层，且所述平面式支架支撑层覆盖各所述填孔下电极的上表面；
电容介质层，形成于所述填孔下电极的侧壁以及所述填孔下电极周围的所述半导体衬底上；
上电极层，形成于所述电容介质层表面；以及
上电极填充体，所述上电极填充体填充于相邻所述上电极层之间的间隙并与所述上电极层电连接。
17.根据权利要求16所述的柱状电容器阵列结构，其特征在于，所述柱状电容器阵列结构还包括保护支撑层，所述保护支撑层套置于所述填孔下电极的上表面外围，且所述保护支撑层的上表面与所述平面式支架支撑层的下表面相接触。
18.根据权利要求16所述的柱状电容器阵列结构，其特征在于，所述半导体衬底与所述电容介质层之间还形成有一隔离层。
19.根据权利要求16所述的柱状电容器阵列结构，其特征在于，所述填孔下电极包括交替叠置的第一直径部及第二直径部，其中，所述第一直径部的横向尺寸大于所述第二直径部的横向尺寸。
20.根据权利要求16所述的柱状电容器阵列结构，其特征在于，所述柱状电容器阵列结构还包括上电极覆盖层，所述上电极覆盖层形成于所述上电极填充体的表面。
21.根据权利要求16～20中任意一项所述的柱状电容器阵列结构，其特征在于，所述上电极填充体内还形成有空气腔，且所述空气腔位于相邻的所述上电极层之间。
22.一种半导体存储器结构，其特征在于，所述半导体存储器结构包括如权利要求16所述的柱状电容器阵列结构。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755604A (zh) * 2020-07-14 2020-10-09 福建省晋华集成电路有限公司 一种半导体器件制备方法
CN112864153A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 半导体结构及其制备方法
CN113270405A (zh) * 2020-02-14 2021-08-17 长鑫存储技术有限公司 半导体器件及其制作方法
CN113314669A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 双面电容结构及其形成方法
CN113497037A (zh) * 2020-03-20 2021-10-12 长鑫存储技术有限公司 双面电容结构及其形成方法
WO2021204289A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体结构及其形成方法
CN113506775A (zh) * 2021-06-28 2021-10-15 上海集成电路制造创新中心有限公司 动态随机存取存储器及其制作方法
CN113540348A (zh) * 2020-04-14 2021-10-22 中国科学院微电子研究所 电容器、半导体器件、电子设备及其制造方法
CN113555227A (zh) * 2021-07-19 2021-10-26 上海集成电路制造创新中心有限公司 片上全固态超级电容及其制备方法
CN113707614A (zh) * 2021-08-24 2021-11-26 长鑫存储技术有限公司 柱状电容器阵列结构的制备方法及半导体结构
CN113764579A (zh) * 2020-06-04 2021-12-07 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
WO2022012167A1 (zh) * 2020-07-17 2022-01-20 长鑫存储技术有限公司 半导体器件及其制作方法
CN114078854A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其形成方法
WO2022077947A1 (zh) * 2020-10-15 2022-04-21 长鑫存储技术有限公司 电容结构及其制作方法
CN114582958A (zh) * 2022-04-29 2022-06-03 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2022166093A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2022166154A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 存储器的制备方法及存储器
TWI779549B (zh) * 2020-09-03 2022-10-01 南亞科技股份有限公司 冠狀電容及其製造方法
WO2022217785A1 (zh) * 2021-04-15 2022-10-20 长鑫存储技术有限公司 存储器的制作方法及存储器
WO2023272889A1 (zh) * 2021-07-02 2023-01-05 长鑫存储技术有限公司 半导体结构及其制作方法
WO2023133996A1 (zh) * 2022-01-13 2023-07-20 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
US12082393B2 (en) 2021-02-05 2024-09-03 Changxin Memory Technologies, Inc. Method for manufacturing memory and memory

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133091A (en) * 1999-11-05 2000-10-17 United Silicon Inc. Method of fabricating a lower electrode of capacitor
US20080200024A1 (en) * 2007-02-21 2008-08-21 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US20090146256A1 (en) * 2007-12-05 2009-06-11 Elpida Memory, Inc. Method of forming semiconductor device including capacitor and semiconductor device including capacitor
KR20100080375A (ko) * 2008-12-29 2010-07-08 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN107634047A (zh) * 2017-09-14 2018-01-26 睿力集成电路有限公司 电容器阵列结构及其制造方法
CN107968044A (zh) * 2017-12-19 2018-04-27 睿力集成电路有限公司 电容器阵列结构、半导体存储器及制备方法
CN208753321U (zh) * 2018-05-17 2019-04-16 长鑫存储技术有限公司 柱状电容器阵列结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133091A (en) * 1999-11-05 2000-10-17 United Silicon Inc. Method of fabricating a lower electrode of capacitor
US20080200024A1 (en) * 2007-02-21 2008-08-21 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US20090146256A1 (en) * 2007-12-05 2009-06-11 Elpida Memory, Inc. Method of forming semiconductor device including capacitor and semiconductor device including capacitor
KR20100080375A (ko) * 2008-12-29 2010-07-08 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
US20130005110A1 (en) * 2011-06-30 2013-01-03 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN107634047A (zh) * 2017-09-14 2018-01-26 睿力集成电路有限公司 电容器阵列结构及其制造方法
CN107968044A (zh) * 2017-12-19 2018-04-27 睿力集成电路有限公司 电容器阵列结构、半导体存储器及制备方法
CN208753321U (zh) * 2018-05-17 2019-04-16 长鑫存储技术有限公司 柱状电容器阵列结构

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864153A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 半导体结构及其制备方法
CN112864153B (zh) * 2019-11-28 2024-06-07 长鑫存储技术有限公司 半导体结构及其制备方法
CN113270405A (zh) * 2020-02-14 2021-08-17 长鑫存储技术有限公司 半导体器件及其制作方法
CN113314669B (zh) * 2020-02-27 2022-06-10 长鑫存储技术有限公司 双面电容结构及其形成方法
CN113314669A (zh) * 2020-02-27 2021-08-27 长鑫存储技术有限公司 双面电容结构及其形成方法
CN113497037B (zh) * 2020-03-20 2023-07-04 长鑫存储技术有限公司 双面电容结构及其形成方法
CN113497037A (zh) * 2020-03-20 2021-10-12 长鑫存储技术有限公司 双面电容结构及其形成方法
US11980020B2 (en) 2020-04-10 2024-05-07 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
WO2021204289A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体结构及其形成方法
CN113540348A (zh) * 2020-04-14 2021-10-22 中国科学院微电子研究所 电容器、半导体器件、电子设备及其制造方法
CN113540348B (zh) * 2020-04-14 2024-02-06 中国科学院微电子研究所 电容器、半导体器件、电子设备及其制造方法
CN113764579A (zh) * 2020-06-04 2021-12-07 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
WO2021244370A1 (zh) * 2020-06-04 2021-12-09 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
CN113764579B (zh) * 2020-06-04 2023-06-30 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
CN111755604A (zh) * 2020-07-14 2020-10-09 福建省晋华集成电路有限公司 一种半导体器件制备方法
CN111755604B (zh) * 2020-07-14 2021-12-28 福建省晋华集成电路有限公司 一种半导体器件制备方法
WO2022012167A1 (zh) * 2020-07-17 2022-01-20 长鑫存储技术有限公司 半导体器件及其制作方法
CN114078854A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其形成方法
CN114078854B (zh) * 2020-08-21 2024-07-16 长鑫存储技术有限公司 半导体器件及其形成方法
TWI779549B (zh) * 2020-09-03 2022-10-01 南亞科技股份有限公司 冠狀電容及其製造方法
WO2022077947A1 (zh) * 2020-10-15 2022-04-21 长鑫存储技术有限公司 电容结构及其制作方法
US11723190B2 (en) 2020-10-15 2023-08-08 Changxin Memory Technologies, Inc. Capacitor structure and method for manufacturing same
WO2022166093A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2022166154A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 存储器的制备方法及存储器
US12082393B2 (en) 2021-02-05 2024-09-03 Changxin Memory Technologies, Inc. Method for manufacturing memory and memory
WO2022217785A1 (zh) * 2021-04-15 2022-10-20 长鑫存储技术有限公司 存储器的制作方法及存储器
CN113506775A (zh) * 2021-06-28 2021-10-15 上海集成电路制造创新中心有限公司 动态随机存取存储器及其制作方法
CN113506775B (zh) * 2021-06-28 2023-08-08 上海集成电路制造创新中心有限公司 动态随机存取存储器及其制作方法
WO2023272889A1 (zh) * 2021-07-02 2023-01-05 长鑫存储技术有限公司 半导体结构及其制作方法
CN113555227A (zh) * 2021-07-19 2021-10-26 上海集成电路制造创新中心有限公司 片上全固态超级电容及其制备方法
CN113707614B (zh) * 2021-08-24 2024-03-29 长鑫存储技术有限公司 柱状电容器阵列结构的制备方法及半导体结构
CN113707614A (zh) * 2021-08-24 2021-11-26 长鑫存储技术有限公司 柱状电容器阵列结构的制备方法及半导体结构
WO2023133996A1 (zh) * 2022-01-13 2023-07-20 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
CN114582958B (zh) * 2022-04-29 2022-08-02 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN114582958A (zh) * 2022-04-29 2022-06-03 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

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