CN111755604A - 一种半导体器件制备方法 - Google Patents

Abstract

本发明公开了一种半导体器件制备方法，通过在位于衬底上的堆叠结构中形成多个与衬底接触的筒状下电极；执行第一刻蚀步骤，刻蚀相邻下电极之间的堆叠结构；在暴露出的下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层；执行第二刻蚀步骤，继续刻蚀相邻下电极之间的堆叠结构，对暴露出的下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；移除保护层并沉积随形覆盖下电极的电容介电层，最后在电容介电层上形成上电极。如此设置，可以抑制电容介电层在下电极上部结构的过度沉积并且提高了下电极下部结构中电容介电层的沉积率，从而可以有效提高电容介电层的覆盖均匀性，同时效抑制了电流泄漏，改善了半导体器件的性能。

Description

一种半导体器件制备方法

技术领域

本发明涉及半导体领域，尤其涉及一种半导体器件制备方法。

背景技术

随着半导体器件的小型化，为了提高电容器的电容，现有技术中通过将电容器设置为三维电极的电容器，即通过增加电极的表面积来提高电容器的电容。例如，通过增加存储电极的高度，将电容器设置为具有高纵横比的结构。

但，具有高纵横比的电容器结构在后续的介电层阶梯覆盖过程中，会存在整个存储电极上的介电层分布不均的问题，并且在介电层沉积较薄的区域容易出现介电层被击穿的情况，从而造成电流泄漏影响电容器的性能。

发明内容

本发明要解决的技术问题是：现有技术中存储电极上介电层沉积不均匀，半导体器件容易出现电流泄漏的问题。

为解决上述技术问题，本发明提供了一种半导体器件制备方法，其包括：

对衬底上的堆叠结构进行刻蚀并刻蚀至显露出所述衬底的上表面停止，以在所述堆叠结构中形成多个沟槽；

随形沉积至少覆盖所述沟槽侧壁和底部的导电材料以形成下电极；

执行第一刻蚀步骤：刻蚀相邻所述下电极之间的所述堆叠结构，以暴露出所述下电极的上部外侧壁；

在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层；

形成保护层之后执行第二刻蚀步骤：继续刻蚀相邻所述下电极之间在执行完所述第一刻蚀步骤之后剩余的所述堆叠结构，以暴露出所述下电极的下部外侧壁；

对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；

在进行所述等离子体处理之后，移除所述保护层；

沉积电容介电层，所述电容介电层随形覆盖所述下电极；

在所述电容介电层上形成上电极。

可选的，所述堆叠结构包括依次设置在所述衬底上的第一介质层、第一支撑层、第二介质层以及第二支撑层；执行第一刻蚀步骤：刻蚀相邻所述下电极之间的所述堆叠结构，以暴露出所述下电极的上部外侧壁，包括：

图案化所述第二支撑层，以显露出部分相邻下电极之间设置的所述第二介质层的上表面；

刻蚀去除所述第二介质层，以暴露出所述下电极的上部外侧壁。

可选的，形成保护层之后执行第二刻蚀步骤：刻蚀相邻所述下电极之间在执行完所述第一刻蚀步骤之后剩余的所述堆叠结构，以暴露出所述下电极的下部外侧壁，包括：

刻蚀第一介质层和位于显露出上表面的所述第二介质层下方的所述第一支撑层，以暴露出所述下电极的下部外侧壁。

可选的，在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层，包括：

在100℃至290℃的温度下，利用保护剂在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层。

可选的，采用含苯环官能团的有机物、含长碳链官能团的有机物、甲氧基环戊烷和四氢呋喃中的至少一种作为保护剂。

可选的，对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，包括：对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理或等离子体氧化处理。

可选的，对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理，包括：采用氮气、氨气或氮气和氨气的混合气体对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理。

可选的，在进行所述等离子体处理之后，移除所述保护层，包括：

在进行所述等离子体处理之后，在高于290℃的温度下，移除所述保护层。

可选的，在进行所述等离子体处理之后，在高于290℃的温度下，移除所述保护层，包括：

在进行所述等离子体处理之后，沉积电容介电层之前，在高于290℃的温度下，移除所述保护层；或者，在进行所述等离子体处理之后，在沉积电容介电层时同步移除所述保护层。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本发明的半导体器件制备方法，通过执行第一刻蚀步骤，刻蚀相邻下电极之间的堆叠结构，暴露出下电极的上部外侧壁，在下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层；在形成保护层之后执行第二刻蚀步骤，刻蚀相邻下电极之间在执行完第一刻蚀步骤之后剩余的堆叠结构，以暴露出下电极的下部外侧壁，对下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；在进行等离子体处理之后，移除保护层，并沉积电容介电层，该电容介电层随形覆盖下电极，最后在电容介电层上形成上电极。如此设置，通过在下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层，仅对下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，可以抑制电容介电层在下电极上部的过度沉积并且提高下电极下部结构中电容介电层的沉积速率，从而可以使电容介电层在下电极上较均匀的覆盖，改善了半导体器件的性能。

附图说明

通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：

图1示出了本申请实施例提供的半导体器件制备方法的流程示意图；

图2至图9示出了本申请实施例提供的半导体器件制备方法各执行步骤对应的剖面结构示意图；

图10示出了本申请实施例提供的半导体器件的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。

在现有技术中，随着半导体器件的小型化，为了提高电容器的电容，现有技术中通过将电容器设置为三维电极的电容器，即通过增加电极的表面积来提高电容器的电容。例如，通过增加存储电极的高度，将电容器设置为具有高纵横比的结构。

但，具有高纵横比的电容器结构在后续的介电层阶梯覆盖过程中，会存在整个存储电极上的介电层分布不均的问题，并且在介电层沉积较薄的区域容易出现介电层被击穿的情况，造成电流泄漏影响电容器的性能。具体的，通常对于具有高纵横比的电容器结构，电容介电层在沉积过程中会在下电极的上部结构过量沉积，而在下电极的下部结构沉积较少，从而在下电极上形成的电容介电层较薄，而较薄的电容介电层容易被击穿出现漏电流，从而影响半导体器件的性能。

有鉴于此，本发明提供了一种半导体器件制备方法，通过对衬底10上的堆叠结构11进行刻蚀并刻蚀至显露出衬底10的上表面停止，以在堆叠结构11中形成多个沟槽；随形沉积至少覆盖沟槽侧壁和底部的导电材料以形成下电极12；通过执行第一刻蚀步骤，刻蚀相邻下电极12之间的堆叠结构11，暴露出下电极12的上部外侧壁，在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13；在形成保护层之后执行第二刻蚀步骤，刻蚀相邻下电极12之间在执行完第一刻蚀步骤之后剩余的堆叠结构11，以暴露出下电极12的下部外侧壁，对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；在进行等离子体处理之后，移除保护层，并沉积电容介电层14，该电容介电层14随形覆盖下电极12，最后在电容介电层14上形成上电极15。如此设置，通过在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13，仅对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，可以抑制电容介电层14在下电极12上部结构的过度沉积并且提高下电极12下部结构中电容介电层14的沉积率，从而使电容介电层14在下电极12上较均匀的覆盖。该方法增加了电容介电层14在下电极12下部结构的沉积厚度，可以有效避免电容介电层14被击穿，从而极大的提高了半导体器件的性能。

参见图1所示，图1示出了本申请实施例提供的半导体器件制备方法的流程示意图；图2至图9示出了本申请实施例提供的半导体器件制备方法各执行步骤对应的剖面结构示意图；

步骤S101：对衬底10上的堆叠结构11进行刻蚀并刻蚀至显露出衬底10的上表面停止，以在堆叠结构11中形成多个沟槽。

步骤S102：随形沉积至少覆盖沟槽侧壁和底部的导电材料以形成下电极12。

步骤S103：执行第一刻蚀步骤：刻蚀相邻下电极12之间的堆叠结构11，以暴露出下电极12的上部外侧壁。

步骤S104：在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13。

步骤S105：形成保护层之后执行第二刻蚀步骤：刻蚀相邻下电极12之间在执行完第一刻蚀步骤之后剩余的堆叠结构11，以暴露出下电极12的下部外侧壁。

步骤S106：对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理。

步骤S107：在进行等离子体处理之后，移除保护层13。

步骤S108：沉积电容介电层14，电容介电层14随形覆盖下电极12。

步骤S109：在电容介电层14上形成上电极15。

在本申请实施例中，步骤S101可以具体为，采用干法刻蚀工艺或湿法刻蚀工艺对衬底上的堆叠结构11进行刻蚀，通过刻蚀堆叠结构11形成显露出衬底10上表面的多个沟槽，参见图2所示。

其中，堆叠结构11可以选择由多种绝缘材料层构成，作为一示例，堆叠结构11可以包括依次设置在衬底10上的第一介质层111、第一支撑层112、第二介质层113以及第二支撑层114。在本申请实施例中，将基于此堆叠结构11，对半导体器件制备方法进行描述。第一介质层111可以或第二介质层113可以包括硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、等离子体增强(PE)-四乙基原硅酸盐(TEOS)、高密度等离子体(HDP)-氧化物等。第一介质层111和第二介质层113可以为相同的材料，也可以为不同的材料，在本申请实施例中将不做具体限制。第一支撑层112或第二支撑层114可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、氮化硅和氮氧化硅中的至少一种。

在本申请实施例中，衬底10可以包括Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，衬底11还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。

在步骤S102中，可以采用原子层沉积、化学气相沉积或物理气相沉积的方法来随形沉积导电材料，其中，导电材料覆盖沟槽的侧壁和底部，形成下电极12，参见图3所示。

导电材料可以包括金属材料或金属氮化物，作为一具体示例，导电材料可以为氮化钛。

在本申请实施例中，步骤S103可以具体为，图案化第二支撑层114，以显露出部分相邻下电极12之间设置的第二介质层113的上表面；刻蚀去除第二介质层113，以暴露出下电极12的上部外侧壁，参见图4所示。作为示例，可以选择干法刻蚀工艺或湿法刻蚀工艺分别对第二支撑层114和第二介质层113进行刻蚀。

需要说明的是，下电极12的上部结构可以包括刻蚀掉部分第二支撑层114和第二介质层113后显露出的下电极12的上部外侧壁，以及下电极12的上部内侧壁和顶表面。

在本申请实施例中，步骤S104可以具体为：在100℃至290℃的温度下，利用保护剂在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13，参见图5所示。其中，作为示例，可以采用含苯环官能团的有机物、含长碳链官能团的有机物、甲氧基环戊烷和四氢呋喃中的至少一种作为保护剂。通过在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13可以有效避免后续工艺中等离子体处理工艺对下电极的上部结构进行处理，从而，相对于现有工艺中对整个下电极12进行等离子体处理，可以有效抑制电容介电层14在下电极12上部结构的过度沉积，从而也能够相对形成较大的开口，利于电容介电层14在下电极12的下部结构上的沉积。

需要说明的是，保护层13的厚度极薄，在图5示出的结构中为了便于识别出保护层13，放大了保护层13的厚度，并不对保护层13的厚度进行限制。

在本申请实施例中，步骤S105可以具体为：刻蚀第一介质层111和位于显露出上表面的第二介质层113下方的第一支撑层112，以暴露出下电极12的下部外侧壁，参见图6所示。在该步骤中，可以选择和以上步骤S103中相同的刻蚀工艺。

需要说明的是，下电极12的下部结构可以包括刻蚀掉第一介质层111和位于显露出上表面的第二介质层113下方的第一支撑层112后显露出的下电极12的下部外侧壁，以及下电极12的下部内侧壁和底表面。

在本申请实施例中，步骤S106可以具体为：对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理或等离子体氧化处理，经过等离子体氮化处理或等离子体氧化处理的半导体剖面结构参见图7所示。作为一示例，对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理可以为，采用氮气、氨气或氮气和氨气的混合气体对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理。一方面，经过等离子体氮化处理或等离子体氧化处理之后的下电极12下部结构，可以提高后续工艺中，电容介电层14在下电极12的下部内侧壁、下部外侧壁以及底部表面的沉积率。从而增加了电容介电层14在下电极12下部结构上电沉积厚度，较厚的电容介电层14可以有效避免击穿，减少电流泄漏。另一方面，通过进行等离子体处理，可以有效防止下电极12下部结构和后续沉积的电容介电层14之间进行反应，或者，可以有效改善在选择高介电常数的材料作为电容介电层14时，由于氧原子不足而产生的氧空位所引起电流泄漏问题，从而也可以有效抑制电流泄漏。

在本申请实施例中，步骤S107可以具体为，在进行等离子体处理之后，通过提供高于290℃的温度下，使保护层13分解，从而移除保护层13。

步骤S108可以具体为，采用原子层沉积、物理气相沉积或化学气相沉积方法沉积电容介电层14，使该电容介电层14随形覆盖下电极12，另外，在第一支撑层112的上表面和下表面以及第二支撑层114的上表面和下表面也可以形成有电容介电层14，具体请参见图8所示。需要说明的是，电容介电层14可以为多层，作为一具体示例，可以沉积氧化物层/氮化物层/氧化物层以形成ONO型的电容介电层14。

作为示例，电容介电层14可以包括高介电常数的电介质材料，例如氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钽氧化钛(TiO2)、氧化锆(ZrO2)和氧化铪(HfO2)中的至少一种。通过沉积高介电常数介电层作为电容介电层14，可以提高半导体器件的存储电容。

需要说明的是，步骤S107可以为在进行等离子体处理之后，执行步骤S108的电容介电层14沉积步骤之前执行；也可以为，在进行等离子体处理之后，与步骤S108同步执行，通过在沉积电容介电层14时提供高于290℃的环境温度，使保护层13分解，从而移除保护层13。

在本申请实施例中，步骤S109可以具体为，采用原子层沉积、物理气相沉积或化学气相沉积方法在电容介电层14上沉积导电材料，以形成上电极15，请参见图9所示。其中，上电极15可以由金属材料或金属氮化物等形成。

以上为本申请实施例提供的一种半导体器件制备方法，通过对衬底10上的堆叠结构11进行刻蚀并刻蚀至显露出衬底10的上表面停止，以在堆叠结构11中形成多个沟槽；随形沉积至少覆盖沟槽侧壁和底部的导电材料以形成下电极12；通过执行第一刻蚀步骤，刻蚀相邻下电极12之间的堆叠结构11，暴露出下电极12的上部外侧壁，在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13；在形成保护层之后执行第二刻蚀步骤，刻蚀相邻下电极12之间在执行完第一刻蚀步骤之后剩余的堆叠结构11，以暴露出下电极12的下部外侧壁，对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；在进行等离子体处理之后，移除保护层，并沉积电容介电层14，该电容介电层14随形覆盖下电极12，最后在电容介电层14上形成上电极15。如此设置，通过在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13，仅对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，可以抑制电容介电层14在下电极12上部结构的过度沉积并且提高了下电极12下部结构中电容介电层14的沉积率，从而使电容介电层14在下电极12上较均匀的覆盖，同时，还可以有效抑制电流泄漏，改善了半导体器件的性能。

以上为本申请实施例提供的一种半导体器件制备方法，此外，本申请实施例还提供了一种半导体器件，具体请参见实施例二的描述。

实施例二

参见图10所示，图10示出了本申请实施例提供的一种半导体器件的剖面结构示意图，该半导体器件利用本申请实施例提供的半导体器件制备方法制成，其包括：

衬底10；

位于衬底10上并与衬底10接触的多个筒状下电极12；

随形覆盖下电极12的电容介电层14；

位于电容介电层14上的上电极15。

其中，衬底10可以为包括Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，基底11还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。

其中，电容介电层14可以为采用具有优异阶梯覆盖特性的沉积技术来形成，形成的电容介电层14可以随形下电极12，该下电极12的下部内侧壁、下部外侧壁以及底部表面经过等离子体处理。其中，电容介电层14可以包括可以包括高介电常数的电介质材料，例如氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钽氧化钛(TiO2)、氧化锆(ZrO2)和氧化铪(HfO2)中的至少一种。通过沉积高介电常数介电层作为电容介电层14，可以提高半导体器件的存储电容。作为另一示例，半导体器件中还可以包括支撑下电极12外侧壁的支撑结构，该支撑结构可以包括位于部分相邻下电极12的外侧壁中部的第一支撑层112以及位于外侧壁顶部的第二支撑层114，第一支撑层112和第二支撑在垂直于衬底10的方向向间隔设置。第一支撑层112或第二支撑层114可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、氮化硅和氮氧化硅中的至少一种，第一支撑层112和第二支撑层114可以为相同的材料，也可以为不同的材料，在本申请实施例中将不做具体限定。

在本申请实施例中提供的筒状下电极12，其上部内侧壁、上部外侧壁以及顶表面上预先形成有保护层13。其中，保护层13可以为在100℃至290℃的温度下，利用保护剂在下电极12的上部内侧壁、上部外侧壁以及顶表面上而形成，作为一示例，可以采用含苯环官能团的有机物、含长碳链官能团的有机物、甲氧基环戊烷和四氢呋喃中的至少一种作为保护剂。通过在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13可以有效避免后续工艺中等离子体处理工艺对下电极的上部结构进行处理，从而，相对于现有工艺中对整个下电极12进行等离子体处理，可以有效抑制电容介电层14在下电极12上部结构的过度沉积，从而也能够相对形成较大的开口，利于电容介电层14在下电极12的下部结构上的沉积，该保护层13可以在进行等离子体处理之后移除。。

另外，为了提高电容介电层14在下电极12下部内侧壁、下部外侧壁以及底部表面的沉积率，可以采用等离子体处理下电极12的下部内侧壁、下部外侧壁以及底部表面。作为一示例，采用等离子体处理下电极12的下部内侧壁、下部外侧壁以及底部表面，可以包括采用氮气、氨气或氮气和氨气的混合气体对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理。作为另一示例，采用等离子体处理下电极12的下部内侧壁、下部外侧壁以及底部表面，可以包括采用等离子氧化处理对下电极12的下部内侧壁、下部外侧壁以及底部表面进行处理。一方面，经过等离子体氮化处理或等离子体氧化处理之后的下电极12下部结构，可以提高后续工艺中，电容介电层14在下电极12的下部内侧壁、下部外侧壁以及底部表面的沉积率，从而增加了电容介电层14在下电极12下部结构上电沉积厚度，较厚的电容介电层14可以有效避免击穿，减少电流泄露。另一方面，通过进行等离子体氮化处理，可以有效防止下电极12下部结构和后续沉积的电容介电层14之间进行反应，避免产生漏电流；而通过进行等离子氧化处理，可以有效改善在选择较高介电常数的材料作为电容介电层14时，由于氧原子不足而产生的氧空位所引起电流泄露问题，从而也可以有效抑制电流泄露。

在本申请实施例中上电极15可以由金属材料或金属氮化物等形成，上电极15可以位于介电结构上，作为示例，当设置有支撑下电极12的第一支撑层112和第二支撑层114时，上电极15可以设置为随形覆盖电容介电层14并填充设置有第一支撑层112和第二支撑层114的相邻下电极12之间的区域，其中，上电极15通过电容介电层14与下电极12电隔离，具体请参见图10所示。

需要说明的是，在本申请实施例提供的衬底10可以包括半导体衬底101以及位于半导体衬底101上的层间绝缘层102，其中，半导体衬底101中包括多个掺杂的源/漏区103，层间绝缘层102中可以包括栅极结构104以及与下电极12底部接触并可以延伸穿过层间绝缘层102与源/漏区103接触的掩埋触点105。其中，栅极结构104可以采用本领域常规的方式设置，为简要起见，在本申请中将不做具体描述。

以上为本申请实施例提供的一种半导体器件，该器件在衬底10上设置有介电结构，在介电结构中形成有与衬底10接触的多个筒状下电极12，其中，下电极12的下部内侧壁、下部外侧壁以及底部表面可以为经过等离子体处理，在介电结构上还形成有上电极15。通过在下电极12的上部内侧壁、上部外侧壁以及顶表面上形成保护层13，仅对下电极12的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，可以抑制电容介电层14在下电极12上部结构的过度沉积并且提高了下电极12下部结构中电容介电层14的沉积率，从而使电容介电层14在下电极12上较均匀的覆盖，同时，还可以有效抑制电流泄漏，改善了半导体器件的性能。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种半导体器件制备方法，其特征在于，包括：

对衬底上的堆叠结构进行刻蚀并刻蚀至显露出所述衬底的上表面停止，以在所述堆叠结构中形成多个沟槽；

随形沉积至少覆盖所述沟槽侧壁和底部的导电材料以形成下电极；

执行第一刻蚀步骤：刻蚀相邻所述下电极之间的所述堆叠结构，以暴露出所述下电极的上部外侧壁；

在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层；

形成保护层之后执行第二刻蚀步骤：刻蚀相邻所述下电极之间在执行完所述第一刻蚀步骤之后剩余的所述堆叠结构，以暴露出所述下电极的下部外侧壁；

对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理；

在进行所述等离子体处理之后，移除所述保护层；

沉积电容介电层，所述电容介电层随形覆盖所述下电极；

在所述电容介电层上形成上电极。

2.根据权利要求1所述的方法，其特征在于，所述堆叠结构包括依次设置在所述衬底上的第一介质层、第一支撑层、第二介质层以及第二支撑层；执行第一刻蚀步骤：刻蚀相邻所述下电极之间的所述堆叠结构，以暴露出所述下电极的上部外侧壁，包括：

图案化所述第二支撑层，以显露出部分相邻下电极之间设置的所述第二介质层的上表面；

刻蚀去除所述第二介质层，以暴露出所述下电极的上部外侧壁。

3.根据权利要求2所述的方法，其特征在于，形成保护层之后执行第二刻蚀步骤：刻蚀相邻所述下电极之间在执行完所述第一刻蚀步骤之后剩余的所述堆叠结构，以暴露出所述下电极的下部外侧壁，包括：

刻蚀第一介质层和位于显露出上表面的所述第二介质层下方的所述第一支撑层，以暴露出所述下电极的下部外侧壁。

4.根据权利要求1或3所述的方法，其特征在于，在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层，包括：

在100℃至290℃的温度下，利用保护剂在所述下电极的上部内侧壁、上部外侧壁以及顶表面上形成保护层。

5.根据权利要求4所述的方法，其特征在于，采用含苯环官能团的有机物、含长碳链官能团的有机物、甲氧基环戊烷和四氢呋喃中的至少一种作为保护剂。

6.根据权利要求1或3所述的方法，其特征在于，对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体处理，包括：对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理或等离子体氧化处理。

7.根据权利要求6所述的方法，其特征在于，对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理，包括：采用氮气、氨气或氮气和氨气的混合气体对所述下电极的下部内侧壁、下部外侧壁以及底部表面进行等离子体氮化处理。

8.根据权利要求4所述的方法，其特征在于，在进行所述等离子体处理之后，移除所述保护层，包括：

在进行所述等离子体处理之后，在高于290℃的温度下，移除所述保护层。

9.根据权利要求8所述的方法，其特征在于，在进行所述等离子体处理之后，在高于290℃的温度下，移除所述保护层，包括：

在进行所述等离子体处理之后，沉积电容介电层之前，在高于290℃的温度下，移除所述保护层；或者，在进行所述等离子体处理之后，在沉积电容介电层时同步移除所述保护层。

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